KR101124053B1 - 반도체 기억장치 - Google Patents
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Abstract
종형 트랜지스터인 SGT를 이용하여 구성되는 4F2 메모리 셀에 있어서는, 비트선이 기둥형상 실리콘층 하부의 확산층으로 형성되므로 고저항이어서 메모리의 동작속도가 늦어지는 문제점이 있다. 본 발명에 따르면, 종형 트랜지스터인 SGT를 이용하여 구성되는 4F2 메모리 셀에 있어서, 메모리 셀과 동일한 구조를 갖는 비트선 지지용 셀을 메모리 셀 어레이 내에 삽입하여 비트선 지지용 셀에서 확산층으로 형성되는 제1 비트선 및 제1 비트선보다 저저항의 제2 비트선을 지지함으로써, 메모리 셀 어레이의 면적 증대를 억제하면서 비트선을 저저항화하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
Description
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것이다.
LSI의 고집적화나 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)가 제안되었다(특허문헌 1: 일본공개특허공보 평2-188966호). SGT에서는 드레인, 게이트, 소스가 수직방향으로 배치되므로, 종래의 플레이너형 트랜지스터에 비해 점유면적을 큰 폭으로 축소할 수 있다.
SGT를 이용하여 DRAM을 형성하는 경우, 크로스포인트형(cross-point type) 메모리 셀 어레이를 구성할 수 있으므로, 이론적으로는 4F2의 셀 사이즈를 실현할 수 있다. 따라서, 6F2 또는 8F2의 셀 사이즈를 갖는 종래의 플레이너형 트랜지스터를 이용한 DRAM에 비해 큰 폭으로 셀 사이즈를 축소하는 것이 가능하다. 따라서, SGT를 이용한 DRAM(이하, SGT-DRAM이라 함)은 고집적화가 가장 중요한 과제인 DRAM이나 캐시용 메모리의 대용량화가 필요한 CPU 등의 내장 메모리로서 매우 유망하다. 특허문헌 1 및 특허문헌 2에는 SGT-DRAM의 종래예가 개시되어 있다. 이하에 이러한 종래예에 대해 설명한다.
특허문헌 1의 SGT-DRAM을 도 60a의 평면도 및 도 60b의 사시도를 이용하여 설명한다. 도 60a의 평면도를 참조하면, 워드선(701)과 비트선(702)의 교점상에 기둥형상 실리콘층(703)이 형성되고, 이 기둥형상 실리콘층을 이용하여 선택 트랜지스터(Qm7)가 형성된다. 또한, 선택 트랜지스터의 상부에 용량소자(Cm7)가 형성된다. 따라서, 비트선과 워드선의 교점에 메모리 셀이 존재하여 크로스포인트형 셀을 구성하고 있다. 도 60b의 사시도를 참조하면, 비트선은 N+ 확산층(702)으로 형성되고, 워드선(701)은 폴리실리콘으로 형성된다. 기둥형상 실리콘층(703)은 워드선의 상부로부터 형성된 콘택홀 내에 게이트 절연막 및 실리콘막을 에피택셜 성장시킴으로써 형성되어 선택 트랜지스터(Qm7)를 구성한다. 또한, 선택 트랜지스터(Qm7)의 상부에는 종래의 스택형 DRAM과 동일한 용량소자(Cm7)가 형성된다. 이러한 종래예에서는 메모리 셀 면적이 4F2로 작지만, 이하와 같은 문제점이 있다. 비트선은 N+ 확산층(702)으로 형성되어 있으므로, 종래의 6F2 및 8F2의 셀 사이즈를 갖는 DRAM에서 일반적으로 사용되고 있는 텅스텐 등의 금속막에 비하면 매우 높은 저항이다. 특히 이러한 SGT-DRAM에서 4F2의 셀 사이즈를 실현하기 위해서는 비트선이 최소 치수(F)로 형성되어야 하므로, 미세화가 진행됨에 따라 비트선 저항의 증가에 따른 DRAM 동작속도의 저하가 커져, 앞으로 요구되는 DRAM의 동작속도를 달성하기가 어려워진다.
이러한 문제점을 고려한 SGT-DRAM이 특허문헌 2에 개시되어 있다. 특허문헌 2의 SGT-DRAM을 도 61a의 평면도 및 도 61b의 단면도를 이용하여 설명한다. 도 61a의 평면도 및 도 61b의 단면도를 참조하면, 이 DRAM 셀에서는 용량콘택(805)이 기둥형상 실리콘층(803)의 상부로부터 가로로 인출되어 있으므로, 셀 사이즈는 특허문헌 1보다 커서 8F2 정도가 된다. 그러나, 비트선(802)은 텅스텐 폴리사이드(텅스텐 실리사이드와 폴리실리콘의 적층막)로 형성할 수 있으므로 N+ 확산층보다 낮은 저항이며, 특허문헌 1에서의 비트선 저항의 증가에 기인하는 DRAM 동작속도 저하를 억제하는 것이 가능하다.
그런데, 이러한 종래예에서는 이하와 같은 문제점이 있다. 특허문헌 1과 마찬가지로, 기둥형상 실리콘층(803)은 게이트 전극의 상부에 콘택홀을 형성하고, 콘택홀 내에 텅스텐 폴리사이드인 비트선으로부터 실리콘을 성장시킴으로써 형성된다. 이 실리콘은 트랜지스터 형성용 열처리 후에 폴리실리콘이 되므로, 기둥형상 실리콘층에 실리콘의 그레인 경계 등의 결함이 다수 발생한다. DRAM의 수율은 트랜지스터의 결함에 의해 발생하는 접합 누설에 매우 민감하므로, 상기 제조방법에 있어서는 충분한 수율을 확보하는 것이 어렵다. 따라서, 특허문헌 2의 SGT-DRAM에서는 비트선은 저저항화할 수 있지만, 충분한 수율을 확보하는 것이 어려우므로 실용화가 어렵다.
상기와 같은 비트선의 고저항화에 대한 수단으로서 비트선에 접속되는 메모리 셀 수를 줄여 비트선의 길이를 축소하는 것을 생각할 수 있다. 현재 사용되고 있는 플레이너형 트랜지스터를 이용한 DRAM에 있어서는, 비트선이 저저항 금속막으로 형성되고, 보통 1개의 비트선에 256개나 512개 정도의 메모리 셀이 접속된다. 예를 들면, 1개의 비트선에 접속되는 메모리 셀을 32개나 64개 정도로 줄일 수 있다면 고저항 비트선을 이용해도 동작속도의 저하를 억제하는 것은 가능하다. 그러나, 비트선에 접속되는 메모리 셀의 수를 줄여 DRAM 셀 어레이의 사이즈를 작게 하면 주변회로나 불필요한 면적이 늘므로, 칩 면적이 큰 폭으로 증가하게 된다.
상기 문제점으로부터, SGT-DRAM을 실용화시키기 위해서는, 메모리 셀 사이즈가 4F2 정도로 작아 비트선이 저저항이고, 동시에 충분한 수율을 확보할 수 있는 메모리 셀 구조를 실현하는 것이 필수적이다.
비트선을 저저항화하기 위한 수단으로서, 첫째로 특허문헌 2와 같이 비트선으로 저저항 재료를 사용하는 방법과, 둘째로 비트선을 저저항 배선층에 의해 지지함으로써 실질적으로 저저항화하는 방법이 있다. 본 발명에 있어서는, 비트선을 저저항화하기 위한 방법으로서 제2 비트선을 저저항 배선층에 의해 지지하는 방법을 이용하고 있다.
본 발명에 있어서는, 확산층으로 형성되는 고저항 비트선을 메모리 셀 어레이 내에서 보다 저저항의 배선층으로 지지함으로써 실질적으로 저저항화하고, 동시에 불필요한 면적의 증가를 최소한으로 억제한 메모리 셀 구조를 제공한다.
본 발명의 제1 양태에 따른 반도체 기억장치는, 드레인, 게이트, 소스가 기둥형상 실리콘층의 수직방향으로 배치되고, 게이트 전극이 기둥형상 반도체층을 둘러싼 구조를 갖는 종형 트랜지스터를 이용하여 구성된 반도체 기억장치로서, 메모리 셀 어레이부에 있어서는, 제1층으로 구성되며 센스앰프에 접속되는 제1 비트선, 및 상기 제1층과는 별도의 층으로 구성되며 상기 센스앰프에 접속되는 제2 비트선으로 상기 제1 비트선보다 저저항의 제2 비트선이 형성되고, 제1 비트선상에는 상기 종형 트랜지스터가 일렬로 형성되고, 상기 종형 트랜지스터의 게이트 전극은 상기 제1 비트선과 수직방향으로 배선되는 워드선을 형성하고 있고, 상기 종형 트랜지스터는 메모리 셀을 선택하기 위한 제1 트랜지스터 및 상기 제1 비트선과 상기 제2 비트선을 접속하기 위한 제2 트랜지스터를 포함하고, 메모리 동작 중에는 상기 제2 트랜지스터가 ON으로 됨에 따라, 상기 제1 비트선은 상기 제2 비트선에 의해 지지되고, 상기 제1 비트선 및 상기 제2 비트선이 실질적으로 저저항 비트선을 형성하고 있는 것을 특징으로 한다.
본 발명의 제2 양태에 따른 반도체 기억장치는, 상기 제1 양태에 있어서, 상기 제1 트랜지스터 및 제2 트랜지스터가 동일한 구조 및 레이아웃을 갖는 것을 특징으로 한다.
본 발명의 제3 양태에 따른 반도체 기억장치는, 상기 제1 양태 또는 제2 양태에 있어서, 상기 반도체 장치의 메모리 셀 어레이가 워드선과 비트선이 서로 직교하도록 구성되고, 워드선과 비트선의 교점에 메모리 셀이 형성되는 크로스포인트형 셀 어레이인 것을 특징으로 한다.
본 발명의 제4 양태에 따른 반도체 기억장치는, 상기 제1 양태 내지 제3 양태 중 어느 하나에 있어서, 상기 반도체 장치의 메모리 셀이 1개의 제1 트랜지스터 및 1개의 용량소자를 포함한 다이나믹 메모리인 것을 특징으로 한다.
본 발명의 제5 양태에 따른 반도체 기억장치는, 상기 제1 양태 내지 제4 양태 중 어느 하나에 있어서, 상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제2 트랜지스터상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자보다 하층에 형성된 제2 비트선에 접속되어 있고, 제2 비트선 사이에 제1 콘택이 제2 비트선과 접촉하지 않도록 형성되어 있는 것을 특징으로 한다.
본 발명의 제6 양태에 따른 반도체 기억장치는, 상기 제5 양태에 있어서, 상기 제2 트랜지스터상에는 메모리 셀 어레이 내에 있어서의 용량소자의 규칙성을 유지하기 위해 실질적으로는 사용되지 않는 더미 용량소자가 형성되어 있는 것을 특징으로 한다.
본 발명의 제7 양태에 따른 반도체 기억장치는, 상기 제1 양태 내지 제4 양태 중 어느 하나에 있어서, 상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제2 트랜지스터상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자의 전극에 형성된 콘택홀을 통해 용량소자의 상부로 인출되고, 용량소자의 상층에 형성되는 배선층으로 이루어진 제2 비트선과 접속되는 것을 특징으로 한다.
본 발명의 제8 양태에 따른 반도체 기억장치는, 상기 제1 양태에 있어서, 제1 비트선과 제2 비트선은, 제2 트랜지스터가 아니라, 전체가 확산층으로 구성되며 주위에 게이트 전극이 형성되어 있지 않은 기둥형상 반도체층에 의해 접속되어 있는 것을 특징으로 한다.
본 발명의 제9 양태에 따른 반도체 기억장치는, 상기 제1 양태에 있어서, 제1 비트선과 제2 비트선이, 제2 트랜지스터가 아니라, 콘택에 의해 직접 접속되어 있는 것을 특징으로 한다.
본 발명의 제10 양태에 따른 반도체 기억장치는, 상기 제1 양태에 있어서, 상기 제1층이 벌크 실리콘 기판상에 형성되는 것을 특징으로 한다.
도 1은 종래의 SGT-DRAM의 메모리 셀 어레이 및 주변회로의 등가회로도이다.
도 2는 종래의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 3은 본 발명의 SGT-DRAM의 메모리 셀 어레이 및 주변회로의 등가회로도이다.
도 4는 본 발명의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 5는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 6은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 7은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 8은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 9a 내지 도 9c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10a 내지 도 10c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 11a 내지 도 11c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12a 내지 도 12c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13a 내지 도 13c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14a 내지 도 14c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15a 내지 도 15c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 16a 내지 도 16c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17a 내지 도 17c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18a 내지 도 18c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19a 내지 도 19c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20a 내지 도 20c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 21a 내지 도 21c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 22a 내지 도 22c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 23a 내지 도 23c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 24a 및 도 24b는 본 발명의 SGT-DRAM(도 24b)에 있어서의 비트선 저항을 종래의 SGT-DRAM(도 24a)과 비교하여 설명하기 위한 모식도이다.
도 25는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 26은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 27은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 28은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 29a 내지 도 29c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 30a 내지 도 30c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 31a 내지 도 31c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 32a 내지 도 32c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 33a 내지 도 33c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 34는 본 발명의 SGT-DRAM의 메모리 셀 어레이 및 주변회로의 등가회로도이다.
도 35는 본 발명의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 36은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 37은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 38은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 39는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 40a 내지 도 40c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 41a 내지 도 41c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 42는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 43은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 44는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 45는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 46은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 47은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 48은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 49는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 50은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 51은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 52는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 53은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 54a 내지 도 54c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 55a 내지 도 55c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 56a 내지 도 56c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 57a 내지 도 57c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 58a 내지 도 58c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 59a 내지 도 59c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 60a 및 도 60b는 종래의 SGT-DRAM을 나타낸 도면이다.
도 61a 및 도 61b는 종래의 SGT-DRAM을 나타낸 도면이다.
도 2는 종래의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 3은 본 발명의 SGT-DRAM의 메모리 셀 어레이 및 주변회로의 등가회로도이다.
도 4는 본 발명의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 5는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 6은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 7은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 8은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 9a 내지 도 9c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10a 내지 도 10c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 11a 내지 도 11c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12a 내지 도 12c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13a 내지 도 13c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14a 내지 도 14c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15a 내지 도 15c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 16a 내지 도 16c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17a 내지 도 17c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18a 내지 도 18c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19a 내지 도 19c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20a 내지 도 20c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 21a 내지 도 21c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 22a 내지 도 22c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 23a 내지 도 23c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 24a 및 도 24b는 본 발명의 SGT-DRAM(도 24b)에 있어서의 비트선 저항을 종래의 SGT-DRAM(도 24a)과 비교하여 설명하기 위한 모식도이다.
도 25는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 26은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 27은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 28은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 29a 내지 도 29c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 30a 내지 도 30c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 31a 내지 도 31c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 32a 내지 도 32c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 33a 내지 도 33c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 34는 본 발명의 SGT-DRAM의 메모리 셀 어레이 및 주변회로의 등가회로도이다.
도 35는 본 발명의 SGT-DRAM의 메모리 셀의 등가회로도이다.
도 36은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 37은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 38은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 39는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 40a 내지 도 40c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 41a 내지 도 41c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 42는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 43은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 44는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 45는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 46은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 47은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 48은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 49는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 50은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 평면도이다.
도 51은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 52는 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 53은 본 발명의 SGT-DRAM의 메모리 셀 어레이를 나타낸 단면도이다.
도 54a 내지 도 54c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 55a 내지 도 55c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 56a 내지 도 56c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 57a 내지 도 57c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 58a 내지 도 58c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 59a 내지 도 59c는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 60a 및 도 60b는 종래의 SGT-DRAM을 나타낸 도면이다.
도 61a 및 도 61b는 종래의 SGT-DRAM을 나타낸 도면이다.
본 발명에 있어서는, 상기 과제를 해결하는 수단으로서, 비트선상에 접속되는 16개나 32개의 메모리 셀마다 메모리 셀 어레이 내에 지지용 셀(backing cell)을 삽입하여 지지용 셀에서 N+ 확산층으로 형성되는 고저항 비트선을 보다 저저항의 비트선으로 지지함으로써 실질적인 비트선 저항을 감소시키고 있다. 그러나, 상기와 같은 지지용 셀을 이용하는 경우에 있어서, 지지용 셀의 레이아웃이 메모리 셀 어레이 내의 일반 메모리 셀과 다른 레이아웃이나 구조이면, 리소그래피나 식각에 의한 치수나 형상의 변동의 영향에 의해 지지용 셀에 인접한 메모리 셀의 특성이 그 밖의 메모리 셀의 특성으로부터 변동하게 될 우려가 있다. 따라서, 지지용 셀은 일반 메모리 셀과 최대한 동일한 비율 및 구조를 갖는 것이 바람직하다. 본 발명에 있어서는, 일반 메모리 셀과 최대한 동일한 레이아웃 및 구조를 갖는 지지용 셀을 형성함으로써, 인접한 메모리 셀의 특성에 영향을 주지 않고 실질적인 비트선 저항을 감소시키는 메모리 셀 구조를 제안한다.
실시예 1
본 실시예에 있어서는, 지지용 셀부의 선택 트랜지스터 및 용량소자의 레이아웃 및 구조가 일반 메모리 셀과 동일하므로, 지지용 셀부에 인접한 메모리 셀의 특성이 지지용 셀부를 형성함에 따른 특성 변동 등의 영향을 받지 않는 SGT-DRAM에 대해 나타낸다.
도 1에는 종래의 크로스포인트형 SGT-DRAM의 메모리 셀 어레이 및 일부 주변회로의 등가회로를 나타낸다. 메모리 셀은 모든 비트선(BL) 및 워드선(WL)의 교점에 형성되어 있다. 비트선은 주변회로인 센스앰프(SA)에 접속되고, 워드선은 주변회로인 워드 드라이버(WD)에 접속된다. 도 2에는 비트선(BL)과 워드선(WL)의 교점에 형성되는 메모리 셀의 등가회로를 나타낸다. 일반 메모리 셀(MC)은 전하를 축적하는 1개의 용량소자(Cm)와 전하를 전송하는 선택 트랜지스터(Qm)로 이루어진다. 용량소자(Cm)에 전하가 축적됨으로써 데이터가 기억되고, 용량소자(Cm)에 기억된 데이터는 선택 트랜지스터(Qm)의 게이트 전극인 워드선(WL)이 ON됨으로써 비트선(BL)으로 읽혀지고, 읽혀진 신호는 비트선에 접속된 센스앰프에 의해 증폭된다.
도 3에는 본 실시예에 있어서의 SGT-DRAM의 메모리 셀 어레이 및 일부 주변회로의 등가회로를 나타낸다. 이 등가회로에서는, 고저항 N+ 확산층으로 형성되는 비트선(BLa1)이 금속 등으로 형성된 저저항 비트선(BLb1)에 의해 지지되어 있으므로, 실질적으로 비트선이 저저항화된다. 비트선은 메모리 셀 어레이 내의 지지용 셀부(DA1)에 형성되는 지지용 셀에 의해 지지된다.
도 4에는 본 실시예에 있어서의 일반 메모리 셀(MC1) 및 지지용 셀(DC1)의 등가회로를 나타낸다. 일반 메모리 셀(MC1)은 전하를 축적하는 1개의 용량소자(Cm1)와 전하를 전송하는 선택 트랜지스터(Qm1)로 이루어진다. 동작은 도 2의 경우와 동일하다. 지지용 셀(DC1)은 N+ 확산층으로 형성되는 고저항 비트선(BL1a)과 저저항 비트선(Blb1)을 접속하는 지지용 트랜지스터(Qd1)로 이루어진다. 지지용 트랜지스터(Qd1)의 워드선(DWL1)에는 메모리 동작시 특정 전압이 인가되고, 메모리 동작시 트랜지스터(Qd1)는 ON으로 된다. 따라서, 지지용 트랜지스터(Qd1)를 통해 고저항 비트선(BLa1)과 저저항 비트선(BLb1)이 접속되므로, 비트선은 실질적으로 저저항화된다.
도 5에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 평면도에는 일반 메모리 셀부 및 지지용 셀부(DA1)가 나타나 있다. 또한, 도 6에는 도 5의 평면도에 있어서의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면인 A-A'의 단면 구조, 도 7에는 일반 메모리 셀부인 B-B'의 단면 구조, 도 8에는 지지용 셀부인 C-C'의 단면 구조를 나타낸다.
먼저, 도 5 및 도 6을 참조하여 메모리 셀의 평면도에 대해 설명한다. 매립산화막(101)상에는 하부확산층(103)으로 이루어진 고저항 비트선(BLa1)이 횡방향으로 배선된다.
일반 메모리 셀부에 있어서, 하부확산층(103)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm1)가 형성된다. 선택 트랜지스터(Qm1)를 구성하는 기둥형상 실리콘층(즉, 기둥형상 반도체층)(104)의 주위에는 게이트 절연막(107) 및 게이트 전극(108)이 형성되고, 게이트 전극에서 연장된 게이트 배선(108a)으로 이루어진 워드선(WL1)이 종방향으로 배선된다. 선택 트랜지스터(Qm1)를 구성하는 기둥형상 실리콘층(104)의 상부에는 용량콘택(109)이 형성되고, 용량콘택(109)은 용량소자(Cm1)에 접속된다.
지지용 셀부(DA1)에 있어서는, 하부확산층(103)상에 지지용 트랜지스터(Qd1)가 형성된다. 지지용 트랜지스터(Qd1)를 구성하는 기둥형상 실리콘층(124)의 주위에는 게이트 절연막(107) 및 게이트 전극(108)이 형성되고, 게이트 전극에서 연장된 게이트 배선(128a)으로 이루어진 지지용 워드선(DWL1)이 종방향으로 배선된다. 지지용 트랜지스터(Qd1)를 형성하는 기둥형상 실리콘층(124)의 상부에는 비트선 콘택(129)이 형성되고, 비트선 콘택(129)은 금속막으로 형성되는 저저항 비트선(113(BLb1))에 접속된다. 또, 저저항 비트선(BLb1)은 일반 메모리 셀부에 형성되는 용량콘택(109)을 피하도록 횡방향으로 배선된다. 이와 같이, 하부확산층(103)으로 이루어진 고저항 비트선(BLa1)은 지지용 트랜지스터(Qd1)를 경유하여 저저항 비트선(BLb1)에 의해 지지된다.
지지용 셀부에 있어서는, 트랜지스터 및 용량소자의 레이아웃 및 구조가 일반 메모리 셀과 완전히 동일하므로, 지지용 셀을 형성함에 따라 인접한 메모리 셀의 선택 트랜지스터나 용량소자의 특성이 변동되는 일은 발생하지 않는다. 따라서, 지지용 셀 면적만의 최소한의 면적 추가로 비트선을 지지하여 저저항화할 수 있다.
계속해서, 도 6, 도 7 및 도 8을 참조하여 단면 구조에 대해 설명한다.
매립산화막(101)상에 고저항 비트선(BLa1)인 하부확산층(제1층)(103)이 형성된다. 도 6 및 도 7에 도시된 일반 메모리 셀부에 있어서, 하부확산층(103)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm1)가 형성된다. 선택 트랜지스터(Qm1)를 구성하는 기둥형상 실리콘층(104)의 주위에는 게이트 절연막(107) 및 게이트 전극(108)이 형성되고, 게이트 전극에서 연장된 게이트 배선(108a)에 의해 워드선(WL)이 형성된다. 선택 트랜지스터(Qm1)를 구성하는 기둥형상 실리콘층(104)의 상부에는 상부확산층(105)이 형성되고, 상부확산층상에는 용량콘택(109)이 형성된다. 또한, 용량콘택(109)은 용량소자(Cm1)에 접속된다. 용량소자(Cm1)는 하부전극(110), 용량절연막(111) 및 상부전극(112)에 의해 구성된다.
도 6 및 도 8에 도시된 지지용 셀부(DA1)에 있어서는, 하부확산층(103)상에 지지용 트랜지스터(Qd1)가 형성된다. 지지용 트랜지스터(Qd1)를 구성하는 기둥형상 실리콘층(124)의 주위에는 게이트 절연막(107) 및 게이트 전극(108)이 형성되고, 게이트 전극에서 연장된 게이트 배선(128a)에 의해 지지용 워드선(DWL1)이 형성된다. 지지용 트랜지스터(Qd1)를 형성하는 기둥형상 실리콘층(124)의 상부에는 상부확산층(105)이 형성되고, 상부확산층(105)의 상부에는 비트선 콘택(129)이 형성된다. 또한, 비트선 콘택(129)은 금속막(제2층)으로 형성되는 저저항 비트선(113(BLb1))에 접속된다. 비트선상에는 용량소자 레이아웃의 규칙성을 유지하기 위해 더미 용량소자(Cd1)가 형성된다.
이하, 본 실시예를 제조하기 위한 제조방법의 일례를 도 9a 내지 도 23c를 참조하여 설명한다. 각 도면에 있어서 a는 메모리 셀 어레이의 평면도, b는 셀 어레이 내의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면 A-A'의 단면도, c는 메모리 셀 어레이 내의 일반 메모리 셀부인 B-B'의 단면도이다.
도 9a 내지 도 9c에 도시된 바와 같이, 매립산화막(101)상에 SOI층이 막두께 200nm 정도로 형성된 SOI 기판을 이용한다. SOI층상에 실리콘 질화막 마스크(120)를 성막하고, 선택 트랜지스터용 기둥형상 실리콘층(104) 및 지지부의 기둥형상 실리콘층(124)을 리소그래피에 의한 패터닝 및 식각으로 형성한다. 또, 선택 트랜지스터용 기둥형상 실리콘층(104) 및 지지부의 기둥형상 실리콘층(124)은 완전히 동일한 레이아웃 및 구조로 형성된다. 식각 후, 기둥형상 실리콘층 바닥부에 평면형상 실리콘층(102a)이 50㎚ 정도의 막두께로 형성되도록 한다.
도 10a 내지 도 10c에 도시된 바와 같이, 평면형상 실리콘층(102a)을 식각에 의해 분리하여 라인형상 실리콘층(102)을 형성한다.
도 11a 내지 도 11c에 도시된 바와 같이, 이온 주입 등에 의해 라인형상 실리콘층(102)에 불순물을 주입하여 고저항 비트선(BLa1)인 N+ 하부확산층(103)을 형성한다. 이때, 불순물은 매립산화막(101)까지 도달하고, 나아가 불순물이 기둥형상 실리콘층의 바닥부를 덮도록 분포하도록 주입 조건을 조절하는 것이 바람직한다. 또한, 실리콘 질화막(120)에 의해 기둥형상 실리콘층 상부에는 불순물이 도입되지 않도록 한다.
도 12a 내지 도 12c에 도시된 바와 같이, 게이트 절연막(107)을 성막한 후, 게이트 도전막(108b)을, 기둥형상 실리콘층 사이를 매립할 때까지 성막한다.
도 13a 내지 도 13c에 도시된 바와 같이, CMP에 의해 게이트 도전막(108b), 기둥형상 실리콘층 상부의 게이트 절연막(107)을 연마하여 게이트 상부면을 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고, 게이트 길이의 편차를 억제할 수 있다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막 마스크(120)를 CMP의 스토퍼로 사용한다. 실리콘 질화막 마스크(120)를 CMP 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 14a 내지 도 14c에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막(108b)을 에치백하여 기둥형상 실리콘층 측벽의 게이트 전극을 형성한다. 이때, 실리콘 질화막 마스크의 막 감소를 최소한으로 억제하기 위해, 실리콘 질화막 마스크(120)에 대해 선택비가 높은 식각 조건을 사용한다.
도 15a 내지 도 15c에 도시된 바와 같이, 실리콘 질화막을 성막하고 에치백함으로써 게이트의 상부에 실리콘 질화막 측벽(115)을 형성한다. 실리콘 질화막 측벽(115)의 막두께가 게이트 전극의 막두께가 되므로, 원하는 게이트 막두께가 되도록 실리콘 질화막의 성막 막두께 및 에치백량을 조절하여 최종적인 실리콘 질화막 측벽의 막두께를 조절한다.
도 16a 내지 도 16c에 도시된 바와 같이, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 워드선 등의 게이트 배선 패턴을 레지스트(116)에 의해 형성한다.
도 17a 내지 도 17c에 도시된 바와 같이, 레지스트(116)를 마스크로 하고, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 전극(108) 및 게이트 배선(108a, 128a)을 형성한다.
도 18a 내지 도 18c에 도시된 바와 같이, 기둥형상 실리콘층 상부의 실리콘 질화막(120) 및 실리콘 질화막 측벽(115)을 습식 식각 또는 건식 식각에 의해 제거한다.
도 19a 내지 도 19c에 도시된 바와 같이, 불순물 주입 등에 의해 기둥형상 실리콘층의 상부에 P나 As 등의 불순물을 도입하여 N+ 상부확산층(105)을 형성한다.
도 20a 내지 도 20c에 도시된 바와 같이, 층간막인 실리콘 산화막을 성막하고, 지지용 기둥형상 실리콘층(124)의 상부에 비트선 콘택(129)을 형성한다.
도 21a 내지 도 21c에 도시된 바와 같이, 금속막으로 이루어진 저저항 비트선 재료를 성막하고, 리소그래피 및 식각에 의해 비트선(113)을 형성한다. 비트선(113)은 비트선 콘택(129)에 접속되고, 다음 공정에서 형성되는 용량콘택과 접촉하지 않도록 용량콘택 사이에 형성된다.
도 22a 내지 도 22c에 도시된 바와 같이, 층간절연막인 실리콘 산화막을 성막한 후, 용량콘택(109)을 일반 메모리 셀의 기둥형상 실리콘층(104) 상부에 형성한다.
도 23a 내지 도 23c에 도시된 바와 같이, 종래의 스택형 DRAM에 이용되는 것과 동일한 방법으로 하부전극(110) 및 절연막(111), 상부전극(112)으로 이루어진 용량소자를 형성한다. 지지부에서는 메모리 셀 어레이 내의 용량소자의 규칙성을 유지하기 위해 더미 용량소자를 형성해 둔다.
상기와 같이, 본 실시예에 있어서는, 지지용 셀부에서도 기둥형상 실리콘층 및 용량소자의 레이아웃이 일반 메모리 셀부와 완전히 동일하다. 따라서, 지지용 셀부에 인접한 메모리 셀의 선택 트랜지스터 및 용량소자는 지지용 셀부의 형성에 따른 영향을 전혀 받지 않으므로, 지지용 셀 면적만의 최소한의 추가 면적으로 비트선을 지지하여 저저항화할 수 있다.
본 실시예를 이용한 DRAM이 안정되게 동작하기 위해서는, 실질적인 비트선 저항을 센스앰프의 능력으로부터 예상되는 비트선 저항의 최대값(Rmax) 이하로 억제할 필요가 있다. 도 24a에는 종래 구조에 있어서의 비트선 저항, 도 24b에는 본 실시예를 이용한 경우의 비트선 저항의 모식도를 나타낸다. 도 24b에서는 n개의 메모리 셀마다 지지를 수행하고 있다고 가정할 때, n개의 메모리 셀당 고저항 비트선(BLa1)의 저항값을 Ra=Ra1=Ra2=…Ram, 저저항 비트선(BLb1)의 저항값을 Rb=Rb1=Rb2…Rbm, 지지용 선택 트랜지스터의 ON 저항을 Rd로 하고 있다. 또한, 비트선당 접속되는 메모리 셀의 개수를 m×n개로 하고 있다.
먼저, 도 24a에 나타낸 종래 구조에 있어서는, 센스앰프(SA)에서 볼 때 가장 멀리 있는 메모리 셀까지의 비트선 저항은 m×Ra가 된다. 일반 DARM에서는 비트선에 메모리 셀이 256개 정도 접속되는 경우가 많으므로, 비트선 저항(m×Ra)은 매우 높은 저항이 되고, Rmax＞m×Ra의 관계를 만족하려면 비트선에 접속되는 메모리 셀 수를 큰 폭으로 줄일 필요가 있다.
이어서, 도 24b에 나타낸 본 실시예에 있어서는, 확산층으로 형성되는 고저항 비트선의 저항(Ra)과 금속으로 형성되는 저저항 비트선의 저항(Rb) 사이에 Ra?Rb의 관계가 성립하므로, 용량소자로부터 읽혀진 전하는 저저항 비트선을 통해 센스앰프에 도달하므로, 센스앰프(SA)에서 볼 때 가장 멀리 있는 메모리 셀까지의 비트선 저항은 대략 (m-1)×Rb+Rd+Ra/2 정도가 된다. 이 식의 m×Rb, Rd 및 Ra/2의 값에서 회로 구성으로서 부작용을 작게 하여 조절할 수 있는 것은 Ra이므로, 상기 관계식이 성립하기 위해서는 Ra의 값, 즉 n의 값을 최적의 값으로 조절할 필요가 있다. n의 값을 크게 하면 메모리 셀의 면적 효율은 개선되지만 비트선 저항은 증가하고, n의 값을 작게 하면 메모리 셀의 면적 효율은 악화되지만 비트선 저항은 감소한다. 따라서, n의 값은 메모리 셀의 사용 효율과 비트선 저항의 트레이드 오프(trade-off)를 고려하여 최적화할 필요가 있다. 이와 같은 최적화의 방법은 본 실시예뿐 아니라 이하에 나타낸 다른 실시예에서도 동일하다.
본 실시예에 있어서, 메모리 셀 어레이의 가장 바깥둘레에 위치한 메모리 셀은 지지용 셀로 하는 것이 바람직하다. 가장 바깥둘레에 위치한 메모리 셀은 레이아웃의 불규칙성 때문에 셀 어레이 내부의 메모리 셀과는 특성이 어긋나게 되므로, 보통 메모리 셀로는 사용하지 않는다. 가장 바깥둘레에 위치한 메모리 셀을 지지용 셀로 사용함으로써, 종래에는 더미 패턴으로서 배치되어 칩 면적의 증가 요인이 되었던 가장 바깥둘레의 메모리 셀을 유효하게 사용할 수 있다.
실시예 2
실시예 1에서는 고저항 비트선이 메모리 셀 어레이 내부 전용 저저항 비트선층을 형성해서 지지하여 저저항화하고 있지만, 본 실시예에 있어서는, 주변회로부와 공통의 제1층 배선을 이용하여 확산층으로 형성되는 고저항 비트선을 지지하는 SGT-메모리 셀 구조에 대해 나타낸다. 본 실시예에 있어서는, 메모리 셀 어레이 내부 전용 비트선층을 형성할 필요가 없으므로 제조공정 수를 줄일 수 있다.
또, 본 실시예에 있어서는, 지지용 셀의 트랜지스터의 레이아웃 및 구조는 일반 메모리 셀과 동일하지만, 용량소자가 지지용 셀부에 형성되지 않으므로, 용량소자의 레이아웃은 지지용 셀부에서 불규칙하게 된다. 따라서, 지지용 셀에 인접한 메모리 셀의 용량소자의 특성이 다른 메모리 셀에 비해 변동할 가능성이 있지만, 지지용 셀에 인접한 메모리 셀의 용량소자의 레이아웃 및 구조를, OPC(Optical Proximity Correction: 광학 근접 보정)의 최적화나 식각 조건의 조절에 의해 다른 메모리 셀과 동등하게 맞출 수 있다.
본 실시예의 메모리 셀 어레이와 메모리 셀의 등가회로 및 지지에 의한 비트선 저저항화의 메커니즘은 실시예 1의 경우와 동일하다.
도 25에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 평면도에는 일반 메모리 셀부 및 지지용 셀부(DA2)가 나타나 있다. 또한, 도 26에는 도 25의 평면도에 있어서의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면인 A-A'의 단면 구조, 도 27에는 일반 메모리 셀부인 B-B'의 단면 구조, 도 28에는 지지용 셀부인 C-C'의 단면 구조를 나타낸다.
먼저, 도 25 및 도 26을 참조하여 메모리 셀의 평면도에 대해 설명한다. 매립산화막(201)상에는 하부확산층(203)으로 이루어진 고저항 비트선(BLa2)이 횡방향으로 배선된다.
일반 메모리 셀부에 있어서, 하부확산층(제1층)(203)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm2)가 형성된다. 선택 트랜지스터(Qm2)를 구성하는 기둥형상 실리콘층(204)의 주위에는 게이트 절연막(207) 및 게이트 전극(208)이 형성되고, 게이트 전극에서 연장된 게이트 배선(208a)으로 이루어진 워드선(WL2)이 종방향으로 배선된다. 선택 트랜지스터(Qm2)를 구성하는 기둥형상 실리콘층(204)의 상부에는 제1 콘택(209)이 형성되고, 제1 콘택(209)은 용량소자(Cm2)에 접속되는 지지용 셀부(DA2)에서는 하부확산층(203)상에 지지용 트랜지스터(Qd2)가 형성된다. 지지용 트랜지스터(Qd2)를 구성하는 기둥형상 실리콘층(224)의 주위에는 게이트 절연막(207) 및 게이트 전극(208)이 형성되고, 게이트 전극에서 연장된 게이트 배선(228a)으로 이루어진 지지용 워드선(DWL2)이 종방향으로 배선된다. 지지용 트랜지스터(Qd2)를 형성하는 기둥형상 실리콘층(224)의 상부에는 제1 콘택(209)이 형성되고, 제1 콘택(209)은 용량소자의 상부전극에 형성되는 콘택홀(216) 내에 형성되는 제2 콘택(215)에 접속되고, 제2 콘택은 제1층 배선(제2층)으로 형성되는 저저항 비트선(213(BLb2))에 접속된다. 상기와 같이, N+ 확산층(203)으로 이루어진 고저항 비트선(BLa2)은 지지용 트랜지스터(Qd2)를 경유하여 제1층 배선에 의해 형성되는 저저항 비트선(BLb2)에 의해 지지된다.
지지용 셀부에 있어서는, 트랜지스터의 레이아웃 및 구조가 일반 메모리 셀과 완전히 동일하므로, 지지용 셀을 형성함에 따라 인접한 메모리 셀의 선택 트랜지스터의 특성이 변동되는 일은 발생하지 않는다. 또한, 용량소자의 상부전극(212)에 콘택홀(216)을 형성해야 하므로, 지지용 셀부에 인접한 메모리 셀의 용량소자의 레이아웃은 용량소자의 레이아웃이 불규칙적임에 따른 영향을 받는다. 그러나, 용량소자의 레이아웃 및 구조를 OPC(광학 근접 보정)의 최적화나 식각 조건의 조절에 의해 맞출 수 있다. 또, 본 실시예에서는 저저항 비트선이 제1층 배선(213)에 의해 형성되므로, 실시예 1과 같은 메모리 셀 내부 전용 비트선층을 형성할 필요가 없게 되므로, 제조공정 수를 줄일 수 있다.
계속해서, 도 26, 도 27 및 도 28을 참조하여 단면 구조에 대해 설명한다.
매립산화막(201)상에 고저항 비트선(BLa2)인 하부확산층(203)이 형성된다.
도 26 및 도 27에 도시된 일반 메모리 셀부에 있어서, 하부확산층(203)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm2)가 형성된다. 선택 트랜지스터(Qm2)를 구성하는 기둥형상 실리콘층(204)의 주위에는 게이트 절연막(207) 및 게이트 전극(208)이 형성되고, 게이트 전극에서 연장된 게이트 배선(208a)에 의해 워드선(WL)이 형성된다. 선택 트랜지스터(Qm2)를 구성하는 기둥형상 실리콘층(204)의 상부에는 상부확산층(205)이 형성되고, 상부확산층상에는 제1 콘택(209)이 형성된다. 또한, 제1 콘택(209)은 용량소자(Cm2)에 접속된다. 용량소자(Cm2)는 하부전극(210), 용량절연막(211) 및 상부전극(212)에 의해 구성된다.
도 26 및 도 28에 도시된 지지용 셀부(DA2)에 있어서는, 하부확산층(203)상에 지지용 트랜지스터(Qd2)가 형성된다. 지지용 트랜지스터(Qd2)를 구성하는 기둥형상 실리콘층(224)의 주위에는 게이트 절연막(207) 및 게이트 전극(208)이 형성되고, 게이트 전극에서 연장된 게이트 배선(228a)에 의해 지지용 워드선(DWL2)이 형성된다. 지지용 트랜지스터(Qd2)를 형성하는 기둥형상 실리콘층(224)의 상부에는 상부확산층(205)이 형성되고, 상부확산층(205)의 상부에는 제1 콘택(209)이 형성된다. 또한, 제1 콘택(209)은 용량소자의 상부전극(212)에 형성된 콘택홀(216)을 통해 저저항 비트선인 제1 배선층(213)에 접속된다.
이하, 본 실시예를 제조하기 위한 제조방법의 일례를 도 29a 내지 도 33c를 참조하여 설명한다. 본 실시예에서는 제1 콘택 형성까지는 실시예 1과 동일한 제조공정이므로, 실시예 1의 도 20 이후의 제조공정에 대해 이하에 나타낸다. 이하의 도면에 있어서 a는 메모리 셀 어레이의 평면도, b는 셀 어레이 내의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면 A-A'의 단면도, c는 메모리 셀 어레이 내의 일반 메모리 셀부인 B-B'의 단면도이다.
도 29a 내지 도 29c에 도시된 바와 같이, 층간막인 실리콘 산화막을 성막하고, 일반 메모리 셀부의 기둥형상 실리콘층(204)의 상부 및 지지용 기둥형상 실리콘층(224)의 상부에 제1 콘택(209)을 형성한다.
도 30a 내지 도 30c에 도시된 바와 같이, 종래의 스택형 DRAM에 이용되는 것과 동일한 방법으로 하부전극(210) 및 절연막(211), 상부전극(212)으로 이루어진 용량소자(Cm2)를 형성한다. 지지부의 기둥형상 실리콘층(224)상에는 용량소자(Cm2)는 형성하지 않는다.
도 31a 내지 도 31c에 도시된 바와 같이, 지지부의 기둥형상 실리콘층상의 상부전극상에 콘택홀(216)을 형성한다.
도 32a 내지 도 32c에 도시된 바와 같이, 지지부의 기둥형상 실리콘층상에 제2 콘택(215)을 상부전극에 형성된 콘택홀(216)을 관통하도록 형성한다.
도 33a 내지 도 33c에 도시된 바와 같이, 제2 콘택(215)상에 저저항 비트선인 제1 배선층(213)을 형성한다.
실시예 3
본 실시예에 있어서는, 비트선의 지지를, 트랜지스터가 아니라, 고농도의 N+ 확산층으로 형성된 기둥형상 실리콘층에 의해 수행하는 SGT-DRAM의 구조에 대해 나타낸다.
본 실시예에 있어서는, 주위의 게이트 전극 및 게이트 절연막이 식각에 의해 제거되고 고농도로 불순물이 도핑된 기둥형상 실리콘층을 이용하여 비트선이 지지된다. 따라서, 트랜지스터를 이용하여 지지되는 실시예 1과 실시예 2의 경우보다 낮은 저항으로 고저항 비트선과 저저항 비트선을 접속할 수 있다.
도 34에는 본 실시예에 있어서의 SGT-DRAM의 메모리 셀 어레이 및 일부 주변회로의 등가회로를 나타낸다. 이 등가회로에 있어서는, 고저항 N+ 확산층으로 형성되는 비트선(BLa3)이 보다 저저항의 비트선(BLb3)에 의해 지지되고 있으므로, 실질적으로 비트선이 저저항화된다. 비트선은 메모리 셀 어레이 내의 지지용 셀부(DA3)에 형성되는 지지용 셀에 의해 지지된다.
도 35에는 본 실시예에 있어서의 일반 메모리 셀(MC3) 및 지지용 셀(DC3)의 등가회로를 나타낸다. 일반 메모리 셀(MC3)은 전하를 축적하는 1개의 용량소자(Cm3)와 전하를 전송하는 선택 트랜지스터(Qm3)로 이루어진다. 동작은 도 2의 경우와 동일하다. 지지용 셀(DC3)은 N+ 확산층으로 형성되는 고저항 비트선(BLa3)과 저저항 비트선(BLb3)을 접속하는 고농도의 불순물로 도핑된 기둥형상 실리콘층(Qd3)으로 이루어진다. 지금까지의 실시예와 달리 지지용 트랜지스터의 워드선은 필요 없으므로 회로 구성을 간략화할 수 있다.
도 36에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 평면도에는 일반 메모리 셀부 및 지지용 셀부(DA3)가 나타나 있다. 또한, 도 37에는 도 38의 평면도에 있어서의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면인 A-A'의 단면 구조, 도 38에는 일반 메모리 셀부인 B-B'의 단면 구조, 도 39에는 지지용 셀부인 C-C'의 단면 구조를 나타낸다.
먼저, 도 36 및 도 37을 참조하여 메모리 셀의 평면도에 대해 설명한다. 매립산화막(301)상에는 하부확산층(303)으로 이루어진 고저항 비트선(BLa3)이 횡방향으로 배선된다.
일반 메모리 셀부에 있어서, 하부확산층(303)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm3)가 형성된다. 선택 트랜지스터(Qm3)를 구성하는 기둥형상 실리콘층(304)의 주위에는 게이트 절연막(307) 및 게이트 전극(308)이 형성되고, 게이트 전극에서 연장된 게이트 배선(308a)으로 이루어진 워드선(WL3)이 종방향으로 배선된다. 선택 트랜지스터(Qm3)를 구성하는 기둥형상 실리콘층(304)의 상부에는 용량콘택(309)이 형성되고, 용량콘택(309)은 용량소자(Cm3)에 접속된다.
지지용 셀부(DA3)에 있어서는, 하부확산층(303)상에 지지용 기둥형상 실리콘층(Qd3)이 형성된다. 지지용 기둥형상 실리콘층(Qd3)의 주위에 형성된 게이트 절연막 및 게이트 전극은 식각에 의해 제거되고, 기둥형상 실리콘층(Qd3) 전체가 고농도의 N+ 불순물에 의해 도핑되어 있다. 지지용 기둥형상 실리콘층(Qd3)의 상부에는 비트선 콘택(329)이 형성되고, 비트선 콘택(329)은 금속막으로 형성되는 저저항 비트선(313(BLb3))에 접속된다. 상기와 같이, N+ 확산층(303)으로 이루어진 고저항 비트선(BLa3)은 지지용 기둥형상 실리콘층(Qd3)을 경유하여 저저항 비트선(BLb3)에 의해 지지되므로, 실시예 1 및 실시예 2와 같이 트랜지스터에 의해 접속되는 경우보다도 지지를 위한 접속부의 저항을 낮출 수 있다.
지지용 셀부에 있어서는, 기둥형상 실리콘층 및 용량소자의 레이아웃 및 구조가 일반 메모리 셀과 완전히 동일하므로, 지지용 셀을 형성함에 따라 인접한 메모리 셀의 선택 트랜지스터나 용량소자의 특성이 변동되는 일은 발생하지 않는다.
계속해서, 도 37, 도 38 및 도 39를 참조하여 단면 구조에 대해 설명한다.
매립산화막(301)상에 고저항 비트선(BLa3)인 하부확산층(303)이 형성된다.
도 37 및 도 38에 도시된 일반 메모리 셀부에 있어서, 하부확산층(제1층)(303)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm3)가 형성된다. 선택 트랜지스터(Qm3)를 구성하는 기둥형상 실리콘층(304)의 주위에는 게이트 절연막(307) 및 게이트 전극(308)이 형성되고, 게이트 전극에서 연장된 게이트 배선(308a)에 의해 워드선(WL3)이 형성된다. 선택 트랜지스터(Qm3)를 구성하는 기둥형상 실리콘층(304)의 상부에는 상부확산층(305)이 형성되고, 상부확산층상에는 용량콘택(309)이 형성된다. 또한, 용량콘택(309)은 용량소자(Cm3)에 접속된다. 용량소자(Cm3)는 하부전극(310), 용량절연막(311) 및 상부전극(312)에 의해 구성된다.
도 37 및 도 39에 도시된 지지용 셀부(DA3)에 있어서는, 하부확산층(303)상에 지지용 기둥형상 실리콘층(Qd3)이 형성된다. 지지용 기둥형상 실리콘층(Qd3) 주위의 게이트 절연막 및 게이트 전극은 식각에 의해 제거되고, 기둥형상 실리콘층(Qd3) 전체가 고농도의 N+ 불순물에 의해 도핑되어 있다. 기둥형상 실리콘층(324)의 상부에는 비트선 콘택(329)이 형성되고, 비트선 콘택(329)은 금속막(제2층)으로 형성되는 저저항 비트선(313(BLb3))에 접속된다. 비트선상에는 용량소자의 레이아웃의 규칙성을 유지하기 위해 더미 용량소자(Cd3)가 형성된다.
이하, 본 실시예를 제조하기 위한 제조방법의 일례를 도 40a 내지 도 40c, 도 41a 내지 도 41c를 참조하여 설명한다. 본 실시예에서는 게이트 전극 및 게이트 배선 형성 공정까지는 실시예 1과 동일한 제조공정이므로, 도 18 이후의 제조공정에 대해 이하에 나타낸다. 각 도면에 있어서 a는 메모리 셀 어레이의 평면도, b는 셀 어레이 내의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면 A-A'의 단면도, c는 셀 어레이 내의 일반 메모리 셀부인 B-B'의 단면도이다.
도 40a 내지 도 40c에 도시된 바와 같이, 게이트 전극 및 게이트 배선 형성 후, 지지용 기둥형상 실리사이드부만을 레지스트로 덮고, 건식 식각에 의해 기둥형상 실리콘층(324)의 주위에 형성되는 게이트 전극 및 게이트 배선을 제거한다.
도 41a 내지 도 41c에 도시된 바와 같이, 일반 메모리 셀에서는 불순물 주입 등에 의해 기둥형상 실리콘층에 P나 As 등의 불순물을 도입하여 N+ 하부확산층(305)을 형성한다. 지지용 기둥형상 실리콘층(324)에 대해서는 전체가 고농도의 N+ 불순물로 도핑되도록 필요하다면 추가 주입을 수행한다.
이후의 공정에 대해서는 실시예 1과 동일하다.
상기와 같이, 본 실시예에 있어서도, 실시예 1과 마찬가지로, 지지용 셀부에서도 기둥형상 실리콘층 및 용량소자의 레이아웃은 일반 메모리 셀부와 완전히 동일하다. 따라서, 지지용 셀부에 인접한 메모리 셀의 선택 트랜지스터 및 용량소자는 지지용 셀부의 형성에 따른 영향을 전혀 받지 않으므로, 메모리 셀 어레이 내에서 불필요한 면적의 증가 없이 비트선의 지지에 의한 저저항화를 실현할 수 있다.
또한, 본 실시예에 있어서는, 고저항 비트선(303) 및 저저항 비트선(313)이 고농도의 N+ 확산층으로 형성되는 기둥형상 실리콘층으로 접속되므로, 실시예 1이나 실시예 2의 경우보다 낮은 저항으로 비트선의 지지가 가능하다.
또한, 실시예 1이나 실시예 2에서는 지지용 트랜지스터용 워드선(DWL1)에 항상 일정 전압을 인가해 둘 필요가 있었지만, 본 실시예에서는 그럴 필요가 없으므로 주변회로 구성을 간략화할 수 있다.
본 실시예에 있어서, 메모리 셀 어레이의 가장 바깥둘레에 위치한 메모리 셀은 지지용 셀로 하는 것이 바람직하다. 가장 바깥둘레에 위치한 메모리 셀은 레이아웃의 불규칙성 때문에 셀 어레이 내부의 메모리 셀과는 특성이 어긋나게 되므로, 보통 메모리 셀로는 사용하지 않는다. 가장 바깥둘레에 위치한 메모리 셀을 지지용 셀로 사용함으로써, 종래에는 더미 패턴으로서 배치되어 칩 면적의 증가 요인이 되었던 가장 바깥둘레의 메모리 셀을 유효하게 사용할 수 있다.
실시예 4
본 실시예에 있어서는, 비트선의 지지를 콘택으로 수행하는 경우의 구조에 대해 나타낸다.
본 실시예에 있어서는, 지지용 셀부에는 기둥형상 실리콘층은 형성되지 않으므로, 지지용 셀부에 인접한 일반 메모리 셀의 특성이 변동할 것으로 예상된다. 그러나, OPC에 의한 레이아웃 보정이나 식각 조건의 최적화에 의해 특성의 변동을 억제할 수 있으면 매우 용이하게 그리고 저저항으로 비트선을 지지할 수 있다. 또, 본 실시예의 등가회로는 실시예 3과 동일하다.
도 42에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 평면도에는 일반 메모리 셀부 및 지지용 셀부(DA4)가 나타나 있다. 또한, 도 43에는 도 42의 평면도에 있어서의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면인 A-A'의 단면 구조, 도 44에는 일반 메모리 셀부인 B-B'의 단면 구조, 도 45에는 지지용 셀부인 C-C'의 단면 구조를 나타낸다.
먼저, 도 42 및 도 43을 참조하여 메모리 셀의 평면도에 대해 설명한다. 매립산화막(401)상에는 하부확산층(403)으로 이루어진 고저항 비트선(BLa4)이 횡방향으로 배선된다.
일반 메모리 셀부에 있어서, 하부확산층(403)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm4)가 형성된다. 선택 트랜지스터(Qm4)를 구성하는 기둥형상 실리콘층(404)의 주위에는 게이트 절연막(407) 및 게이트 전극(408)이 형성되고, 게이트 전극에서 연장된 게이트 배선(408a)으로 이루어진 워드선(WL4)이 종방향으로 배선된다. 선택 트랜지스터(Qm4)를 구성하는 기둥형상 실리콘층(404)의 상부에는 용량콘택(409)이 형성되고, 용량콘택(409)은 용량소자(Cm4)에 접속된다.
지지용 셀부(DA4)에 있어서는, 하부확산층(403)상에 지지용 기둥형상 실리콘층은 형성되지 않고, 비트선 콘택(429)이 직접 하부확산층(403)에 접속되고, 비트선 콘택(429)에 의해 하부확산층(403)과 금속막으로 형성되는 저저항 비트선(413(BLb4))이 접속된다. 상기와 같이, 지지 접속부는 텅스텐 등의 금속막으로 형성되는 비트선 콘택(429)에 의해 형성되므로, 저저항으로 비트선 지지 접속부를 형성할 수 있다.
본 실시예의 지지용 셀부에 있어서는, 기둥형상 실리콘층의 레이아웃이 지지용 셀부에서 불규칙하게 되므로, 인접한 메모리 셀의 선택 트랜지스터 특성에 영향을 줄 가능성이 있다. 그러나, OPC에 의한 레이아웃 보정이나 식각 조건의 최적화에 의해 특성의 변동을 억제할 수 있으면 매우 용이하게 그리고 저저항으로 비트선을 지지할 수 있다.
계속해서, 도 43, 도 44 및 도 45를 참조하여 단면 구조에 대해 설명한다.
매립산화막(401)상에 고저항 비트선(BLa4)인 하부확산층(제1층)(403)이 형성된다.
도 43 및 도 44에 도시된 일반 메모리 셀부에 있어서, 하부확산층(403)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm4)가 형성된다. 선택 트랜지스터(Qm4)를 구성하는 기둥형상 실리콘층(404)의 주위에는 게이트 절연막(407) 및 게이트 전극(408)이 형성되고, 게이트 전극에서 연장된 게이트 배선(408a)에 의해 워드선(WL4)이 형성된다. 선택 트랜지스터(Qm4)를 구성하는 기둥형상 실리콘층(404)의 상부에는 상부확산층(405)이 형성되고, 상부확산층상에는 용량콘택(409)이 형성된다. 또한, 용량콘택(409)은 용량소자(Cm4)에 접속된다. 용량소자(Cm4)는 하부전극(410), 용량절연막(411) 및 상부전극(412)에 의해 구성된다.
도 43 및 도 45에 도시된 지지용 셀부(DA4)에 있어서, 하부확산층(403)상에는 비트선 콘택(429)이 직접 형성되고, 비트선 콘택(429)은 금속막(제2층)으로 형성되는 저저항 비트선(413(BLb4))에 접속된다. 저저항 비트선(413)상에는 용량소자의 레이아웃의 규칙성을 유지하기 위해 더미 용량소자(Cd4)가 형성된다.
또, 본 실시예의 제조방법은 실시예 1과 동일하다.
본 실시예에 있어서는, 고저항 비트선(403) 및 저저항 비트선(413)이 저저항 비트선 콘택에 의해 지지되므로, 매우 낮은 저항으로 비트선의 지지가 가능하다. 또한, 실시예 1이나 실시예 2에서는 지지용 트랜지스터용 워드선(DWL)에 항상 일정 전압을 인가해 둘 필요가 있었지만, 본 실시예에서는 그럴 필요가 없으므로 주변회로 구성을 간략화할 수 있다.
또, 지지용 셀부(DA4)에 인접한 셀의 특성 변동을 OPC나 식각 조건의 조절만으로 억제할 수 없는 경우에는, 예를 들면 인접한 셀에 있어서의 용량콘택을 제거함으로써 실제로는 기능하지 않는 더미 셀로 할 수 있다.
실시예 5
본 실시예에 있어서는, 실시형태 4와 마찬가지로, 비트선의 지지를 콘택으로 수행하는 경우의 구조에 대해 나타낸다.
실시형태 4에 있어서는, 지지용 셀부에서 기둥형상 실리콘층의 규칙성이 유지되지 않으므로, 지지용 셀부에 인접한 기둥형상 실리콘층에 의해 형성되는 선택 트랜지스터의 특성 변동이 우려된다. 본 실시예에서는 기둥형상 실리콘층의 규칙성을 유지한 상태에서 지지를 수행할 수 있으므로, 선택 트랜지스터의 특성에 영향을 주지 않고 지지를 형성할 수 있다.
또, 본 실시예의 등가회로는 실시예 4와 동일하다.
도 46에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 또한, 도 47에는 도 46의 평면도에 있어서의 A-A'의 단면 구조, 도 48에는 B-B'의 단면 구조, 도 49에는 C-C'의 단면 구조를 나타낸다.
먼저, 도 46 및 도 47을 참조하여 메모리 셀의 평면도에 대해 설명한다. 매립산화막(501)상에는 하부확산층(503)으로 이루어진 고저항 비트선(BLa5)이 횡방향으로 배선된다.
하부확산층(503)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm5)가 형성된다. 선택 트랜지스터(Qm5)를 구성하는 기둥형상 실리콘층(504)의 주위에는 게이트 절연막(507) 및 게이트 전극(508)이 형성되고, 게이트 전극에서 연장된 게이트 배선(508a)으로 이루어진 워드선(WL5)이 종방향으로 배선된다. 선택 트랜지스터(Qm5)를 구성하는 기둥형상 실리콘층(504)의 상부에는 용량콘택(509)이 형성되고, 용량콘택(509)은 용량소자(Cm5)에 접속된다.
본 실시예에 있어서, 지지는 하부확산층상에 형성되는 비트선 콘택(529)에 의해 수행된다. 또한, 비트선 콘택(529)은 기둥형상 실리콘층의 배치에 영향을 주지 않도록 기둥형상 실리콘층 사이에 형성된다. 상기 비트선 콘택(529)은 하부확산층(503)상에 형성되고, 비트선 콘택(529)에 의해 하부확산층(503)과 금속막으로 형성되는 저저항 비트선(513(BLb5))이 접속된다. 비트선 콘택(529)은 텅스텐 등의 금속에 의해 형성되므로, 저저항으로 비트선의 지지를 형성할 수 있다.
계속해서, 도 47, 도 48 및 도 49를 참조하여 단면 구조에 대해 설명한다.
매립산화막(501)상에 고저항 비트선(BLa5)인 하부확산층(503)이 형성된다.
도 47 및 도 48에 도시된 일반 메모리 셀부에 있어서, 하부확산층(제1층)(503)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm5)가 형성된다. 선택 트랜지스터(Qm5)를 구성하는 기둥형상 실리콘층(504)의 주위에는 게이트 절연막(507) 및 게이트 전극(508)이 형성되고, 게이트 전극에서 연장된 게이트 배선(508a)에 의해 워드선(WL5)이 형성된다. 선택 트랜지스터(Qm5)를 구성하는 기둥형상 실리콘층(504)의 상부에는 상부확산층(505)이 형성되고, 상부확산층상에는 용량콘택(509)이 형성된다. 또한, 용량콘택(509)은 용량소자(Cm5)에 접속된다. 용량소자(Cm5)는 하부전극(510), 용량절연막(511) 및 상부전극(512)에 의해 구성된다.
도 49에 도시된 지지부에 있어서, 하부확산층(503)상에는 비트선 콘택(529)이 직접 형성되고, 비트선 콘택(529)은 금속막(제2층)으로 형성되는 저저항 비트선(513(BLb5))에 접속된다. 또, 본 실시예의 제조방법은 실시예 1과 동일하다.
본 실시예에 있어서는, 고저항 비트선(503) 및 저저항 비트선(513)이 저저항 비트선 콘택에 의해 지지되므로, 매우 낮은 저항으로 비트선의 지지가 가능하다. 또한, 실시예 1이나 실시예 2에서는 지지용 트랜지스터용 워드선(DWL)에 항상 일정 전압을 인가해 둘 필요가 있었지만, 본 실시예에서는 그럴 필요가 없으므로 주변회로 구성을 간략화할 수 있다.
또한, 지지용 비트선 콘택은 기둥형상 실리콘층이나 용량소자의 배치를 변경할 필요 없이 형성할 수 있으므로, 선택 트랜지스터나 용량소자의 특성에 영향을 주지 않고 지지를 형성할 수 있다.
실시예 6
본 실시예는 벌크 실리콘 기판을 이용하여 본 발명을 실시하는 경우의 메모리 셀의 구조 및 제조방법을 나타낸다. 또, 이하에서는 실시예 1을 기초로 하여 벌크 실리콘 기판을 이용하는 경우를 나타내고 있지만, 마찬가지로 실시예 2 내지 실시예 5에 대해서도 동일하게 벌크 실리콘 기판을 이용하여 형성하는 것이 가능하다.
도 50에는 본 실시예에 있어서의 메모리 셀 어레이의 평면도를 나타낸다. 평면도에는 일반 메모리 셀부 및 지지용 셀부(DA6)가 나타나 있다. 또한, 도 51에는 도 50의 평면도에 있어서의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면인 A-A'의 단면 구조, 도 52에는 일반 메모리 셀부인 B-B'의 단면 구조, 도 53에는 지지용 셀부인 C-C'의 단면 구조를 나타낸다.
먼저, 도 50 및 도 51을 참조하여 메모리 셀의 평면도에 대해 설명한다. 실리콘 기판(600)상에는 하부확산층(603)으로 이루어진 고저항 비트선(BLa6)이 횡방향으로 배선된다.
일반 메모리 셀부에 있어서, 하부확산층(603)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm6)가 형성된다. 선택 트랜지스터(Qm6)를 구성하는 기둥형상 실리콘층(604)의 주위에는 게이트 절연막(607) 및 게이트 전극(608)이 형성되고, 게이트 전극에서 연장된 게이트 배선(608a)으로 이루어진 워드선(WL6)이 종방향으로 배선된다. 선택 트랜지스터(Qm6)를 구성하는 기둥형상 실리콘층(604)의 상부에는 용량콘택(609)이 형성되고, 용량콘택(609)은 용량소자(Cm6)에 접속된다.
지지용 셀부(DA6)에 있어서는, 하부확산층(603)상에 지지용 트랜지스터(Qd6)가 형성된다. 지지용 트랜지스터(Qd6)를 구성하는 기둥형상 실리콘층(624)의 주위에는 게이트 절연막(607) 및 게이트 전극(608)이 형성되고, 게이트 전극에서 연장된 게이트 배선(628a)으로 이루어진 지지용 워드선(DWL6)이 종방향으로 배선된다. 지지용 트랜지스터(Qd6)를 형성하는 기둥형상 실리콘층(624)의 상부에는 비트선 콘택(629)이 형성되고, 비트선 콘택(629)은 금속막으로 형성되는 저저항 비트선(613(BLb6))에 접속된다. 또, 저저항 비트선(Blb6)은 일반 메모리 셀부에 형성되는 용량콘택(609)을 피하도록 횡방향으로 배선된다. 이와 같이, N+ 확산층(602)으로 이루어진 고저항 비트선(BLa6)은 지지용 트랜지스터(Qd6)를 경유하여 저저항 비트선(BLb6)에 의해 지지된다.
지지용 셀부에 있어서는, 트랜지스터 및 용량소자의 레이아웃 및 구조가 일반 메모리 셀과 완전히 동일하므로, 지지용 셀을 형성함에 따라 인접한 메모리 셀의 선택 트랜지스터나 용량소자의 특성이 변동되는 일은 발생하지 않는다. 따라서, 지지용 셀 면적만의 최소한의 면적 추가로 비트선을 지지하여 저저항화할 수 있다.
계속해서 도 51, 도 52 및 도 53을 참조하여 단면 구조에 대해 설명한다.
실리콘 기판(600)상에 고저항 비트선(BLa6)인 하부확산층(제1층)(603)이 형성된다. 도 51 및 도 52에 도시된 일반 메모리 셀부에 있어서, 하부확산층(603)상에는 메모리 셀에 액세스하기 위한 선택 트랜지스터(Qm6)가 형성된다. 선택 트랜지스터(Qm6)를 구성하는 기둥형상 실리콘층(604)의 주위에는 게이트 절연막(607) 및 게이트 전극(608)이 형성되고, 게이트 전극에서 연장된 게이트 배선(608a)에 의해 워드선(WL6)이 형성된다. 선택 트랜지스터(Qm6)를 구성하는 기둥형상 실리콘층(604)의 상부에는 상부확산층(605)이 형성되고, 상부확산층상에는 용량콘택(609)이 형성된다. 또한, 용량콘택(609)은 용량소자(Cm6)에 접속된다. 용량소자(Cm6)는 하부전극(610), 용량절연막(611) 및 상부전극(612)에 의해 구성된다.
도 51 및 도 53에 도시된 지지용 셀부(DA6)에 있어서는, 하부확산층(603)상에 지지용 트랜지스터(Qd6)가 형성된다. 지지용 트랜지스터(Qd6)를 구성하는 기둥형상 실리콘층(624)의 주위에는 게이트 절연막(607) 및 게이트 전극(608)이 형성되고, 게이트 전극에서 연장된 게이트 배선(628a)에 의해 지지용 워드선(DWL6)이 형성된다. 지지용 트랜지스터(Qd6)를 형성하는 기둥형상 실리콘층(624)의 상부에는 상부확산층(605)이 형성되고, 상부확산층(605)의 상부에는 비트선 콘택(629)이 형성된다. 또한, 비트선 콘택(629)은 금속막(제2층)으로 형성되는 저저항 비트선(613(BLb6))에 접속된다. 비트선상에는 용량소자의 레이아웃의 규칙성을 유지하기 위해 더미 용량소자(Cd6)가 형성된다.
이하, 본 실시예를 제조하기 위한 제조방법의 일례를 도 54a 내지 도 59c를 참조하여 설명한다. 각 도면에 있어서 a는 메모리 셀 어레이의 평면도, b는 셀 어레이 내의 일반 메모리 셀부 및 지지용 셀부를 가로지르는 절단면 A-A'의 단면도, c는 메모리 셀 어레이 내의 일반 메모리 셀부인 B-B'의 단면도이다.
도 54a 내지 도 54c에 도시된 바와 같이, 벌크 실리콘 기판(600)상에 실리콘 질화막 마스크(620)를 성막하고, 선택 트랜지스터용 기둥형상 실리콘층(604) 및 지지부의 기둥형상 실리콘층(624)을 리소그래피에 의한 패터닝 및 식각으로 형성한다. 또, 선택 트랜지스터용 기둥형상 실리콘층(604) 및 지지부의 기둥형상 실리콘층(624)은 완전히 동일한 레이아웃 및 구조로 형성된다.
도 55a 내지 도 55c에 도시된 바와 같이, 실리콘 기판 표면에 라인형상의 홈(601a)을 식각에 의해 형성하여 라인형상 실리콘층(602)을 형성한다.
도 56a 내지 도 56c에 도시된 바와 같이, 실리콘 산화막(630)을, 기둥형상 실리콘층을 매립하도록 성막한다.
도 57a 내지 도 57c에 도시된 바와 같이, 실리콘 산화막을 CMP에 의해 평탄화한다. 이때, 기둥형상 실리콘층 상부의 실리콘 질화막(620)을 CMP의 스토퍼로 이용할 수 있다.
도 58a 내지 도 58c에 도시된 바와 같이, 실리콘 산화막을 실리콘 기판과 동일한 높이가 될 때까지 에치백하여 소자분리(601)를 형성한다.
도 59a 내지 도 59c에 도시된 바와 같이, 이온 주입 등에 의해 실리콘 기판 표면에 불순물을 주입하여 고저항 비트선(BLa6)인 N+ 하부확산층(603)을 형성한다. 또한, 실리콘 질화막(620)에 의해 기둥형상 실리콘층 상부에는 불순물이 도입되지 않도록 한다.
이 이후의 공정에 관해서는 실시예 1과 동일하므로 생략한다.
상기와 같이, 벌크 실리콘 기판을 이용한 경우에도 SOI 기판을 이용한 경우와 동일한 방법으로 비트선을 지지할 수 있다.
이상에 설명한 바와 같이, 본 발명에 따르면, SGT를 이용하여 구성된 반도체 기억장치에 있어서, 매립산화막상에 형성된 확산층으로 이루어진 제1 비트선은 메모리 셀의 선택 트랜지스터와 동일한 구조인 비트선 지지용 트랜지스터를 경유하여 제1 비트선보다 저저항의 제2 비트선으로 지지됨으로써, 면적의 증가를 최소한으로 억제하면서 비트선을 저저항화할 수 있는 반도체 기억장치가 제공된다.
또한, 본 발명의 다른 실시예에 있어서는, 비트선을 지지하기 위해, 주위에 형성된 게이트 전극을 제거한 기둥형상 실리콘층을 이용함으로써, 보다 낮은 저항으로 비트선을 지지할 수 있는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시예에 있어서는, 비트선을 지지하기 위해, 콘택을 이용함으로써, 보다 낮은 저항이면서 용이하게 비트선을 지지할 수 있는 반도체 장치가 제공된다.
101, 201, 301, 401: 매립산화막
102, 602: 라인형상 실리콘층
102a: 평면형상 실리콘층
103, 603: 하부확산층
104, 204, 304, 404, 504, 604: 선택 트랜지스터용 기둥형상 실리콘층
105, 205, 305, 405, 505, 605: 기둥형상 실리콘층 상부확산층
107, 207, 307, 407, 507, 607: 게이트 절연막
108, 208, 308, 408, 508, 608, 701: 게이트 전극
108a, 208a, 308a, 408a, 508a, 608a: 메모리 셀부 워드선
108b: 게이트 도전막
109, 309, 409, 509, 609: 용량콘택
110, 210, 310, 410, 510, 610: 용량소자 하부전극
111, 211, 311, 411, 511, 611: 용량소자 절연막
112, 212, 312, 412, 512, 612: 용량소자 상부전극
113, 213, 313, 413, 513, 613: 저저항 비트선
115: 실리콘 질화막 측벽
116: 워드선 패턴용 레지스트
120, 620: 실리콘 질화막
124, 224, 324, 624: 지지용 트랜지스터용 기둥형상 실리콘층
128a, 228a, 328a, 628a: 지지용 셀부 워드선
129, 329, 429, 529, 629: 비트선 콘택
209: 제1 콘택
215: 제2 콘택
216: 용량소자 상부전극의 콘택홀
600: 벌크 실리콘 기판
601: STI
701, 801: 워드선
702, 820: 비트선
703, 803: 기둥형상 실리콘층
804: 용량 노드 배선
805: 용량콘택
BL, BLa1, BLa2, BLa3, BLa4, BLa5, BLa6: 고저항 비트선
BLb1, BLb2, BLb3, BLb4, BLb5, BLb6: 저저항 비트선
Cd1, Cd3, Cd4, Cd6: 더미 용량소자
Cm, Cm1, Cm2, Cm3, Cm4, Cm5, Cm6, Cm7, Cm8: 용량소자
DA1, DA2, DA3, DA4, DA6: 지지용 셀부
DC1, DC2, DC3, DC4, DC6: 지지용 셀
DWL1, DWL2, DWL6: 지지 셀용 워드선
MC1, MC3: 메모리 셀
Qd1, Qd2, Qd6: 지지용 트랜지스터
Qm, Qm1, Qm2, Qm3, Qm4, Qm5, Qm6, Qm7, Qm8: 선택 트랜지스터
WL, WL1, WL2, WL3, WL4, WL5, WL6: 워드선
102, 602: 라인형상 실리콘층
102a: 평면형상 실리콘층
103, 603: 하부확산층
104, 204, 304, 404, 504, 604: 선택 트랜지스터용 기둥형상 실리콘층
105, 205, 305, 405, 505, 605: 기둥형상 실리콘층 상부확산층
107, 207, 307, 407, 507, 607: 게이트 절연막
108, 208, 308, 408, 508, 608, 701: 게이트 전극
108a, 208a, 308a, 408a, 508a, 608a: 메모리 셀부 워드선
108b: 게이트 도전막
109, 309, 409, 509, 609: 용량콘택
110, 210, 310, 410, 510, 610: 용량소자 하부전극
111, 211, 311, 411, 511, 611: 용량소자 절연막
112, 212, 312, 412, 512, 612: 용량소자 상부전극
113, 213, 313, 413, 513, 613: 저저항 비트선
115: 실리콘 질화막 측벽
116: 워드선 패턴용 레지스트
120, 620: 실리콘 질화막
124, 224, 324, 624: 지지용 트랜지스터용 기둥형상 실리콘층
128a, 228a, 328a, 628a: 지지용 셀부 워드선
129, 329, 429, 529, 629: 비트선 콘택
209: 제1 콘택
215: 제2 콘택
216: 용량소자 상부전극의 콘택홀
600: 벌크 실리콘 기판
601: STI
701, 801: 워드선
702, 820: 비트선
703, 803: 기둥형상 실리콘층
804: 용량 노드 배선
805: 용량콘택
BL, BLa1, BLa2, BLa3, BLa4, BLa5, BLa6: 고저항 비트선
BLb1, BLb2, BLb3, BLb4, BLb5, BLb6: 저저항 비트선
Cd1, Cd3, Cd4, Cd6: 더미 용량소자
Cm, Cm1, Cm2, Cm3, Cm4, Cm5, Cm6, Cm7, Cm8: 용량소자
DA1, DA2, DA3, DA4, DA6: 지지용 셀부
DC1, DC2, DC3, DC4, DC6: 지지용 셀
DWL1, DWL2, DWL6: 지지 셀용 워드선
MC1, MC3: 메모리 셀
Qd1, Qd2, Qd6: 지지용 트랜지스터
Qm, Qm1, Qm2, Qm3, Qm4, Qm5, Qm6, Qm7, Qm8: 선택 트랜지스터
WL, WL1, WL2, WL3, WL4, WL5, WL6: 워드선
Claims (19)
- 드레인, 게이트, 소스가 기둥형상 실리콘층의 수직방향으로 배치되고, 게이트 전극이 기둥형상 반도체층을 둘러싼 구조를 갖는 종형 트랜지스터를 이용하여 메모리 셀 어레이가 구성되며,
제1층으로 구성되는 제1 비트선은 센스앰프에 접속되는 행방향 직선으로 배선되고,
제2층으로 구성되는 제2 비트선은 상기 센스앰프에 접속되는 행방향으로 배선되고, 상기 제1 비트선상에는 복수의 종형 트랜지스터가 형성되고,
상기 종형 트랜지스터는, 메모리 셀을 선택하기 위한 제1 트랜지스터, 및 상기 제1 비트선과 상기 제2 비트선을 접속시키기 위한 제2 트랜지스터로 이루어지며,
상기 제1 트랜지스터의 게이트 전극은 열방향으로 배선되는 제1 워드선에 접속하고 있고,
상기 제2 트랜지스터의 게이트 전극은 열방향으로 배선되는 제2 워드선에 접속하고 있고,
상기 제1 워드선을 선택할 때에는 상기 제2 워드선도 선택함으로써 제2 트랜지스터가 도통하여 제1 비트선과 제2 비트선이 접속되는
반도체 기억장치. - 제1항에 있어서,
상기 제1 트랜지스터 및 제2 트랜지스터는 동일한 구조를 갖는
반도체 기억장치. - 제1항에 있어서,
상기 제1 비트선보다 상기 제2 비트선이 저저항인
반도체 기억장치. - 제1항에 있어서,
상기 메모리 셀 어레이는 워드선과 비트선이 서로 교차하도록 구성되며, 워드선과 비트선의 교점에 각각 메모리 셀이 형성되는
반도체 기억장치. - 제1항에 있어서,
상기 메모리 셀은 1개의 제1 트랜지스터 및 1개의 용량소자로 구성되는 다이나믹 메모리인
반도체 기억장치. - 제1항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 상기 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제2 트랜지스터상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자보다 하층에 형성된 제2 비트선에 접속되어 있고, 제2 비트선 사이에 제1 콘택이 제2 비트선과 전기적으로 분리되어 있도록 형성되어 있는
반도체 기억장치. - 제1항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제2 트랜지스터상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자의 전극에 형성된 콘택홀을 통해 용량소자의 상부로 인출되어 용량소자의 상층에 형성되는 제2층으로 구성되는 제2 비트선과 접속되는
반도체 기억장치. - 드레인, 게이트, 소스가 기둥형상 실리콘층의 수직방향으로 배치되고, 게이트 전극이 기둥형상 반도체층을 둘러싼 구조를 갖는 종형 트랜지스터를 이용하여 메모리 셀 어레이가 구성되며,
제1층으로 구성되는 제1 비트선은 센스앰프에 접속되는 행방향 직선으로 배선되고,
제2층으로 구성되는 제2 비트선은 상기 센스앰프에 접속되는 행방향으로 배선되고,
상기 제1 비트선상에는 복수의 종형 트랜지스터와 복수의 기둥형상 반도체층이 형성되고,
상기 종형 트랜지스터는 메모리 셀을 선택하기 위한 제1 트랜지스터이며,
상기 제1 트랜지스터의 게이트 전극은 열방향으로 배선되는 워드선에 접속하고 있고,
상기 기둥형상 반도체층상에는 제3 콘택이 형성되고,
상기 제1 비트선과 상기 제2 비트선은 상기 기둥형상 반도체층 및 상기 제3 콘택에 의해 접속되어 있는
반도체 기억장치. - 제8항에 있어서,
상기 제1 비트선보다 상기 제2 비트선이 저저항인
반도체 기억장치. - 제8항에 있어서,
상기 메모리 셀 어레이는 워드선과 비트선이 서로 교차하도록 구성되며, 워드선과 비트선의 교점에 각각 메모리 셀이 형성되는
반도체 기억장치. - 제8항에 있어서,
상기 메모리 셀은 1개의 제1 트랜지스터 및 1개의 용량소자로 구성되는 다이나믹 메모리인
반도체 기억장치. - 제8항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 상기 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제3 콘택상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자보다 하층에 형성된 제2 비트선에 접속되어 있고, 제2 비트선 사이에 제1 콘택이 제2 비트선과 전기적으로 분리되어 있도록 형성되어 있는
반도체 기억장치. - 제8항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제3 콘택상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자의 전극에 형성된 콘택홀을 통해 용량소자의 상부로 인출되어 용량소자의 상층에 형성되는 제2층으로 구성되는 제2 비트선과 접속되는
반도체 기억장치. - 드레인, 게이트, 소스가 기둥형상 실리콘층의 수직방향으로 배치되고, 게이트 전극이 기둥형상 반도체층을 둘러싼 구조를 갖는 종형 트랜지스터를 이용하여 메모리 셀 어레이가 구성되며,
제1층으로 구성되는 제1 비트선은 센스앰프에 접속되는 행방향 직선으로 배선되고,
제2층으로 구성되는 제2 비트선은 상기 센스앰프에 접속되는 행방향으로 배선되고,
상기 제1 비트선상에는 복수의 종형 트랜지스터와 복수의 제4 콘택이 형성되고,
상기 종형 트랜지스터는 메모리 셀을 선택하기 위한 제1 트랜지스터이며,
상기 종형 트랜지스터의 게이트 전극은 열방향으로 배선되는 워드선에 접속하고 있고,
상기 제1 비트선과 상기 제2 비트선은 상기 제4 콘택에 의해 접속되어 있는
반도체 기억장치. - 제14항에 있어서,
상기 제1 비트선보다 상기 제2 비트선이 저저항인
반도체 기억장치. - 제14항에 있어서,
상기 메모리 셀 어레이는 워드선과 비트선이 서로 교차하도록 구성되며, 워드선과 비트선의 교점에 각각 메모리 셀이 형성되는
반도체 기억장치. - 제14항에 있어서,
상기 메모리 셀은 1개의 제1 트랜지스터 및 1개의 용량소자로 구성되는 다이나믹 메모리인
반도체 기억장치. - 제14항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 상기 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제4 콘택상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자보다 하층에 형성된 제2 비트선에 접속되어 있고, 제2 비트선 사이에 제1 콘택이 제2 비트선과 전기적으로 분리되어 있도록 형성되어 있는
반도체 기억장치. - 제14항에 있어서,
상기 제1 트랜지스터상에는 제1 콘택이 형성되고, 제1 콘택은 그 상부에 형성된 용량소자에 접속되고, 상기 제4 콘택상에는 제2 콘택이 형성되고, 상기 제2 콘택은 그 상부에 형성된 용량소자의 전극에 형성된 콘택홀을 통해 용량소자의 상부로 인출되어 용량소자의 상층에 형성되는 제2층으로 구성되는 제2 비트선과 접속되는
반도체 기억장치.
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