KR20000058051A - 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

반도체장치는, 컨택트홀이 커패시터의 상부전극을 피복하는 제 4 층간절연막 내에 형성되어, 상부전극의 일부를 노출하고; 컨택트홀 아래에, 트렌치 내에 형성된 용량 절연막에 의해 피복된 트렌치가 트렌치 홀보다 폭이 더 넓게 형성되어, 상부전극을 구성하는 다결정 실리콘막을 내부에 갖는, 그러한 구성을 갖는다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그의 제조방법에 관한 것으로, 더욱 자세하게는, 배선의 컨택트저항을 감소시키고 안정화시키기 위한 반도체 장치 및 그의 제조방법에 관한 것이다.
반도체 장치를 대표하는 것으로 알려진 LSI (대규모 집적회로) 는 대략 메모리 장치와 로직 장치로 대별되는데, 메모리 장치는 반도체 제조기술의 최근 향상과 함께 특히 더 발전하였다. 또한, 메모리 장치는 다이내믹 랜덤 액세스 메모리 (RAM) 및 스태틱 랜덤 액세스 메모리 (SRAM) 으로 분류되고, 집적도에서 우수한 금속 산화물 반도체 (MOS) 를 대부분 포함한다. 또한, DRAM 은 SRAM 과 비해 집적도의 관점에서 보면, 앞에서 상술한 장점들을 가지고 있어, 제조원가를 절감함으로써 정보-관련 시스템을 포함한 다양한 저장 시스템에서 폭 넓은 애플리케이션을 갖는다.
커패시터 내의 전하의 존재 유무에 따라 저장된 정보를 결정하는 방식으로, 반도체 장치로서 DRAM 은 정보-저장용 용량 소자로서 커패시터를 이용하기 때문에, 향상된 미세 패터닝 기술로 인해 반도체 장치가 크기가 감소됨에 따라 반도체 기판상에 형성된 각 커패시터가 점유하는 면적이 제한받게 된다. 이러한 문제를 해결하기 위하여, 각 커패시터의 정전용량을 증가시키는 것이 필요하게 된다. 그 정전용량이 정보를 저장하기에 충분하지 않은 경우, 그 관련된 장치는 외부로부터의 노이즈신호 등에 의해서 오작동하게 되어, 소프트 에러 (soft error) 로 대표되는 에러가 발생할 수도 있다.
커패시터 자신의 상술한 제한된 영역내에 그의 정전용량을 증가시키기 위한 커패시터의 구조로서, 내벽-형 실린더 구조가 알려져 있다. 도 8 은 내벽-형 실린더 구조를 갖는 종래 반도체 장치 (제 1 종래 실시예) 를 도시한 단면도이다. 이 반도체 장치는, 도 8 에 도시된 바와 같이, 필드 산화막을 포함하는 소자-분리용 절연막 (52) 에 의해서 둘러쌓이고, 예를 들어, p-형 실리콘기판 (51) 의 활성영역에 소스영역 또는 드레인 영역을 선택적으로 구성하는 n-형 확산영역 (53) 이 형성되어, 영역 (53) 사이에 게이트 산화막 (54) 에 의해서 게이트 전극 (55) 이 제공되고, 각 게이트 전극 (55) 은 제 1 층간절연막 (56) 으로 피복된다. 또한, 제 2 층간절연막 (57) 은 그 전체표면을 피복함으로써 형성되는데, 비트 컨택트 (58) 는 한 확산영역 (53) 과 접속되도록 매입되고, 다른 확산영역 (53) 은 제 1 절연막 (57) 내에 형성된 컨택트홀 (59) 내에 매입된 도전플러그 (60) 에 접속되게 된다.
제 3 층간 절연막 (61) 은 그 전체면을 피복함으로써 형성되고, 이 제 3 층간 절연막에는 도전플러그 (60) 를 노출하는 컨택트홀 (62) 이 형성되고, 이 플러그 (62) 에는 내벽-형 실린더 커패시터 (65) 가 접속된다. 이 커패시터 (65) 는, 컨택트홀 (62) 의 내벽 및 하부에 제공되고, 도전플러그 (60) 에 접속되는 하부전극 (저장전극; 66); 이 하부전극 (66) 및 제 3 층간 절연막 (61) 을 덮도록 제공되는 용량절연막 (67); 및 이 용량절연막 (67) 을 덮도록 제공되는 상부전극 (68) 을 포함한다.
여기서, 도전전극 (60), 하부전극 (66) 및 상부전극 (68) 은, 예를 들어, 다결정 실리콘막을 포함한다. 또한, 이 용량절연막은 ONO (oxide-nitride-oxide) 막 또는 ON (oxide-nitride) 막 등의 공지된 절연막을 포함한다.
제 4 층간 절연막 (71) 은 그 전체면을 피복함으로써 형성되는데, 그 제 4 층간 절연막 (71) 내에 커패시터 (65) 의 상부전극 (68) 을 노출하는 컨택트홀 (72) 이 형성되고, 도전플러그 (78) 및 알루미늄막을 포함하는 상부배선 (컨택트; 76) 이 배리어 금속막 (73) 에 의해서 상부전극 (68) 에 접속된다. 이 상부전극 (76) 은 주변회로에 접속된다. 이 상부배선 (76) 은 질화티탄 (TiN) 막을 포함하는 반사-방지막 (77) 으로 덮히게 된다. 이 반사-방지막 (77) 은, 상부배선 (76) 을 형성하기 위하여 알루미늄막을 패터닝할 때 발생하는 빛의 난반사를 방지하는 기능을 한다.
배리어 금속막 (73) 은 하부막으로서 티탄막 (74) 을 포함하고, 상부막으로서 질화티탄막 (75) 을 포함함으로써, 확산영역 (53) 에 컨택트홀을 형성하는 경우 수소알로이 (hydrogen alloying) 를 하는 때의 열처리에 의해서 발생되는, 상부배선 (76) 을 구성하는 알루미늄이 확산영역 (53) 을 돌파하여 실리콘 기판 (51) 에 도달하는 것을 방지하는 기능을 한다.
컨택트가 확산영역 (53) 에 형성되는 경우, 배리어 금속막 (73) 의 하부막을 구성하는 티탄막 (74) 은 확산영역 (특히, p-형 확산영역) 과 그 컨택트 저항을 안정화시키도록 억누르게 된다.
상술한 반도체 장치를 제조하는 경우 배리어 금속막 (73) 에 의해서 상부전극 (68) 에 컨택트를 접속하는 경우에, 전기적으로 접속될 필요가 있는 다른 영역과 동시에 컨택트홀 (72) 과 배리어 금속막 (73) 을 형성하는 방식으로, 컨택트홀 (72) 이 제 4 층간 절연막 (71) 내에 형성된 후, 그 컨택트홀에 배리어 금속막 (73) 을 형성한다. 예를 들어, 실리콘 기판 (51) 상에 확산영역 (53) 또는 그 위에 게이트 전극 (55) 이 전기적 접속을 필요로 하는 경우, 컨택트홀과 배리어 금속막은 동시에 형성되어 이들 영역에 전기적 접속을 제공하게 된다.
그러나, 상술한 경우에서는, 컨택트홀 (72) 이 확산영역 (53) 또는 게이트 전극 (55) 상의 두꺼운 층간 절연막내에 형성되는 컨택트홀과 비교하여 상대적으로 얕기 때문에, 배리어 금속막은 각 컨택트홀과 동시에 형성되고, 배리어 금속막은 가장 얇은 상부전극 (68) 내에 형성되는 컨택트홀 (72) 상에 가장 두껍게 형성되게 된다. 한편, 배리어 금속막이 컨택트홀 (72) 상에 가장 얇게 형성되는 경우, 가장 깊은 확산영역 (53) 내에 형성된 컨택트홀 상에 형성되는 배리어 금속막은 더욱 더 얇아지게 되어, 교대로 상술한 컨택트 저항을 낮고 안정하게 억제하는 효과를 감소시키게 됨으로써, 컨택트홀 내에 형성된 컨택트의 컨택트 저항을 증가시키는 문제점을 일으키게 된다. 따라서, 이러한 문제점을 해결하기 위하여, 커패시터 (65) 의 상부전극 (68) 상에 상대적으로 두꺼운 배리어 금속막 (73) 을 반드시 형성해야 한다.
이와 같이 형성된 배리어 금속막 (73) 은 후속하는 열처리 (어닐링) 단계를 수행하게 되는데, 이 단계도중에 배리어 금속막을 구성하는 티탄과 하부에 놓인 상부전극 (68) 을 구성하는 다결정 실리콘막이 서로 반응 (실리사이드 반응) 하게 되어 티탄 실리사이드를 형성하게 된다. 따라서, 형성된 티탄 실리사이드는 더 낮고 안정적인 저항을 제공하는 기능을 한다.
도 10 은 다른 실시예에 따른 내벽-형 실린더 구조로 된 커패시터를 제공하는 종래 반도체 장치 (제 2 종래 실시예) 를 도시한 단면도이다. 도면에 도시된 바와 같이, 이 반도체 장치에서는, 게이트 전극 (55) 과 함께 동시에 형성된 다결정 실리콘막을 포함하는 도전막 (관통 방지막; break-through preventing film; 79) 이 제 1 층간 절연막 (56) 에 제공되어, 커패시터 (65) 를 형성한 후에 상부전극 (68) 을 관통하여 도전막 (79) 에 도달하는 컨택트홀 (80) 을 형성하고, 이 컨택트홀 (80) 상에 배리어 금속막을 형성하게 된다. 커패시터 (65) 의 상부전극 (68) 은 배리어 금속막 (73) 쪽 부분에서 금속막 (73) 에 접속된다.
상술한 제 1 종래 반도체 장치의 경우, 커패시터의 상부전극에 형성되는 컨택트에서, 배리어 금속막을 구성하는 티탄이 커패시터의 상부전극을 구성하는 다결정실리콘에 비교하여 매우 두껍기 때문에, 실리사이드 반응시에 다결정실리콘의 공급이 부족하게 되는 경향이 있게 되어, 상부전극의 일부분에서 보이드 (void) 가 발생하여, 상부전극까지 배리어 금속막에 의해서 배선의 컨택트의 저항이 증가하게 되고 불안정하게 되는 문제점이 발생하게 된다.
즉, 상술한 바와 같이, 커패시터 (65) 의 상부전극 (68) 이 배리어 금속막을 그 위에 상대적으로 두껍게 형성하기 때문에, 도 9a 에 도시된 바와 같이, 실리사이드 반응을 촉진하는 티탄의 공급은 많아지고 동시에 다결정 실리콘막은 얇아지게 되어, 실리사이드 반응시에 다결정 실리콘의 공급은 부족하게 된다. 또한, 다결정 실리콘막의 두꺼운 방향의 구성요소가 완전하게 제거되는 경우, 실리사이드 반응은 도 9b 에 도시된 바와 같이 다결정 실리콘막의 횡방향 (화살표방향) 으로 진행되게 된다. 이 경우에, 다결정 실리콘의 공급이 실리사이드 반응을 따라잡을수 업는 경우, 다결정 실리콘막의 일부분은 보이드 (81) 를 갖게 된다. 최악의 경우에는, 배선의 도통불량이 발생하게 된다.
이 경우 보이드의 발생은, (실리사이드 티탄/실리콘 계면) 과 티탄사이의 면적에 비례하여 의존하는 것을 고려하여, (티탄의 면적 ≫ (티탄실리사이드/실리콘 계면) 의 면적) 의 관계가 성립하는 경우에 그 보이드가 발생하는 경향이 있다. 따라서, 배리어 금속막 (73) 을 구성하는 티탄이 두께가 증가함에 따라, 이 보이드가 더욱 쉽게 발생하게 된다.
한편, 상술한 제 2 종래 반도체 장치에서는, 상술한 제 1 종래 실시예와는 달리, (티탄의 면적 ≫ (티탄실리사이드/실리콘 계면) 의 면적) 의 관계가 성립하지 않기 때문에, 그 보이드를 발생시키지 않을 수 있다. 그러나, 도전막 (79) 이 층간 절연막내에 깊숙히 제공됨으로써, 레이아웃에서 제약적인 장애로서 기능하는 문제점을 발생시킨다.
즉, 상술한 제 2 종래 실시예에서, 도전막 (79) 이 존재하는 경우, 관련된 영역을 통과하는 배선 등을 형성할 수 없기 때문에, 이러한 레이아웃 측면에서의 제약은 미세-패턴 구조에서 무시될 수 없게 된다. 또한, 제 2 종래 실시예의 경우, 배리어 금속막 (73) 이 그의 사이드월에서 상부전극 (68) 과 접속하기 때문에, 미세 패턴 구조에서 서로 접속한 배선들사이의 단락회로를 방지하기 위한 사이드월 절연막을 형성할 수 없게 되고, 이는 다른 문제점을 발생시킨다.
상술한 문제점들을 고려하여, 본 발명의 목적은, 실리사이드 반응시에 다결정 실리콘배선에서 쉽게 발생하는 보이드를 억제함으로써 컨택트 저항을 감소시키고 안정화시키는 반도체 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 제 1 태양에 따르면, 반도체 기판을 피복하는 제 1 절연막 내에 제공되는 제 1 다결정 실리콘막을 피복하는 제 2 절연막내에, 제 1 컨택트홀이 상기 다결정 실리콘막의 일부분을 노출하도록 형성되고, 상기 제 1 컨택트홀을 통하여, 상기 다결정 실리콘막에 하부에 놓인 티탄막을 포함하는 배리어 금속막에 의해서 배선을 접속하는 구성을 갖는 반도체 장치를 제공하되,
상기 제 1 컨택트홀의 폭보다 더 넓은 폭을 갖는 트렌치가, 상기 제 1 컨택트홀 하부의 상기 제 1 절연막내에 형성되고, 제 2 다결정 실리콘막은 상기 트렌치내에 제공된다.
또한, 본 발명의 제 2 태양에 따르면, 반도체 기판을 피복하는 제 1 절연막 상에 제공되는 제 1 다결정 실리콘막을 피복하는 제 2 절연막 내에, 제 1 컨택트홀은 상기 다결정 실리콘막의 일부분을 노출하도록 형성되고, 상기 제 1 컨택트홀의 깊이와 다른 깊이를 갖는 제 2 컨택트홀은 다른 확산영역에서 상기 제 1 절연막 및 상기 제 2 절연막을 포함하는 절연막내에 형성되고, 상기 제 1 컨택트홀을 통하여, 상기 다결정 실리콘막에 하부에 놓인 티탄막을 포함하는 배리어 금속막에 의해서 배선을 접속하는 구성을 갖는 반도체 장치를 제공하되,
상기 제 1 컨택트홀의 폭보다 넓은 폭을 갖는 트렌치는, 상기 제 1 컨택트홀의 하부의 상기 절연막내에 제공되고, 제 2 다결정 실리콘막은 상기 트렌치내에 제공된다.
상술한 제 1 및 제 2 태양에서, 바람직한 실시예는, 상기 제 2 다결정 실리콘막에 의해서 상기 트렌치내에 형성된 다결정 실리콘 영역의 막두께가 상기 제 1 컨택트홀의 하부에서 상기 배리어 금속막의 하부에 놓인 상기 티탄막의 막두께에 따라 설정되는 모드이다.
또한, 바람직한 실시예는 상기 제 2 다결정 실리콘막이 상기 트렌치내에 완전히 매입되도록 제공되는 상기 제 2 다결정 실리콘막 내에 형성되는 모드이다.
또한, 바람직한 실시예는 상기 제 2 다결정 실리콘막이 상기 트렌치 내에 완전하게 매입되지 않고, 상기 제 1 컨택트홀은 상기 트렌치의 하부에 대략 도달하도록 제공되는 모드이다.
또한, 바람직한 실시예는 사이드월 절연막이 상기 제 1 컨택트홀의 사이드월 및 상기 제 2 컨택트홀의 사이드월 상에 제공되는 모드이다.
본 발명의 제 3 태양에 따르면, 커패시터는, 반도체 기판내의 한 확산영역에 전기적으로 접속되도록 형성되고 상기 반도체 기판 상의 제 1 절연막 내에 형성되는 제 2 컨택트홀 내에 제공되는 하부 전극을 포함하고, 용량절연막은 상기 하부전극 및 상기 제 1 절연막 상에 제공되고, 다결정 실리콘으로 된 상부전극은 상기 용량절연막 상에 제공되고, 제 1 컨택트홀은 상기 상부전극을 피복하는 제 2 절연막 내에 형성되어, 상기 상부전극의 일부분을 노출하고, 상기 제 1 컨택트홀을 통하여 상기 상부전극에 하부에 놓인 티탄막을 포함하는 배리어 금속막에 의해서 배선을 접속하는 구성을 갖는 반도체 장치를 제공하되,
상기 제 1 컨택트홀의 폭보다 넓은 폭을 갖는 트렌치는 상기 제 1 컨택트홀의 하부의 상기 제 1 절연막 내에 제공되고, 더머 커패시터를 구성하는 다결정 실리콘막은 상기 트렌치 내에 제공된다.
상술한 제 3 태양에서, 바람직한 실시예는, 상기 반도체 기판을 피복하는 상기 제 1 절연막 및 상기 제 2 절연막을 포함하는 절연막 내에, 상기 제 1 컨택트홀과 깊이가 다른 제 3 컨택트홀이 확산영역 내에 형성되게 된다.
또한, 바람직한 실시예는, 상기 다결정 실리콘막에 의해서 상기 트렌치 내에 형성되는 다결정 실리콘 영역의 막두께가 상기 제 1 컨택트홀의 하부에서 상기 배리어 금속막의 하부에 놓인 상기 티탄막의 막두께에 따라 설정되는 모드이다.
또한, 바람직한 실시예는, 상기 다결정 실리콘막이 상기 트렌치 내에 완전하게 매입되도록 제공되는 모드이다.
또한, 바람직한 실시예는, 상기 다결정 실리콘막이 상기 트렌치 내에 완전하게 매입되지 않고 상기 제 1 컨택트홀이 상기 트렌치의 하부에 대략 도달하도록 제공되는 모드이다.
또한, 바람직한 실시예는, 사이드월 절연막이 상기 제 1 컨택트홀 및 제 2 컨택트홀의 사이드월 상에 제공되는 모드이다.
제 4 태양에 따르면,
반도체 기판 내에 확산영역을 형성한 후, 상기 확산 영역에 도전플러그를 접속하여 메모리-셀 선택용 트랜지스터를 형성하는 단계;
제 1 절연막을 형성하여 상기 도전플러그를 피복한 후, 상기 제 1 절연막 내에 제 2 컨택트홀을 형성하여 상기 도전플러그를 노출하고, 동시에 상기 플러그를 노출하지 않도록 하기 위하여 트렌치를 형성하는 단계;
상기 제 2 컨택트홀 및 상기 트렌치 내에 도전막을 동시에 형성하여 커패시터의 하부전극 및 더미 커패시터의 하부전극을 형성하는 단계;
용량절연막을 형성하여 상기 전극 모두를 피복한 후, 상기 용량 절연막 상에 다결정 실리콘으로 구성된 상부전극을 형성하여 커패시터 및 더미 커패시터를 형성하는 단계;
제 2 절연막을 형성하여 상기 커패시터의 상기 상부전극을 피복한 후, 상기 트렌치 내에 형성된 상기 용량절연막으로 피복된 제 2 트렌치보다 폭이 좁은 제 1 컨택트홀을 형성하여, 상기 제 2 절연막 내에 상기 더미 커패시터의 상기 상부전극을 노출하고 동시에, 상기 제 1 절연막 및 상기 제 2 절연막을 포함하는 절연막 내에, 제 1 컨택트홀과 깊이가 다른 제 3 컨택트홀을 형성하는 단계;
상기 상부전극의 다결정실리콘에 의해서 상기 트렌치 내에 형성되는 다결정실리콘 영역의 막두께에 대응하는 막두께를 갖는 티탄막이 상기 컨택트홀의 하부에 형성되는 방식으로, 티탄으로 구성된 하부에 놓인 막을 갖는 배리어 금속막을 형성하는 단계; 및
상기 배리어 금속막의 상기 하부에 놓인 막의 티탄과 상기 상부전극의 다결정실리콘을 반응시키는 열처리를 수행하는 단계를 포함하는 반도체 장치를 제조하는 방법을 제공한다.
바람직한 실시예는, 상기 커패시터-형성 단계에서, 상기 상부전극의 다결정실리콘이 상기 트렌치에 완전하게 매입되는 방식으로, 상기 상부전극이 형성되는 모드이다.
또한, 바람직한 실시예는, 상기 커패시터-형성 단계에서, 다결정실리콘이 상기 트렌치 내에 완전하게 매입되지 않고, 동시에, 상기 제 1 컨택트홀이 상기 트렌치의 하부에 도달하도록 형성되는 방식으로, 상기 상부전극이 형성되는 모드이다.
또한, 바람직한 실시예는, 상기 컨택트홀-형성 단계 후에, 상기 제 1 사이드월 및 상기 제 3 사이드월 상에 사이드월 절연막을 형성하는 단계를 더 포함하는 모드이다.
상술한 구성에서는, 컨택트홀이 다결정실리콘막을 피복하는 절연막 내에 형성되어, 이 다결정실리콘막의 일부분을 노출하고, 그 하부에 컨택트홀이 형성되는 절연막 내에 컨택트홀보다 폭이 넓은 트렌치가 형성되고, 그 트렌치내에 다결정실리콘막이 제공되어, 다결정실리콘과 배리어 금속막의 티탄사이의 실리사이드 반응시에 다결정실리콘의 공급이 부족하지 않게 된다.
또한, 컨택트홀은 다결정실리콘막을 피복하는 절연막 내에 형성되어, 이 다결정실리콘의 일부분을 노출하여, 그 하부에 컨택트홀이 형성되는 절연막 내에 컨택트홀보다 폭이 넓은 트렌치가 형성되고, 그 트렌치 내에 다결정실리콘막이 제공되어, 컨택트홀이 오버-에칭 (over-etched) 된 경우일지라도, 절연막 상의 이 다결정실리콘막은 트렌치 내의 다결정실리콘막으로부터 분리되지 않게 됨으로써, 사이드월 막이 컨택트홀의 다른 월 상에 형성되는 경우에도, 배선과 다결정실리콘막사이의 전기적접속에서 아무런 문제를 일으키지 않게 된다.
따라서, 본 발명은, 실리사이드 반응시에 다결정실리콘 배선에서 발생할 가능성이 있는 보이드의 발생을 억제하여, 컨택트 저항을 감소시키고 안정화시키게 된다.
본 발명의 상술한 목적 및 다른 목적, 이점 및 특징들은, 첨부된 도면을 참조하여 후술하는 설명에 의해서 더욱 명확해진다.
도 1 은 본 발명의 제 1 실시예의 반도체의 구성을 도시한 평면도.
도 2 는 도 1 의 A-A 선을 따라 절취한 단면도.
도 3 은 본 발명의 반도체 장치를 제조하기 위한 단계를 나타낸 흐름도.
도 4 는 본 발명의 반도체 장치를 제조하기 위한 단계를 나타낸 후속 흐름도.
도 5 는 본 발명의 반도체 장치를 제조하기 위한 단계를 나타낸 다른 후속 흐름도.
도 6 은 본 발명의 제 2 실시예에 따른 반도체 장치의 구성을 도시한 단면도.
도 7 은 본 발명의 제 3 실시예에 따른 반도체 장치의 구성을 도시한 단면도.
도 8 은 종래 반도체 장치의 구성을 도시한 단면도.
도 9 는 종래 반도체 장치의 결점을 설명하는 도면.
도 10 은 종래 반도체 장치의 구성을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : P 형 실리콘 기판 2 : 소자 분리용 절연막
3 : N 형 확산층 영역 4 : 게이트 산화막
5 : 게이트 전극 6 : 제 1 층간 절연막
7 : 제 2 층간 절연막 8 : 비트 컨택트
9, 12, 22, 31, 31, 39, 42 : 컨택트홀 10 : 전극 플러그 (다결정실리콘막)
11 : 제 3 층간 절연막 13, 14, 40 : 트렌치
15 : 커패시터 (내벽형 실린더 구조) 16 : 하부전극 (다결정실리콘막)
17 : 용량 절연막 18 : 상부 전극 (다결정실리콘막)
18A : 트렌치내의 다결정실리콘막 20 : 다결정실리콘막
21 : 제 4 층간 절연막 23, 33, 34 : 배리어 금속막
24 : 티탄막 25 : 질화 티탄막
26, 35, 36, 47 : 배선 (알루미늄막) 27, 37, 38, 48 : 반사방지막
30 : 비트라인 43 : 전극플러그 (텅스텐막)
44, 45 : 사이드월 절연막
이하, 본 발명을 수행하기 위한 가장 바람직한 모드를 첨부된 도면을 참조하여 본 발명의 실시예들을 이용하여 상세하게 설명한다.
도 1 및 도 2 에 도시된 바와 같이, 본 발명에서 예시하는 반도체 장치는, 200 nm 내지 300 nm두께의 필드 산화막을 포함하는 소자-분리 절연막 (2) 에 의해서 둘러쌓이고, 예를 들어, p-형 실리콘기판 (1) 의 활성영역에 소스영역 또는 드레인영역을 선택적으로 구성하는 n-형 확산영역 (3) 이 형성되는 구성을 가지는데, 그 방식은, 영역 (3) 사이에 게이트 산화막 (4) 에 의해서 200 nm 내지 300 nm두께의 다결정게이트 전극 (5) 이 형성되고, 각 다결정게이트 전극 (5) 은 100 nm 내지 150 nm두께의 실리콘 산화막으로 구성된 제 1 층간 절연막 (6) 으로 피복되는 방식이다.
각 확산영역 (3) 은, 다결정실리콘막으로 구성된 비트 컨택트 (8) 에 접속되어, 그 비트 컨택트에는 비트라인 (30) 이 접속되고, 그 비트라인 (30) 은 전체면에 형성되는 400 nm 내지 500 nm두께의 보로포스포 실리케이트 유리 (BPSG) 로 구성되는 제 2 층간 절연막 (7) 내에 매입되고, 제 2 층간 절연막 내에 컨택트홀 (9) 이 형성되고, 그 컨택트홀 (9) 내에는 도전플러그 (10) 가 매입되고, 그 도전플러그는 확산영역 (3) 에 접속된다.
0.8 ㎛ 내지 1.5 ㎛두께의 실리콘 산화막 또는 BPSG막으로 구성되는 제 3 층간 절연막 (11) 이 형성되어, 전체면을 피복하고, 그 제 3 층간 절연막에는 0.5 ㎛ 내지 1.0 ㎛ 의 폭과 0.6 ㎛ 내지 1.1 ㎛ 의 깊이를 갖는 컨택트홀이 형성되어, 도전플러그 (10) 를 노출하고, 이 도전플러그에 내벽-형 실린더-구조의 커패시터 (15) 가 접속된다.
이 커패시터 (15) 는 컨택트홀 (12) 의 내벽 및 하부 상에 제공되고, 도전플러그 (10) 에 접속되는 0.05 ㎛ 내지 0.1 ㎛두께의 다결정실리콘막으로 구성되는 하부전극 (16); 이 하부전극 (16) 및 제 3 층간 절연막 (11) 을 피복하도록 제공되는 6 nm 내지 8 nm두께의 ONO 또는 ON 막으로 구성되는 용량절연막 (17); 및 이 용량절연막 (17) 을 피복하도록 제공되는 0.15 ㎛ 내지 0.3 ㎛두께의 다결정막으로 구성되는 상부전극 (18) 을 포함한다.
제 3 층간 절연막 (11) 에서 컨택트홀 (12) 와 대략 같은 깊이를 갖는 컨택트홀 (12) 에 인접하는 트렌치 (13) 가 형성되고, 그 트렌치 (13) 내에 더미 커패시터 (19) 가 형성된다, 즉, 이 트렌치 (13) 내에, 커패시터 (15) 의 하부전극 (16) 이 형성됨과 동시에, 하부전극 (16) 으로서 동일 도전재료로 구성되는 0.05 ㎛ 내지 0.1 ㎛두께의 다결정실리콘이 형성되어, 용량절연막 (17) 및 상부전극 (18) 과 함께 더미 커패시터를 형성하고, 이 둘은 이 다결정실리콘막 (20) 까지 연장된다. 후술하지만, 이 더미 커패시터는, 도전플러그 (10) 에 접속되는 각 본래의 커패시터 (15) 의 상부전극 (18) 에 배리어 금속막 (23) 에 의해서 배선을 접속하는 때에 상부전극 (18) 에서 발생가능한 보이드가 발생하는 것을 억제하는 기능을 한다.
0.35 ㎛ 내지 0.55 ㎛두께의 실리콘 산화막 또는 BPSG막으로 구성되는 제 4 층간 절연막 (21) 이 형성되어, 전체면을 피복하고, 그 제 4 층간 절연막에는 0.35 ㎛ 내지 0.3 ㎛ 의 폭 및 0.3 ㎛ 내지 0.6 ㎛ 의 깊이를 갖는 컨택트홀 (22) 이 형성되어 커패시터 (15) 의 상부전극 (18) 을 노출하게 된다. 이 컨택트홀 (22) 은 상술한 트렌치 (13) 위에 형성되고 트렌치 (13) 내에 형성되는 용량절연막에 의해서 피복되는 트렌치 (14) 의 폭보다 좁은 폭을 갖는다. 상술한 바와 같이, 이렇게 형성되어, 상부전극 (18) 에서 발생가능한 보이드가 발생하는 것을 억제함으로써, 저항을 감소시키고 안정화시키게 된다.
또한, 반도체 기판 내의 층간 절연막의 다른 부분들은 확산영역 (3) 내에 형성되는 컨택트홀 (31) 을 갖게 되어, 전기적 접속을 제공하고, 컨택트홀 (32) 이 게이트전극 (5) 내에 형성되어 전기적 접속을 제공하게 된다. 이 컨택트홀 (31) 은 제 4 층간 절연막 (21), 제 3 층간 절연막 (11), 제 2 층간 절연막 (7) 및 제 1 층간 절연막 (6) 을 관통하여 실제적으로 형성되어, 확산영역 (3) 을 노출하게 된다. 한편, 이 컨택트홀 (32) 은, 제 4 층간 절연막 (21), 제 3 층간 절연막 (11), 제 2 층간 절연막 (7) 및 제 1 층간 절연막 (6) 을 관통하여 실제적으로 형성되어, 게이트전극 (5) 에 도달하게 된다. 이들 컨택트홀 (31 및 32) 은 상술한 컨택트홀 (22) 과 동시에 형성된다. 따라서, 컨택트홀 (31) 은 이들 층간 절연막들중에서 전체 막두께가 가장 큰 위치에서 가장 깊게 형성된다; 그리고, 컨택트홀 (22) 은 이들 층간 절연막들중에서 전체 막두께가 가장 작은 위치에서 가장 얇게 형성된다.
컨택트홀 (22) 을 통하여 250 nm 내지 450 nm두께의 알루미늄막으로 구성되는 텅스텐재료의 도전플러그 (43) 및 배선 (26) 은, 80 nm 내지 150 nm두께의 티탄막 (24) 및 70 nm 내지 150 nm두께의 질화티탄막 (25) 으로 구성된 층상막으로 구성되는 배리어 금속막 (23) 에 의해서 상부전극 (18) 에 접속된다.
배선 (26) 은 25 nm 내지 30 nm두께의 질화티탄막으로 구성되는 반사방지막 (27) 으로 피복된다. 이와 마찬가지로, 상술한 컨택트홀 (31 및 32) 은 배리어 금속막 (33 및 34) 에 의해서, 텅스텐-재료의 도전플러그 (43), 배선 (35 및 36) 및 반사방지막 (37 및 38) 이 각각 제공된다.
상부전극 (18) 을 구성하는 다결정막의 두께는, 배리어 금속막 (23) 으로서 기능하는 상부전극 (18) 과 접촉하는 티탄막 (24) 내에 형성되는 컨택트홀 (22) 의 하부막 두께에 대응하는 값이 바람직하고, 또한, 그의 구성요소인 다결정실리콘막 및 티탄막 (24) 사이의 실리사이드 반응시에 다결정실리콘이 부족하지 않도록 배열된다. 특히, 더미 커패시터 (19) 가 형성되는 트렌치 (13) 내에는, 상부전극 (18) 을 구성하는 다결정실리콘막이 충분한 막두께로 매입되어, 티탄과 다결정실리콘사이의 실리사이드 반응시에 다결정실리콘이 부족하지 않게 된다. 따라서, 이로 인해, 상부전극 (19) 에서 발생가능한 보이드가 발생하는 것을 억제할 수 있다.
또한, 더미 커패시터 (19) 가 형성되는 트렌치 (13) 내에 형성되는 용량절연막 (12) 으로 피복되는 트렌치 (14) 의 폭이 컨택트홀 (22) 의 폭보다 크게 되기 때문에, 컨택트홀 (22) 이 오버-에칭되어 용량절연막 (12) 의 높이에 도달할지라도, 제 3 층간 절연막 (11) 위의 상부전극 (18) 은 트렌치 (14) 내에 형성되는 다결정실리콘 영역 (18A) 로부터 분리되지 않게 되어, 배선이 도통이 나빠지는 것을 방지함으로써, 오버-에칭이 수행되지 않은 경우와 마찬가지로, 상부전극 (18) 에서 발생가능한 보이드의 발생을 억제하는 동일한 효과를 얻게 된다.
이하, 도 3 및 도 5 를 참조하여, 상술한 반도체 장치의 제조방법을 단계순으로 설명한다.
우선, 도 3A 에 도시된 바와 같이, 200 nm 내지 300 nm두께의 필드 산화막으로 구성되는 소자-분리 절연막 (2) 은, 예를 들어, 공지된 LOCOS 방법을 이용하여 p-형 실리콘기판 (1) 상에 형성된 후, 이 분리-소자 절연막 (2) 에 의해서 둘러싸인 활성영역 내에, 8 nm 내지 15 nm두께의 실리콘 산화막으로 구성되는 게이트 산화막 (4) 이, 열산화법에 의해서 형성된 후, 이 게이트 산화막 (4) 상에, 200 nm 내지 300 nm두께의 다결정실리콘막이, CVD 법에 의해서 형성된 후, 포토리소그래픽법에 의해서 패터닝된다. 다음에, 게이트 산화막 (4) 및 게이트전극 (5) 을 마스크로서 이용하는 자기정렬 (self-alignment) 법에 의해서, 이온-주입법 또는 다른 어떤 공지된 이온-도입법 등을 이용하여 실리콘기판에 n-형 불순물을 도입하여, 그 안에 소스 또는 드레인 영역을 구성하는 n-형 확산영역을 형성하게 된다.
다음에, 이 CVD 법을 이용하여, 100 nm 내지 150 nm두께의 실리콘산화막으로 구성되는 제 1 층간 절연막 (6) 이 형성되어 게이트산화막 (4) 및 게이트전극 (5) 을 피복한 후, 다시 CVD 법을 이용하여, 다결정실리콘을 형성하여 비트 컨택트 (8) 를 한 확산영역 (3) 에 접속한 후, 이 비트 컨택트 (8) 에 비트라인 (30) 을 접속한다. 다음으로, CVD 법에 의해서, 400 nm 내지 500 nm두께의 BPSG막으로 구성되는 제 2 층간 절연막 (7) 이 전체면에 형성된 후, 포토리소그래픽법에 의해서 패터닝되어 제 2 층간 절연막 (7) 내에 컨택트홀 (9) 을 형성하고, 그 컨택트홀 (9) 에 다른 확산영역 (3) 과 접속하기 위한 다결정실리콘막으로 구성되는 도전플러그 (10) 가 매입된다. 따라서, 메모리-셀 선택용 트랜지스터는 반도체 장치 내에 형성되게 된다.
다음에, 도 3B 에 도시된 바와 같이, CVD 법을 이용하여, 0.8 ㎛ 내지 1.5 ㎛두께의 실리콘산화막 또는 BPSG막으로 구성되는 제 3 층간 절연막이 전체면에 형성된 후, 포토리소그래픽법을 이용하여 0.5 ㎛ 내지 1.0 ㎛ 의 폭 및 0.6 ㎛ 내지 1.1 ㎛ 의 깊이를 갖는 컨택트홀 (12) 을 제 3 층간 절연막 (11) 에 형성하여, 도전플러그 (10) 를 노출하게 된다. 동시에, 컨택트홀 (12) 에 인접한 위치에서 도전플러그 (10) 를 노출시키지 않도록 하기 위하여, 컨택트홀 (12) 과 대략 동일한 깊이를 갖는 트렌치 (13) 가 형성된다. 이 컨택트홀 (12) 은 커패시터를 형성하는 데에 이용되고, 트렌치 (13) 는 더미 커패시터를 형성하는 데에 이용된다.
다음에, 도 4C 에 도시된 바와 같이, 0.50 ㎛ 내지 0.1 ㎛두께의 다결정실리콘막이 CVD 법에 의해서 전체면에 형성된 후, 포토리소그래픽법에 의해서 패터닝되어 컨택트홀 (12) 내에 커패시터를 구성하는 하부전극 (16) 을 형성하고, 동시에, 트렌치 (13) 내에 더미 커패시터의 하부전극을 구성하는 용량막 (20) 을 형성한다.
다음에, 도 4D 에 도시된 바와 같이, CVD 법을 이용하여, 6 nm 내지 8 nm두께의 ONO 또는 ON막으로 구성되는 용량절연막 (17) 이 형성된 후, 포토리소그래픽법에 의해서 패터닝되어, 하부전극 (18) 및 용량층 (20) 을 컨택트홀 (12) 또는 트렌치 (13) 내에 걸치게 된다.
다음으로, 도 5e 에 도시된 바와 같이, CVD 법을 이용하여, 두께가 0.15 내지 0.3 ㎛인 다결정 실리콘막을 형성한 후, 포토리소그래피법으로 패터닝하여 용량 절연막 (17) 상에 상부전극 (18) 을 형성한다. 따라서, 커패시터 (15) 는 컨택트홀 (12), 더미 커패시터 (19), 및 트렌치 (13) 내에 형성된다.
다음에, 도 5f 에 도시된 바와 같이, CVD 법을 이용하여, 두께가 0.35 내지 0.55 ㎛인 실리콘 산화막 또는 BPSG 막으로 이루어진 제 4 층간절연막 (21) 을 형성하고 포토리소그래피법에 의해 패터닝하여 커패시터 (15) 의 상부전극 (18) 을 노출하기 위하여 트렌치 (13) 위의 트렌치 (13) 내에 폭이 0.35 내지 0.55 ㎛ 이고 깊이가 0.3 내지 0.6 ㎛ 인 컨택트홀 (22) 을 형성한다. 동시에, 컨택트홀 (31, 32) 을 반도체 기판 (1) 의 다른 위치, 즉, 확산영역 (3) 및 게이트 전극 (5) 내에 각각 형성한다.
다음에, 스퍼터링법을 이용하여, 각각이 두께가 80 내지 150 nm 인 티탄막 (24) 과 두께가 70 내지 150 nm 인 질화티탄 (25) 으로 이루어진 배리어 금속막 (23, 33, 34) 을 컨택트홀 (22, 31, 32) 내에 각각 형성한다. 그후, 배리어 금속막의 티탄막 (24) 과 상부전극 (18) 의 다결정 실리콘이 서로 맞닿으도록 열처리를 수행하여, 그 인터페이스에 실리사이드 티탄을 형성한다. 이 실리사이드 반응 동안, 상부전극 (18) 을 이루는 다결정 실리콘막을 컨택트홀 (22) 의 하부에 형성된 티탄막 (24) 의 막두께에 비해 충분한 두께로 매입하여, 다결정 실리콘의 공급이 불충분하지 않게 한다.
다음에, 스퍼터링법을 이용하여, 배리어 금속막 (23, 33, 34) 상에, 텅스텐으로 이루어진 도전 플러그 (43), 두께가 250 내지 450 nm 인 알루미늄으로 이루어진 배선 (26, 35, 36), 및 두께가 25 내지 30 nm 인 질화티탄막으로 이루어진 반사방지막 (27, 37, 38) 을 순차로 형성하여, 이 실시예에 따른 반도체장치를 완성한다.
따라서, 이 실시예의 구성에 따라, 커패시터 (15) 의 상부전극 (18) 을 피복하는 제 4 층간절연막 내에 컨택트홀 (22) 을 형성하여 상부전극 (18) 의 일부를 노출하고, 컨택트홀 (22) 아래에, 트렌치 (13) 내에 형성된 용량 절연막 (17) 으로 피복되고 폭이 컨택트홀 (22) 보다 더 큰 트렌치 (14) 가 형성되며, 트렌치 (14) 에는 상부전극 (18) 을 구성하는 다결정 실리콘막 (18A) 이 제공되므로, 상부전극 (18) 의 다결정 실리콘과 배리어 금속막 (23) 의 티탄 사이의 실리사이드 반응시 다결정 실리콘의 공급이 불충분하지 않다.
따라서, 실리사이드 반응시, 다결정 실리콘 배선에서 발생할 가능성이 있는 보이드의 발생이 억제될 수 있어, 컨택트 저항이 줄고 안정화된다.
제 2 실시예
이 실시예에 따른 반도체 장치의 구성은, 컨택트홀의 종횡비 (컨택트 깊이/컨택트 폭) 가 더 넓은 트렌치의 형성에 의해 증가된다는 점에서, 상기 제 1 실시예의 경우와 크게 다르다.
도 6 에 도시된 바와 같이, 제 3 층간절연막 (11) 내에 더미 커패시터를 형성하기 위해 두께가 0.8 내지 1.5 ㎛ 이고 제 1 실시예에서의 트렌치 (13) 보다 폭이 더 넓은 트렌치 (40) 를 형성한다. 이를 이용하여, 상부전극 (18) 을 구성하는 다결정 실리콘막 (18A) 을 트렌치 (40) 내에 완전히 매입하지 않으므로, 제 3 층간절연막 (11) 을 통해 형성된 컨택트홀 (39) 의 하부에 형성된 배리어 금속막 (23) 의 티탄막 (24) 은 비교적 얇게 형성된다.
즉, 티탄막 (24) 이 다결정 실리콘막 (18A) 에 비해 얇게 형성되어, 실리사이드 반응시 소량의 다결정 실리콘만을 필요로 하므로, 다결정 실리콘 공급의 불충분에 기인한 보이드 발생이 성공적으로 억제된다. 또한, 더 큰 종횡비를 얻기 위하여, 트렌치 (40) 내에 상부전극 (18) 을 제공하는 다결정 실리콘막 (18A) 이 얇게 형성되므로, 미세 패터닝된 배선의 형성에 유리하다.
이 실시예에 따른 반도체장치는 제 1 실시예와 대략 동일한 단계를 통해 제조될 수 있다. 제 3 층간절연막 (11) 내에 형성될 때, 트렌치 (40) 는 포토레지스트막을 위한 패턴 사이즈를 변경함으로써만 더 넓게 형성될 수 있다.
다른 단계들은 상기 제 1 실시예와 거의 동일하다. 따라서, 도 6 에서, 도 1 및 2 에서의 것에 대응하는 부분들은 도 1 및 2 에서와 동일한 부재번호로 표시되므로, 그 설명은 생략한다.
따라서, 이 실시예에 따른 구성은 상기 제 1 실시예에 의한 것과 거의 동일한 효과를 제공한다.
또한, 이 실시예의 구성에 따르면, 커패시터의 상부전극의 다결정 실리콘막이 비교적 얇게 형성될 수 있으므로, 컨택트홀의 종횡비에서의 감소에 기여한다.
제 3 실시예
이 실시예에 따른 반도체장치의 구성은, 커패시터가 비트라인 위에 놓이는 구성을 갖는 제 1 실시예와 대조적으로, 제 3 실시예의 구성에서는, 커패시터가 비트라인 아래에 놓이며 미세 패터닝 구조에 적합하도록 사이드월 절연막이 컨택트홀의 사이드월에 형성된다는 점에서 상기 제 1 실시예와 크게 다르다.
이 실시예에 따른 반도체장치에서, 도 7 에 도시된 바와 같이, 하나의 확산영역 (3) 에 접속된 도전 플러그 (10) 를 노출하기 위해 형성된 컨택트홀 (42) 의 사이드월 상에, 산화 실리콘 또는 질화 실리콘막으로 이루어진 사이드월 절연막 (44) 이 제공된다. 도전막 (10) 은 컨택트홀 (42) 및 배리어 금속막 (23) 을 통해 텅스텐으로 만든 도전 플러그 (43), 알루미늄으로 만든 배선 (47), 및 반사방지막 (48) 으로 이루어진 비트라인에 접속된다. 컨택트홀 (22) 의 사이드월에 제공된 사이드월 절연막 (45) 은 사이드월 절연막 (45) 이 형성됨과 동시에 형성되고, 항상 그럴 필요는 없다.
이 실시예에 따른 구성에서, 예컨대, 커패시터 (15) 의 상부전극 (18) 이 서로 가까이 제공된 도 7 에 도시된 바와 같은 미세패턴구조에서도, 제조단계에서 포토리소그래핑 동안 컨택트홀 (42) 이 상부전극 (18) 에 대해 오정렬 (mis-align) 되고, 그 시프트 결과, 도전 플러그 (43) 가까이에 상부전극 (18) 이 있을 때에도, 사이드월 절연막 (44) 의 존재는 그 사이의 전기적 접속을 유지할 수 있다.
또한, 더미 커패시터 (19) 가 형성된 트렌치 (13) 내에 형성된 용량 절연막 (12) 으로 피복된 트렌치 (14) 폭은 컨택트홀 (22) 의 것보다 더 크게 되므로, 용량 절연막 (12) 의 높이에 도달하도록 컨택트홀 (22) 이 오버에칭되어도, 제 3 층간절연막 (11) 상의 상부전극 (18) 은 트렌치 (14) 내에 형성된 다결정 실리콘 영역 (18A) 으로부터 분리되지 않아, 배선의 연속성 불량이 방지되므로, 사이드월 절연막 (45) 이 컨택트홀 (22) 의 사이드월 상에 형성될 때에도 배선 (26) 과 상부전극 (18) 사이의 전기적 접속에 문제가 생기지 않는다.
따라서, 이 실시예에 따른 이 구성을 이용하여, 제 1 실시예에 기술된 것과 거의 동일한 효과를 얻을 수 있다.
또한, 이 실시예에 따른 이 구성에 의해 인접 배선간의 단락을 방지할 수 있으므로, 미세패턴구조에 유리하다.
따라서, 본 발명은 상기 실시예들에만 한정되지 않고 본 발명의 사상과 범위에 벗어남없이 변경 및 수정될 수 있음이 명백하다. 예를 들면, 채용된 용량 절연막은 ONO 및 ON 막에 한정되지 않고 산화탄탈막, BST (BaSr)TiO3막, PZT (Pb(ZrTi)O3막 등도 가능하다. 또한, 반도체기판에 커패시터가 제공되는 한, 본 발명은 DRAM 뿐 아니라 스탠드얼론 (standalone) 커패시터에도 적용한다.
또한, 채용된 게이트 산화막은 산화막에만 한정되지 않고 질화막, 또는 산화막 및 질화막을 조합한 이중구조막도 가능하다. 즉, MIS 형이기만 하면, 대상 트랜지스터는 MOS 형에만 한정되지 않고 MNS (Metal Nitride Semiconductor) 형 또는 MNOS (Metal Nitride Oxide Semiconductor) 형도 가능하다. 또한, 각 반도체영역에서의 도전형은 p 형과 n 형 사이에서 반전될 수 있다. 즉, 본 발명은 n 채널 트랜지스터뿐 아니라 p 채널 MIS 트랜지스터에도 적용한다. 또한, 각 절연막, 도전막 두께, 적층 수, 및 이들 막의 형성방법 각각에 대해 한가지 예만 기술하였지만, 이들은 적용 및 목적에 따라 변경될 수 있다.
본 발명의 반도체장치는, 컨택트홀이 커패시터의 상부전극을 피복하는 제 4 층간절연막 내에 형성되어, 상부전극의 일부를 노출하고; 컨택트홀 아래에, 트렌치 내에 형성된 용량 절연막에 의해 피복된 트렌치가 트렌치 홀보다 폭이 더 넓게 형성되어, 상부전극을 구성하는 다결정 실리콘막을 내부에 갖는, 그러한 구성을 가지며, 실리사이드 반응시에 다결정 실리콘배선에서 쉽게 발생하는 보이드를 억제함으로써 컨택트 저항을 감소시키고 안정화시키는 효과가 있다.

Claims (19)

  1. 반도체기판을 피복하는 제 1 절연막내에 형성된 제 1 다결정 실리콘막을 피복하는 제 2 절연막내에, 상기 제 1 다결정 실리콘막의 일부를 노출하도록 제 1 컨택트홀이 형성되고, 상기 제 1 컨택트홀을 통해, 하층의 티탄막으로 이루어진 배리어 금속막을 지나 상기 다결정 실리콘막에 배선이 접속되는 구성을 갖는 반도체장치로서,
    상기 제 1 컨택트홀의 폭보다 더 큰 폭을 갖는 트렌치가 상기 제 1 컨택트홀 아래의 상기 제 1 절연막내에 형성되고 제 2 다결정 실리콘막이 상기 트렌치내에 형성되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 2 다결정 실리콘막에 의해 상기 트렌치내에 형성된 다결정 실리콘 영역의 막 두께는 상기 제 1 컨택트홀의 하부에서의 상기 배리어 금속막의 상기 하층 티탄막의 막 두께에 대응하여 설정되는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 제 2 다결정 실리콘막은 상기 트렌치 내에 완전히 매입되도록 형성되는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서,
    상기 제 2 다결정 실리콘막은 상기 트렌치내에 완전히 매입되지 않고, 상기 제 1 컨택트홀은 상기 트렌치의 하부에 거의 도달하도록 제공되는 것을 특징으로 하는 반도체장치.
  5. 반도체기판을 피복하는 제 1 절연막 상에 형성된 제 1 다결정 실리콘막을 피복하는 제 2 절연막내에, 상기 제 1 다결정 실리콘막의 일부를 노출하도록 제 1 컨택트홀이 형성되고, 상기 제 1 컨택트홀의 깊이와는 다른 깊이를 갖는 제 2 컨택트홀이 상기 반도체기판의 확산영역내의 상기 제 1 절연막 및 상기 제 2 절연막을 포함하는 절연막내에 형성되고, 상기 제 1 컨택트홀을 통해, 하층의 티탄막으로 이루어진 배리어 금속막을 지나 상기 제 1 다결정 실리콘막에 배선이 접속되는 구성을 갖는 반도체장치로서,
    상기 제 1 컨택트홀의 폭보다 더 큰 폭을 갖는 트렌치가 상기 제 1 컨택트홀 아래의 상기 절연막내에 제공되고 제 2 다결정 실리콘막은 상기 트렌치내에 제공되는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 제 2 다결정 실리콘막에 의해 상기 트렌치내에 형성된 다결정 실리콘 영역의 막 두께는 상기 제 1 컨택트홀의 하부에서의 상기 배리어 금속막의 상기 하층 티탄막의 막 두께에 대응하여 설정되는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 제 2 다결정 실리콘막은 상기 트렌치내에 완전히 매입되도록 형성되는 것을 특징으로 하는 반도체장치.
  8. 제 6 항에 있어서,
    상기 제 2 다결정 실리콘막은 상기 트렌치내에 완전히 매입되지 않고 상기 제 1 컨택트홀은 상기 트렌치의 하부에 거의 도달하도록 제공되는 것을 특징으로 하는 반도체장치.
  9. 제 5 항에 있어서,
    사이드월 절연막은 상기 제 1 컨택트홀의 사이드월 및 상기 제 2 컨택트홀의 사이드월에 형성되는 것을 특징으로 하는 반도체장치.
  10. 커패시터가 반도체기판내 한 확산영역에 전기접속되도록 형성되고, 또한 상기 반도체기판 상의 제 1 절연막내에 형성된 제 2 컨택트홀내에 제공된 하부전극, 상기 하부전극 및 상기 제 1 절연막 상에 제공된 용량 절연막, 및 상기 용량 절연막 상에 제공된 다결정 실리콘으로 만든 상부전극을 포함하며, 제 1 컨택트홀은 상기 상부전극을 피복하는 제 2 절연막내에 형성되어, 상기 하부전극의 일부를 노출하고, 상기 제 1 컨택트홀을 통해, 하층의 티탄막으로 이루어진 배리어 금속막을 지나 상기 상부전극에 배선이 접속되는 반도체장치로서,
    상기 제 1 컨택트홀의 폭보다 더 넓은 폭을 갖는 트렌치가 상기 제 1 컨택트홀 아래의 상기 제 1 절연막내에 제공되고 더미 커패시터를 구성하는 다결정 실리콘막이 상기 트렌치내에 형성되는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 반도체기판을 피복하는 상기 제 1 절연막 및 제 2 절연막을 포함하는 절연막에, 깊이가 상기 제 1 컨택트홀과는 다른 제 3 컨택트홀이 상기 반도체기판의 확산영역에 형성되는 것을 특징으로 하는 반도체장치.
  12. 제 10 항에 있어서,
    상기 다결정 실리콘막에 의해 상기 트렌치내에 형성된 다결정 실리콘 영역의 막 두께는 상기 제 1 컨택트홀의 하부에서의 상기 배리어 금속막의 상기 하층 티탄막의 막 두께에 대응하여 설정되는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 다결정 실리콘막은 상기 트렌치내에 완전히 매입되도록 형성되는 것을 특징으로 하는 반도체장치.
  14. 제 12 항에 있어서,
    상기 다결정 실리콘막은 상기 트렌치내에 완전히 매입되지 않고 상기 제 1 컨택트홀은 상기 트렌치의 하부에 거의 도달하도록 제공되는 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서,
    사이드월 절연막은 상기 제 1 컨택트홀 및 상기 제 2 컨택트홀의 사이드월에 형성되는 것을 특징으로 하는 반도체장치.
  16. 반도체기판내에 확산영역을 형성한 후, 도전 플러그를 상기 확산영역에 접속하여 메모리셀 선택용 트랜지스터를 형성하는 단계;
    상기 도전 플러그를 피복하도록 제 1 절연막을 형성한 후, 상기 도전 플러그를 노출하도록 상기 제 1 절연막내에 제 2 컨택트홀을 형성함과 동시에, 상기 플러그를 노출하지 않도록 트렌치를 형성하는 단계;
    상기 제 2 컨택트홀 및 상기 트렌치 내에 동시에 도전막을 형성하여 커패시터의 하부전극 및 더미 커패시터의 하부전극을 형성하는 단계;
    상기 양 전극들을 피복하도록 용량 절연막을 형성한 후, 상기 용량 절연막 상에 다결정 실리콘으로 이루어진 상부전극을 형성하여 커패시터 및 더미 커패시터를 형성하는 단계;
    상기 커패시터의 상기 상부전극을 피복하도록 제 2 절연막을 형성한 후, 상기 더미 커패시터의 상기 상부전극을 노출하도록, 상기 제 2 절연막에 상기 트렌치내에 형성된 상기 용량 절연막에 의해 피복되어 있는 제 2 트렌치보다 폭이 좁은 제 1 컨택트홀을 형성함과 동시에, 상기 제 1 및 제 2 절연막을 포함하는 절연막에 상기 제 1 컨택트홀과 깊이가 다른 제 3 컨택트홀을 형성하는 단계;
    상기 상부전극의 다결정 실리콘에 의해 상기 트렌치내에 형성된 다결정 실리콘 영역의 막 두께에 대응하는 막 두께를 갖는 티탄막이 상기 제 1 컨택트홀의 하부에 형성되도록, 티탄으로 이루어진 하층막을 갖는 배리어 금속막을 형성하는 단계; 및
    상기 배리어 금속막의 상기 하층막의 티탄과 상기 상부전극의 다결정 실리콘을 반응시키는 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 커패시터 형성단계에서, 상기 상부전극은 상기 상부전극의 다결정 실리콘이 상기 트렌치내에 완전히 매입되도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 커패시터 형성단계에서, 상기 상부전극은 상기 상부전극의 다결정 실리콘이 상기 트렌치내에 완전히 매입되지 않도록 형성됨과 동시에, 상기 제 1 컨택트홀은 상기 트렌치의 하부에 도달하도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 16 항에 있어서,
    상기 컨택트홀 형성단계 후, 상기 제 1 사이드월 및 상기 제 3 사이드월 상에 사이드월 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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