KR20020040541A - 반도체장치 및 그 제조방법 - Google Patents

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하마다토모유키
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가나이 쓰토무
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Abstract

본 발명은, 반도체용량 기억장치, 특히 오산화탄탈니오브 유전체막의 구조와 그 형성방법에 관한 것이다. 순(純)오산화탄탈의 비유전율은 형성조건에 따라 수배의 범위로 증대하지만, 그 재현성과 안정성에 문제가 있었다.
층간절연막상에 개구한 심공(深孔)의 내측에 하부전극으로서 Ru 혹은 Pt막을 형성하고 소자간 분리한 후, 오산화탄탈과 오산화니오브의 고용체로 이루어지는 두께 10㎚ 이하의 유전체막을 형성한다(도 1). 이 유전체막은 결정구조가 육방정(六方晶)이며, 비유전율은 오산화니오브량의 증대와 함께 증대하여, 최대 100을 초과한다. 또한, 550℃ ~ 700℃의 열처리로 안정하게 결정화한다.
높은 비유전율은 대용량 고집적의 반도체용량 기억장치에서의 커패시터 구조를 간략화하여, 신뢰성을 향상시킴과 동시에 제조비용을 저감할 수 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은, 오산화탄탈 등의 금속산화물(metal oxide)을 유전체 (dielectr-ics) 로 이용한 커패시터를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)를 시초로 하는 LSI를 갖는 반도체장치에서는, 고집적화에 따라 커패시터 면적이 축소된다. 그래서, 이제까지 커패시터 절연막으로 사용되어 온 실리콘산화물(silicon oxide) 대신에, 비유전율이 수십으로 큰 오산화탄탈(Ta2O5) 등의 금속산화물 유전체를 커패시터 절연막(capacitor dielectric film)에 적용하는 것이 검토되고 있다. 게다가, 최소가공수치가 0.15㎛ 이하가 되는 기가비트(gigabit) 세대의 반도체장치에서는, 예를 들어 비유전율이 큰 금속산화물 유전체를 적용해도, 축적전하량을 한층 증대시키기 위해 심공(深孔)이나 볼록(凸)형의 표면상에, CVD법(화학적 기상성장법)을 이용하여 유전체막을 형성할 필요가 있다.
본 명세서에서는, 오산화탄탈이나 Ta2O5의 표현을 이용하지만, 이것은 반드시 엄밀한 Ta와 O의 정비(定比)조성을 의미하지 않는다. 또한, 탄탈원소의 일부를 니오브 원소로 치환한 탄탈산화물(tantalum oxide)과 니오브산화물(niobium oxide)의 고용체에 대하여 오산화탄탈니오브 혹은 (Ta, Nb)2O5라는 기술을, 혹은 모든 것을 니오브 원소로 치환한 순(純)니오브산화물에 대하여 오산화니오브 혹은 Nb2O5의 기술을 이용한다. 게다가 같은 Ta2O5나 (Ta, Nb)2O5여도, 결정대칭성(Crystal Symmetry) 차이(육방정(hexagonal)이나 사방정(orthorhombic) 등)에 중점을 두어 설명한다.
Ta2O5를 커패시터 절연막으로 갖는 반도체장치에 관해서는, 예를 들면, 1999 Symposium on VLSI Technology, Digest of Technical Papers, p.99-100에 기재되어 있다. 그 비유전율은 25 ~ 30으로 되어 있다. 한편, Ta2O5에는 결정구조가 다른 여러 가지의 다형(polymorph)이 알려져 있다. 이것들에 대해서는, 예를 들면, Journal of Research of the National Bureau of Standards, vol. 72A, p.175-186(1968)에 기재되어 있다. 본 발명의 신규성을 명확하게 하는 것이 중요하므로, 우선, Ta2O5에 알려져 있는 결정구조를 설명하고, 다음에, 결정구조와 비유전율의 관계에 대하여 설명한다.
열역학적(thermodynamic)으로 안정한 상(phase)으로는, L상(혹은 베타상)이라 불리는 저온상과, 그것 보다도 고온에서 안정화되는 H상의 2개가 알려져 있다. 통상 Ta2O5라 하면, 사방정(orthorhombic)으로 이루어지는 L상을 가리킨다. 이것은, 열역학적으로는 약 950℃ ~ 1350℃의 온도범위에서 안정한 상이다. 결정구조로서완전한 L상을 얻는데는, L상과 H상과의 상전이온도인 1350℃ 부근에서 장시간 어닐(anneal)하는 것이 필요하다. H상을, 그 안정온도영역에서 실온까지 급냉(quench)하면, 여러 가지 상이 준안정상(meta-stable phase)으로 동결된다. 그 중 하나에 단사정계(monoclinic system)에 속하는 이른바 H'로 기술되는 상이 있다.
L상 보다도 저온에서 얻어지는 육방정(hexagonal phase)에 대하여 설명한다. 우선, 도 6을 이용하여 L상과 육방정상을 비교한다. 각 다각형(육각형 및 점선으로 나타낸 다각형)은, Ta 원자를 포함하는 Z=0면의 원자배열을 나타내는 배위다면체( coordinated polyhedra) 클러스터이다. 각 다각형의 중심을 탄탈이온이 점유하고, 탄탈이온의 상하석(지면의 상하에 상당한다) 및 정점석(apical site)(지면 내의 다각형의 정점에 상당한다)을 산소이온이 점유한다. 오각형으로 이루어지는 가는 선은 L상에서의 클러스터를, 육각형으로 이루어지는 두꺼운 선은 δ상 등 육방정상의 클러스터를 나타낸다. L상의 클러스터에서는, Ta이온은 산소이온에 의해 면내 5 혹은 4 배위(four-fold-coordinated), 상하로 2배위되며, 각각 pentagonal bi-pyramid 혹은 square bi-pyramid 클러스터를 형성한다. 이것들은 "이상적인 L상"으로 나타나는 단위셀을 가져온다. 그러나 실제로는, 입체장해(steric hindrance)에 의해 글러스터 변형(deform)과 동시에, 특정의 산소석에 부분결손(parcial deficiency)을 도입하므로 대칭성이 저하한다. 그 결과, 실제의 L상의 단위셀은, 도면 중의 "이상적인 L상"을 수평방향으로 11배 한 4㎚로 긴 주기를 갖는다. 한편, 육방정상으로는, 산소석에 총계적으로 공격자(vacancy)를 도입함으로써 입체장해가완화된 결과, 도면에 나타내는 바와 같이 면내에서 에지(edge)를 공유하는 육각형으로 구성되는 hexagonal bi-pyramid 클러스터가 형성된다. 그 중에서도, δ상은 0.4㎚ 이하의 격자정수(lattice constant)를 갖는 "최소의 단위셀"로 구성되는 육방정이다. δ상의 대칭성이 저하하면, 도면에 나타내는 바와 같이, "δ상을 면내에서 2배" 혹은 "δ상을 면내에서배"한 주기를 갖는 유사한 육방정이 얻어진다. 이들, 육방정의 상세한 내용은, 예를 들면, Acta Cryst., vol. 14, p.1278-1281(1961) 및 Japanese Journal of Applied Physics, vol. 6, p.21-34(1967) 및 Sov. Phys. Crystallogr., vol.24, p.537-539(1979) 및 Sov. Phys. Crystallogr., vol.25, p.669-672(1980)에 기재되어 있다.
δ상으로 대표되는 육방정 오산화탄탈은, 실온에서 비정질 탄탈산화물을 가열하거나, 실온에서 탄탈박막이나 탄탈박(箔)(toil)을 산화가열처리하여 얻어진다. 이들 육방정은 저온에서 형성되는 특징에 더하여, 두께가 수십㎚ 정도의 박막의 형태에서, 보다 안정화된다는 특징을 갖는다. 도 6에서 설명한 바와 같이, L상의 결정격자는 한 축방향으로 4㎚의 긴 주기를 갖는다. 따라서, L상 박막에서는, 막두께 방향의 단위셀의 수는, 두께가 40㎚에서 10단위셀, 12㎚에서 3단위셀로 막두께가 작을수록 감소한다. 그 결과, 막두께가 긴 주기의 수배정도(30 - 40㎚)로 감소하면, L상의 결정격자는 불안정해지며, 결정구조는 주기길이가 0.4㎚ 이하로 작은 육방정으로 구조 상전이한다. 그러므로, 저온이며 막두께가 작을수록 육방정 구조가 안정하게 형성된다.
L상과 육방정상(相)을 결정학적으로 구별하여 동정(同定)하는데는 상세한 구조해석이 필요하다. 도 7에, L상과 δ상의 X선 회절도형을 모식적으로 비교하였다. 용이하게 알 수 있는 바와 같이, 특징적인 X선 회절선은, 양상(兩相)에서 거의 같은 회절각과 강도비를 공급한다. 또한, 박막에서는 회절선 강도가 약하기 때문에, L상의 장주기 구조에 고유의 약한 회절선을 귀속시키는 것은 곤란하다. 게다가, 박막이 수십㎚로 작은 다결정체 박막에서는 회절선 폭이 넓어지므로, L상으로 보여지는 주회절선의 분열(예를 들면, 1, 11, 0과 200 및 1, 11, 1과 201)을 찾아내는 것은 어렵다. 결국, X선 회절의 결과로부터, L상과 δ상을 구별하는데는, 격자정수(lattice constant)의 상세한 논의 등이 필요하다. 또한, δ상을 포함하는 육방정으로 단정하기 위해서는, 전자선 회절상 등으로부터, 면내 6회 대칭성(six-fold-symmetry)을 발견하는 것이 가장 바람직하다. 이것은 유사한 육방정에서도 동일하다.
다음에, Ta2O5의 여러 가지의 상(相)과 비유전율과의 관계에 대하여 설명한다.
이미 설명한 바와 같이, Ta2O5라 하면 L상을 의미하고, 그 비유전율은 25 ~ 30으로 하는 것이 타당하다. H상에 관해서는, 실온에서 H'상 등의 준안정상을 추출하기 쉬우므로, 그 비유전율에 대해서는 거의 알려져 있지 않다.
육방정상에 관해서는, 반도체장치로의 응용을 목적으로 하는 박막에 대하여, 몇 개의 보고가 있다. 실리콘질화막 혹은 실리콘 등의 반도체전극상에 형성되는 커패시터 구조를, MIS 커패시터(MIS : 금속-절연체-반도체)라 한다. CVD법으로 실리콘 기판상에 형성한 MIS-Ta2O5막의 결정구조를 X선 구조해석의 결과로부터 δ상으로 해석하고, 그 비유전율을 약 12로 하는 보고가, Extended Abstracts of the 1991 International Conference on Solid State Devices and Materials, p.198-200에 게재되어 있다.
δ상으로 해석하고, 그 비유전율을 40으로 하는 종래예가, 일본특허공개 평 11-16624에 보여진다. 여기서는, 표면을 질화한 다결정 실리콘 전극상에 CVD법으로 MIS-Ta2O5를 형성하고, 순(純)산소 분위기 중에서 700 ~ 900℃의 온도에서 1분간 열처리하였다. 격자정수의 의논 없이 X선 회절결과로부터 δ상(종래예에서는 유사한 육방정도 포함되는 것으로 하고 있다)과 동정(同定)하는 점에서는, 결정구조 해석은 불완전하다고 말할 수 있다.
이상 2개의 종래예를 종합적으로 판단하여, MIS-Ta2O5막을 절연막으로 이용하는 커패시터에서는, CVD법의 조건과 열처리 조건에 따라, 비유전율은 최대 40으로 증대하고, 그 결정상은 δ상으로 추측된다.
이러한 비유전율이 큰 Ta2O5는, Ru나 Pt 등의 귀금속 전극상에 형성한 경우에도 알려져 있다. 이러한 금속전극상에 형성되는 커패시터 구조를, MIM 커패시터(MIM : 금속-절연체-금속)라 한다. 예를 들면, 일본특허공개 평 10-93051에는, Pt상에 스퍼터링법으로 550℃ 이상의 온도에서 형성한 MIM-Ta2O5막은, 비유전율이 75 ~ 80의 높은 값을 나타내는 것으로 기술되어 있다. 또한, X선 회절에서 결정된 결정구조는, 벌크(bulk)재료 보다도 격자정수(lattice constant)가 1 ~ 3% 증대한 육방정 δ상으로 하고 있다. 단, 본 종래예에서는, 이것을 뒷받침하는 상세한 데이터는 개시되어 있지 않다. Ru상에서의 고유전율 MIM-Ta2O5의 형성에 관해서는, Extended Abstracts of the 1997 International Conference on Solid State Devices and Materials, p.36-37에 보고되어 있다. CVD법에서 Ru 및 Pt상에 형성하고 750℃ 이상에서 열처리된 Ta2O5막은, 최대 60의 높은 비유전율을 나타낸다. 결정구조에 관해서는 X선 회절로, c축이 배향한 L상으로 하고 있다. Ru나 Pt상에 형성된 MIM-Ta2O5막이 40 정도의 높은 비유전율을 나타내는 것은, 일본특허공개 평 11-16624에도 기재되어 있다. 결정구조는 X선 회절로, δ상으로 되었다.
MIM-Ta2O5막에 관한 이상 3개의 종래예를 종합적으로 판단하면, 그 비유전율은, 형성 및 열처리 조건에 의존하여, 40 ~ 80으로 큰 값을 나타낸다. 그 결정구조는 δ상인 것으로 추측된다.
Ta2O5에 원소를 첨가하면 비유전율이 증대한다는 보고가 있다. Ta2O5에 TiO2를 8% 첨가하면, 비유전율은 최대이며 126까지 증대한다. Ta2O5의 결정구조는, X선 회절의 결과로부터, 단사정계(monoclinic system)에 속하는 H'라는 것을 알 수 있었다. 단, 이 상을 형성하는데는 1350℃ ~ 1400℃의 온도에서의 열처리가 필요하다. 이 예는, 일본특허공개 평 9-2869에 상세하게 나타나 있다. Ta2O5에 Al2O3를 약 10% 첨가하면 비유전율은 약 40까지 증대한다. 결정상(crystal phase)에 대해서는, X선회절의 결과로부터, Ta2O5형 고용체와 AlTaO4와의 혼합물이 되었다. 단, 이 상(相)을 얻기 위해서는 1400℃의 고온에서의 열처리가 필요하다. 이 예는, 일본특허공개 평 10-182221에 상세하게 나타나 있다.
이상의 고유전율 Ta2O5에 관한 종래예를 이하에 정리한다.
1) MIS-Ta2O5막을 이용하는 커패시터에서는, CVD법 및 열처리의 조건에 의해, 그 비유전율은 최대 40으로 증대한다. 결정상은 δ상으로 전이하면 추측되지만, 명확하게는 동정(同定)되어 있지 않다.
2) MIM-Ta2O5막은, 막형성 및 열처리의 조건에 따라, 비유전율이 40(CVD 형성) ~ 80(스퍼터 형성)으로 크다. 결정구조는 δ상으로 추측되지만, 명확하게는 동정되어 있지 않다.
3) TiO2혹은 Al2O3를 첨가하고, 약 1400℃의 고온에서 열처리한 Ta2O5막은, 비유전율이 최대 126으로 크다. 결정상은, 각각 단사정의 H'상 혹은 혼합체이다.
이상에서 설명한 고유전율 Ta2O5에는 각각 하기와 같은 문제점이 있다.
우선, 실리콘 질화막상에 형성되는 MIS-Ta2O5에서는, 비유전율은 L상의 곡형적인 값 25 보다는 크지만, 40 정도에 머문다. 다음에, Pt상에 스퍼터링법으로 형성되는 Ta2O5에서는, 비유전율은 75 이상으로 크지만, 형성온도가 550℃로 높다. 디바이스 응용을 고려하여, 예를 들면 심공(深孔)의 내벽에 균일하게 Ta2O5막을 형성하는데는 CVD법을 이용하여 500℃ 이하의 온도에서 형성하는 기술이 요구된다. Ru상으로의 고유전율 Ta2O5의 형성에 있어서도, 750℃ 이상의 열처리 온도가 필요하며, 디바이스 프로세스로의 적용을 고려하면, 700℃ 이하로 저감하는 기술이 필요하다. 게다가, 이들 MIM 및 MIS 커패시터의 특성은, 형성조건이나 열처리 조건에 크게 의존하고, 재현성이 부족하다. TiO2나 Al2O3의 첨가에 관해서는, 1400℃의 고온 열처리가 필요하므로, 디바이스 프로세스로의 적용은 불가능하다.
결국, 비유전율이 50 이상으로 큰 Ta2O5를, MIS 및 MIM 커패시터로서, 반도체장치에 적용하는 것이 가능한 기반(基盤)기술은 아직 확립되어 있지 않다. 그 이유는, 왜 Ta2O5의 비유전율은 증대하는 것인가, 고유전율과 결정구조의 관계는 무엇인가, 이것들을 실현하는 구체적 및 최적화 조건은 무엇인가 등이 파악되어 있지 않은 것이 제1 원인이다. 이들 모든 의문에 대하여, 그 기초적 기구를 이해함과 동시에, 그것들을 응용하는 기술을 개발함으로써, 비유전율이 50 이상으로 큰 Ta2O5를 반도체장치의 커패시터 절연막으로 적용하는 것이 가능해진다.
본 발명의 제1 목적은, 육방정으로 이루어지는 비유전율이 50 이상인 MIS 및 MIM 커패시터를 갖는 반도체장치를 제공하는데 있다. 구체적으로는, 이하에 설명하는 바와 같이, 오산화탄탈과 오산화니오브의 고용체를 두께 10㎚ 이하의 유전체막으로 이용함으로써, 이것을 해결하였다. 본 발명의 제2 목적은, 그러한 반도체장치의 제조방법을 제공하는데 있다.
도 1은 본 발명의 실시예 1을 설명하는 공정의 종단면도.
도 2는 본 발명의 실시예 2를 설명하는 공정의 종단면도.
도 3은 본 발명의 실시예 3을 설명하는 공정의 종단면도.
도 4는 본 발명의 실시예 1에서의 (Ta, Nb)2O5고용체 유전체막의 고유전율화를 설명하는 그래프.
도 5는 본 발명의 실시예 3에서의 (Ta, Nb)2O5고용체 유전체막을 커패시터 절연막으로 갖는 반도체 기억장치에 관하여, 그 고(高)용량화를 설명하는 그래프.
도 6은, Ta2O5의 다형(多形)에서의 사방정 L상과 육방정 δ층 및 관련된 육방정에 관하여, 결정격자의 상호관계를 Ta-O 배위다면체(coordinated polyhedra)를 이용하여 비교하는 도면.
도 7은, Ta2O5의 다형에서의 사방정 L상과 육방정 δ층에 관하여, 그 유사성을 설명하는 X선 회절도.
도 8은 막두께가 10㎚ 이하의 MIS- 및 MIM-Ta2O5막의 결정구조가 육방정인 것을 나타내는 도면이며, (a)는, Ru전극상에 형성한 MIM-Ta2O5막에 관하여, 6회 대칭성을 명확히 나타내는 나노(nano)영역 전자선 회절도, (b)는, 질화실리콘막으로 피복한 폴리실리콘 전극상에 형성한 MIS-Ta2O5막에 관하여, 결정구조가 육방정인 것을 나타내는 X선 회절도.
(부호의 설명)
1플러그
2배리어금속
3플러그부 층간절연막
4커패시터부 층간절연막
5하부전극
6(Ta, Nb)2O5고용체 유전체막
7상부전극
21폴리실리콘 플러그
22플러그부 층간절연막
23커패시터부 층간절연막
24폴리실리콘 전극
25질화실리콘막
26(Ta, Nb)2O5고용체 유전체막
27TiN 상부전극
31기판(Si)
32소자분리(SiO2)
33확산층
34워드선(폴리실리콘)
35워드선(WSi2)
36제1 플러그(폴리실리콘)
37배리어층(Si3N4)
38비트선(폴리실리콘)
39비트선(WSi2)
40제2 플러그(폴리실리콘)
41배리어금속
42플러그부 층간절연막(SiO2)
43층간절연막(Si3N4)
44커패시터부 층간절연막(SiO2)
45하부전극
46(Ta, Nb)2O5고용체 유전체막
47상부전극
48배선부 층간절연막(SiO2)
49제2 배선층(W)
상기 Ta2O5커패시터의 과제를 해결하기 위해, 이하에 설명하는 지견(知見)을 찾아내어, 이것을 이용하는 고유전체 커패시터와 그 제조방법을 고안하였다. 상기 제1 목적 중에서, 우선, 가장 기본이 되는 Ta2O5막이 고비유전율화 되는 기구에 대하여 설명한다. 다음에, Nb2O5와 Ta2O5의 고용체, 즉(Ta, Nb)2O5가 유효한 해결수단인 것을 설명한다. 그리고, 상기 제2 목적인, 고비유전율 육방정(Ta, Nb)2O5막을 갖는 커패시터로 구성되는 반도체장치의 제조방법에 대하여 설명한다.
우선, 도 8의 (a)에, Ru 전극상에 CVD법을 이용하여 480℃에서 형성하고, 400℃에서 오존산화한 후, 700℃ 질소 중에서 결정화처리한 비유전율이 50으로 큰 두께 9㎚의 Ta2O5막의 나노(nano)영역 전자선 회절상을 나타낸다. 회절상은 사진에서 관찰된 회절점에서 모식적으로 재기록한 것이다. 흰 동그라미는 Ru막에서의 회절점, 검은 동그라미는 Ta2O5막에서의 회절점을 나타낸다. 양자의 면내에서의 6회 대칭성은 명백하다. 결국, MIM 커패시터에서의 비유전율이 50으로 큰 Ru상의 Ta2O5막의 결정구조는, L상이 아니라, 혼동되지 않는 육방정이다. 이것은 Ru의 (001)면의 6회 대칭성에 의해, 육방정 Ta2O5이 안정화된 결과이다. 육방정 Ta2O5막은, 600℃의 결정화 처리에서도 관찰된다. 단위셀이 가장 작은 δ상으로 해석하면, 격자정수는 a = 0.363㎚, c = 0.389㎚였다. δ상 이외에도 도 6에서 설명한 기저면(basalplane)을 2배 혹은배한 육방정상 혹은 그것들을 더 정수배한 육방정상일 가능성도 있다. Pt상에 형성한 막에서도, 동일하게 하여 이 육방전이 확인되었다. 이 경우에는, Pt의 (111)면의 3회 대칭성에 의해, 육방정 Ta2O5이 안정화된 결과이다. 또한, Pt의 3회 대칭성 및 Ru의 6회 대칭성이 반드시 막의 성장면과 평행하게 있을 필요는 없었다. 결국, 무질서한 방위를 갖는 Pt나 Ru막상에서도 동일하게 6회 대칭성의 Ta2O5가 성장하였다. Pt나 Ru막 표면의 단차 등으로 나타내는 3회 혹은 6회 대칭면에 대하여, 6회 대칭성의 Ta2O5가 성장한 결과였다. 이렇게, 비유전율이 50 이상으로 큰 MIM-Ta2O5의 결정구조가, 처음으로 명확하게 육방정으로 확인되었다.
그리고, 이 육방정 MIM-Ta2O5가 600℃의 저온에서도 결정화한 또 하나의 원인은, 막두께가 10㎚ 이하로 작기 때문에, 장주기 구조의 L상이 불안정하게 된 것이다. 역으로, 열처리 온도가 750℃를 초과하거나 600℃를 밑돌면, 육방정은 불안정해졌다. 형성온도가 500℃를 초과해도 육방정은 불안정해졌다. 또한, 막두께가 20㎚를 초과하거나 5㎚를 밑돌아도, 육방정은 불안정해졌다. 결국, 비유전율이 큰 육방정 MIM-Ta2O5을 안정화시키는 기술을 개발하였다.
다음에, 도 8의 (b)에, 표면을 질화한 폴리실리콘(polysilicon)상에 CVD법을 이용하여 450℃에서 형성하고, 산소중에 750℃에서 산화결정화 처리한 두께 8㎚의 Ta2O5막의 X선 회절도형을 나타낸다. 회절각(횡축 2θ)이 23°, 29° 및 37°부근의 회절선은, L상이면 (001), (1, 11, 0), (1, 11, 1)로, δ상이면 (001), (100),(101)로 귀속된다. L상에 귀속하면, a = 0.61㎚, c = 0.388㎚가 얻어지며, 분체(粉體)의 L상(a = 0.62㎚, c = 0.389㎚)과 비교하여, a축 길이는 1.6% 짧다. 게다가, L상으로 결정하는 것만의 정보, 예를 들면 도 7에서 설명한 바와 같은 회절선의 분열 등은 볼 수 없다. δ상에 귀속하면, a = 0.358㎚, c = 0.389㎚의 격자정수가 얻어지고, 분체의 δ상(a = 0.362㎚, c = 0.388㎚)과 비교하여, a축이 1.1% 짧다. 그러나, 17° 부근에 관찰되는 약한 회절선(검은 동그라미 표시)에 주목하고, 이것이 도 6에서 설명한 δ상의배 주기를 취하는 육방정에 의한다고 생각하면, 17°, 23°, 29° 및 37° 부근의 회절선은, (100), (001), (110), (111)로 귀속된다. 이때, a축 길이로서 0.620㎚가 얻어지고, 보고되어 있는 값(0.617㎚에서 0.620㎚)과, 잘 일치한다. 이 육방정 MIS-Ta2O5의 결정화는 700℃의 저온에서도 관찰되었다. 그리고, 이들 MIS-Ta2O5막은, 60 ~ 70의 큰 비유전율을 나타내었다. 결국, 산소 중 700℃ ~ 750℃에서 산화 결정화 처리한 비유전율이 60 이상으로 큰 두께 8㎚의 MIS-Ta2O5의 결정구조는, 분명히 육방전인 것을, 처음으로 격자정수로부터 명확하게 발견하였다.
그리고, 이 육방정 MIS-Ta2O5가 700℃의 저온에서도 결정화한 또 하나의 원인은, 막두께가 10㎚ 이하로 작고 장주기 구조의 L상이 불안정하게 된 것이다. 역으로, 열처리 온도가 750℃를 초과하거나 700℃를 밑돌면, 육방정은 불안정해졌다. 형성온도가 500℃를 초과해도 육방정은 불안정해졌다. 또한, 막두께가 20㎚를 초과하거나, 5㎚를 밑돌아도, 육방정은 불안정해졌다. 결국, 비유전율이 큰 육방정MIS-Ta2O5를 안정화시키는 기술을 개발하였다.
이상, MIS와 MIM의 쌍방에서 설명한 바와 같이, Ta2O5의 비유전율이 50 이상으로 증대하는 요인이, 육방정 구조에 있는 것을 처음으로 명확히 발견하였다. 동시에, 그것들의 형성기술을 개발하였다. 그래서, 본 발명에서는, 이 비유전율이 큰 육방정 Ta2O5를 결정학적으로 한층 안정화시키는 방법과, 비유전율을 한층 증대시키는 방법을 고안하였다. 이 방법이 이하에 설명하는 오산화니오브와 오산화탄탈의 고용체 유전체막이다.
Nb2O5는 Ta2O5의 동속화합물(homologous compound)이다. Nb2O5에서도, Ta2O5와 마찬가지로, 장주기 구조가 알려져 있다. Powder Diffraction, vol. 1, p.342(1986)에 기술되어 있는 바와 같이, 2개의 결정축 길이는 2㎚로 크다. 한편, 육방정상이 존재하는 것도 알려져 있다. 이것에 대해서는, Japanese Journal of Applied Physics, vol. 2, p.156-174(1963)에 상세하게 기술되어 있다. 결국, Ta2O5와 동일하게 막두께를 작게하면, 장주기 구조는 불안정해 지고 격자가 작은 육방정 구조가 안정화된다. 그래서, 오산화탄탈에 오산화니오브를 고용시킴으로써, 육방정 구조가 보다 안정화된다고 생각하였다. 실제, 펜타에톡시탄탈(pentaethoxytantalum )과 펜타에톡시니오브(pentaethoxyniobium)를 원료로 하여, 두께 10㎚의 오산화탄탈과 오산화니오브의 전고용체막(whole range of solid solution)을 CVD법으로 형성하는 것이 가능하였다. MIS와 MIM의 커패시터 구조에 의하지 않고, 또, (Ta,Nb)2O5의 고용체 조성에 의하지 않고, 면내의 격자정수는 0.36㎚(δ상을 가정하여) 혹은 그 정수배 주기, 혹은 0.36㎚를배 한 0.63㎚ 혹은 그 정수배 주기로 나타낼 수 있었다. 이것은, 도 6에서 설명한 육방정 격자의 상관과 동일하다.
또한, 도 4에 나타내는 바와 같이, 분극율(polarizabillity)에서 비유전율을 예측 계산한 결과, 육방정 δ상의 비유전율은, Ta2O5에서 Nb2O5로 조성이 변화함에 따라, 62 ~ 123으로 2배로 증대하는 것을 알 수 있었다. 그래서, CVD법을 이용하여 형성온도 460℃, 열처리 온도 600℃로, 막두께가 9㎚의 (Ta, Nb)2O5고용체 박막으로 이루어지는 MIM 커패시터를 형성하고, 그 비유전율의 변화를 조사하였다. 결과를 도 4에 모두 나타내었다. 계산결과로부터 예상되는 바와 같이, 박막의 비유전율은 60 ~ 100까지 증대하였다. 동일한 비유전율의 증대는, MIS 커패시터에서도 확인되었다.
마지막으로, CVD 원료중의 불순물에 대하여 기술한다. Ta2O5와 Nb2O5의 고용체에서는, Nb 치환량의 증대에 따라 비유전율은 증대한다. 한편, 현재, Ta2O5유전체막은 펜타에톡시탄탈을 원료로 하여 이용하는 CVD법으로 형성되지만, 그 원료 중의 Nb 불순물량의 저감에 노력과 비용이 든다. 그러나, 전기 특성적인 관점에서는, 원료중의 Nb 불순물을 유전체막에 혼입해도, 어떠한 부(負)의 효과도 발생하지 않는다. 결국, 펜타에톡시탄탈 중의 니오브 불순물을 저감하기 위해 비용을 들일 필요는 없다. 역으로, 펜타에톡시니오브 중의 탄탈 불순물을 저감하기 위해 비용을들일 필요도 없다. 반도체장치의 제조 프로세스에서의 오염관리, 원료의 제조 프로세스에서의 순도관리 등 실용적 레벨에서, 펜타에톡시탄탈 CVD 원료중으로의 1% 이하의 Nb 불순물 및 펜타에톡시니오브 CVD 원료 중으로의 1%이하의 Ta 불순물의 혼입은 충분히 허용된다.
이상 기술한 바와 같이, (Ta, Nb)2O5고용체의 특징은, (1) 고용의 원리가 육방정의 안정화에 있고, (2) 막두께를 10㎚ 이하로 작게 함으로써, 주기구조가 작은 육방정이 한층 안정화되며, (3) 결정구조는 Ta2O5와 같은 육방정을 유지하면서, 결정 내부의 분극율을 증대시킴으로써 최대 비유전율을 2배까지 증대할 수 있고, (4) Ta2O5와 동일한 CVD 원료인 펜타에톡시니오브를 원료로 하여 이용할 수 있으므로, Ta2O5의 현행 프로세스에 큰 변경을 가하지 않고 고용체 프로세스로 이행할 수 있으며, (5) 종래예에서 설명한 Al이나 Ti에서 필요한 1400℃의 온도처리가 불필요하고, (6) CVD 원료에서는 Ta와 Nb는 서로 상대를 불순물로 포함하기 쉽다. 그러나, 고용체는 커패시터 유전체막의 특성에 부(負)의 효과를 주지 않으므로, 서로 미량 불순물로 포함되어도 문제없다는 것 등이다.
다음에, 본 발명의 제2 목적인, 고비유전율 육방정(Ta, Nb)2O5고용체막을 갖는 MIM 커패시터의 제조방법에 대하여 설명한다. 물론, MIS-(Ta, Nb)2O5커패시터에서도 동일하게 고비유전율화는 가능하지만, 증대효과가 현저한 MIM 커패시터에 대하여 설명한다.
여기서는, 커패시터를 형성하기 이전의 공정에 대해서는, 상세한 설명을 생략한다. 결국, MOS 트랜지스터를 형성하고, 그 소스 및 드레인에서 전기적으로 접속되는 플러그를 형성하고, 그리고 평탄화하기까지의 공정에 대해서는, 상세한 설명을 생략한다. 플러그는 평탄화된 실리콘산화막 표면에 개구부를 가지며, 그 개구부는 Pt나 Ru 등의 귀금속 전극 혹은 TiN, Si 첨가 TiN, Al 첨가 TiN, TaN, Si 첨가 TaN 등의 배리어금속으로 구성된다. 이 플러그 개구부를 갖는 평탄화 표면상에, 에칭 스토퍼로서 질화실리콘막을 형성한 후, 두께 1미크론에서 2 미크론의 층간절연막(Sio2)을 퇴적한다. 이 층간 절연막 중에 질화실리콘막을 관통하여 플러그 개구부와 접속하도록, 오목(凹)형의 깊은 홀(hole)을 형성한다. 홀의 형상에 제약은 없지만, 홀의 내측 표면적이 클수록 커패시터 용량은 증대한다. 이하의 설명에서는, 홀 내측에만 커패시터 절연막을 형성하는 구조를 받아들이지만, 홀 외측의 일부 혹은 전부에도 커패시터를 형성하는 구조여도, 아무런 문제는 없다.
오목(凹)형의 홀을 형성한 층간절연막상에, CVD법을 이용하여 두께 수십㎚의 Ru 혹은 Pt전극을 형성한다. 다음에, 에치백 등의 수법을 이용하여 개구 평탄부의 막만을 제거하고, 인접하는 커패시터간을 전기적으로 분리한다. 여기서, 이후의 공정에서의 전극의 열변형을 억제하기 위해, 전극을 불활성 가스 분위기 중에서 예를 들면 500℃ ~ 700℃의 온도에서 열처리해도 된다. 이 전극상에, CVD법을 이용하여 두께 10㎚ 이하의 (Ta, Nb)2O5고용체 유전체막을 형성한다. CVD 원료로서는, 펜타에톡시탄탈과 펜타에톡시니오브의 독립 2계총 혹은 임의조성의 펜타에톡시탄탈과펜타에톡시니오브의 혼합원료를 이용하였다. 형성온도는 500℃ 이하인 것이 필요하다. 왜냐하면, 오목형 홀 내면에 균일하게 (Ta, Nb)2O5유전체막을 형성하는 것에 더하여, 육방정 구조의 안정화를 도모하기 위해, 그리고 막형성 중에 전극표면이 산화되어 요철(凹凸)화되는 것을 억제하기 위해서이다. 다음에, 550℃ 이상 700℃ 이하의 온도에서 (Ta, Nb)2O5막을 열처리한다. Nb를 첨가한 고용체는 순 Ta2O5와 비교하여, 결정화에 필요한 온도는 50℃ 낮다. MIS 커패시터에서는, 이 열처리 온도영역은, 650℃ ~ 750℃와 MIM에서 필요한 결정화 온도 보다도 높다. 왜냐하면, Pt나 Ru 전극상에서는, 전극의 3회 혹은 6회 대칭면의 영향을 받아, 고비유전율 육방정이 보다 저온에서 결정화되기 때문이다. 이 온도를 초과하면 육방정이 불안정해 지며, 밑돌면 육방정이 충분히 결정화되지 않는다. 이 이후의 상부전극, 층간절연막, 배선층의 형성 등은, 본 발명에서는 본질적이지 않으므로 생략한다.
이하에 구체적인 실시예를 들어, 본 발명의 유효성을 설명한다.
(발명의 실시형태)
<실시예 1>
실시예 1을 도 1에서 설명한다. 이것은, Pt 혹은 Ru 전극을 하부전극에 이용하는 MIM 커패시터로서, 비유전율이 50 이상 큰(Ta, Nb)2O5고용체 유전체막을 이용하여 커패시터를 형성하는 공정이다. 고용체 유전체막은 CVD법에 의해 형성하고, 펜타에톡시탄탈과 펜타에톡시니오브를 독립적으로 공급하여, 고용체 조성을 변화시켰다. 여기에서는, 이하에 설명하는 매립플러그를 형성하기 이전의 공정에 대해서는 생략한다.
우선, 적층하는 플러그(1)와 Al 첨가 TiN 배리어금속(barrier metal)(2) 및 SiO2로 이루어지는 플러그부 층간절연막(3)상에, 막두께 1500㎚의 SiO2로 이루어지는 커패시터부 층간절연막(4)을, 모노실란 가스를 원료로 하는 플라즈마 CVD법에 의해 퇴적하였다. 그 후, W막을 스퍼터링법으로 형성한 후, 레지스트를 도포하여 주지의 포토리소그라피법에 의해 W 마스크를 가공하고, 드라이에칭법에 의해 커패시터부 층간절연막(4)을 배리어금속(2)의 표면까지 가공하여, 하부전극(5)을 형성하는 심공(深孔)을 형성하였다.
그 후, 막두께 25㎚의 하부전극(5)을 화학적 기상성장법에 의해 퇴적하였다. 하부전극으로서는, Ru 및 Pt를 이용하였다. Ru전극은, 유기금속착체 Ru(C2H5C2H4) (비스에틸시클로펜타디에닐루테늄)을 (C2H4)2O(테트라히드로퓨란)에 0.1mol/l의 농도로 용해한 용액을 액체반송하는 CVD 기술을 이용하여 형성하였다. 기판과 대면하는 샤워헤드 내에서, 액체원료를 산소가스 및 질소가스와 혼합하여, 기판에 뿜어서 부착시켰다. 형성온도는 290℃, 압력은 5Torr이다. Pt전극은, 유기금속착체 CH3C2H4Pt(CH3)3(메틸시클로펜타디에닐트리메틸백금)를 (C2H4)2O(테트라히드로퓨란)에 0.1mol/l의 농도로 용해한 용액을 액체반송하는 CVD 기술을 이용하여 형성하였다. 산소가스와 질소가스를 7대 1의 비율로 혼합하고, 기판과 대면하는 샤워헤드 내에서 이 가스를 액체원료와 혼합하여 기판에 뿜어서 부착시켰다. 형성온도는 250℃, 압력이 5Torr이다.
그 후, (Ta, Nb)2O5고용체 유전체막(6)을 화학적 기상성장법에 의해 형성하였다. 전구체로서 펜타에톡시탄탈[Ta (OC2H5)5] 및 펜타에톡시니오브[Nb (OC2H5)5]를 이용하여, 각 원료를 독립적으로 공급하고, 그 공급량을 매스플로우 컨트롤러(mass-flow meter)로 제어하여 임의 조성의 (Ta1-XNbX)2O5고용체 박막을 형성하였다. 그 이외의 형성조건은, 0.5Torr의 N2/O2혼합가스 중(압력비 N2/O2= 2/1), 기판온도 460℃, 막두께 9㎚였다. 고용체 유전체막의 결정화를 추진시키기 위해, 질소기류 중 650℃에서 2분간, 산소기류 중 600℃에서 1분간 열처리하였다. 이어서, 하부전극과 같은 재료로 이루어지는 Ru 혹은 Pt의 상부전극(7)을, 하부전극과 동일하게 하여 형성하였다.
여기서는, 배리어금속으로서 Al 첨가 TiN, 상하전극으로서 Ru 및 Pt 금속을 이용한 반도체장치의 제작공정예를 나타내었다. 그러나, 재료의 선택폭은 넓고, Al 첨가 TiN 대신에, 순(純) TiN, TaN, Si를 첨가한 TaN 등을 이용해도 동일한 효과를 얻을 수 있다. 상부전극에는 물론, CVD법으로 형성한 TiN을 이용해도 문제없다.
<실시예 2>
실시예 2를 도 2에서 설명한다. 이것은, 실리콘 질화막으로 피복한 폴리실리콘 전극을 이용하는 MIS 커패시터에, Ta2O5혹은 Nb2O5유전체막을 이용하여 커패시터를 형성하는 공정이다.
우선, 폴리시리콘 플러그(21) 및 SiO2로 이루어지는 플러그부층간절연막(22)상에, 막두께 2000㎚의 SiO2로 이루어지는 커패시터부 층간절연막(23)을, 모노실란 가스를 원료로 하는 플라즈마 CVD법에 의해 퇴적하였다. 그 후, W막을 스퍼터링법으로 형성한 후, 레지스트를 도포하여 주지의 포토리소그라피법에 의해 W 마스크를 가공하고, 드라이에칭법에 의해 커패시터부 층간절연막(23)을 폴리실리콘 플러그(21)의 표면까지 가공하여, 하부 폴리실리콘 전극(24)을 형성하는 심공을 형성하였다.
다음에, 두께 20㎚의 도전성 비정질 실리콘층을 심공의 내면 및 커패시터부 층간절연막(23)의 상면에 걸쳐 형성하고, 리소그라피 및 에칭 프로세스에 의해 커패시터부 층간절연막 상면의 비정질 실리콘층을 제거하여, 심공의 내면에만 비정질 실리콘층을 남긴다. 심공 내표면에 실리콘이 시드(seed)된 후, 630℃에서 열처리하여 결정화함과 동시에 표면을 요철(凹凸)화하여 폴리실리콘 전극(24)을 형성한다. 이 표면에 PH3를 이용하여 P를 도프한 후 NH3열처리하여 표면에 질화실리콘막(25)을 형성하였다.
그 후, Ta2O5혹은 Nb2O5유전체막(26)을 화학적 기상성장법에 의해 형성하였다. 전구체로서 펜타에톡시탄탈[Ta (OC2H5)5] 혹은 펜타에톡시니오브[Nb (OC2H5)5]를 이용하여, 0.5Torr의 N2/O2혼합가스 중(압력비 N2/O5= 2/1), 기판온도 460℃, 막두께 8㎚의 조건에서 Ta2O5막 혹은 Nb2O5막을 형성하였다. 유전체막의 결정화를 추진시키기 위해, 산소기류 중 750℃에서 2분간, 열처리하였다. 이어서, TiN상부전극(27)을 CVD법으로 형성하였다.
유전체막의 특성지침이 되는 환산막두께(실리콘 산화막 두께로 환산한 비유전율)는, Ta2O5유전체 MIS-커패시터에서 3.1㎚, Nb2O5유전체 커패시터에서 2.9㎚ 였다. 이 값에는 Ta2O5혹은 Nb2O5유전체와 질화실리콘 전극계면의 저유전율층에 의한 용량이 포함된다. 따라서, 양(兩) 환산막 두께의 차로부터 유추하여, Ta2O5유전체가 L상이며 그 비유전율이 30 정도이면, Nb2O5의 비유전율은 37로 계산된다. Ta2O5유전체가 육방정상이며 그 비유전율이 60이면, Nb2O5의 비유전율은 99, 불완전한 육방정상이며, 40이면 54로 계산된다. 막두께가 육방정 Ta2O5의 안정영역에 있으므로, Nb2O5의 비유전율이 50 이상인 것은 분명하다.
이와 같이, Nb2O5에서의 비유전율의 증대가 확인되었다.
<실시예 3>
실시예 3을 도 3에서 설명한다. 이것은, (Ta, Nb)2O5고용체 유전체막을 커패시터 절연막으로 이용하는 MIM 커패시터를 갖는 반도체 기억장치를 형성하는 공정이다. (Ta, Nb)2O5고용체 유전체막을 CVD법으로 형성할 때에, 펜타에톡시탄탈과 펜타에톡시니오브 원료를 혼합하여 단일원료로 공급하고, 어떤 조성의 고용체막을 형성하는 특징을 갖는다.
Si기판(31)에, 열산화에 의한 소자분리(32)와 이온도핑에 의한 확산층(33)을형성하고, 그 위에 폴리실리콘과 WSi2의 적층으로 이루어지는 워드선(34, 35)을 형성하였다. 그 후, Si3N4로 이루어지는 배리어층(37)상에 폴리실리콘과 WSi2의 적층으로 이루어지는 비트선(38, 39)을 형성하였다. 또한, SiO2로 이루어지는 플러그부 층간절연막(42) 내에, 폴리실리콘으로 이루어지는 제1 플러그(36)와, 폴리실리콘으로 이루어지는 제2 플러그(40)와, TaN으로 이루어지는 배리어금속(41)을 형성하였다. 이들 적층플러그에 의해, 트랜지스터의 확산층(33)과 커패시터의 하부전극(45)을 전기적으로 접속한다. 이제까지의 공정에서, 커패시터를 형성하는 전공정과 평탄화가 완료하였다.
다음에, Si3N4로 이루어지는 층간절연막(43)에 이어서, 막두께 1500㎚의 SiO2로 이루어지는 커패시터부 층간절연막(44)을, 모노실란 가스를 원료로 하는 플라즈마 CVD법에 의해 퇴적하였다. 그 후, W막을 스퍼터링법으로 형성한 후, 레지스트를 도포하여 주지의 포토리소그라피법에 의해 W 마스크를 가공하고, 드라이에칭법에 의해 커패시터부 층간절연막(44)을 배리어금속(41)의 표면까지 가공하여, 하부전극(45)을 형성하는 심공을 형성하였다. 또한, 홀의 가공형상은, 개구부가 타원통형이 되도록 하였다.
그 후, 막두께 20㎚의 하부 Ru전극(45)을 화학적 기상 성장법에 의해 퇴적하였다. 하부 Ru전극은, 유기 금속착체 Ru(C2H5C2H4)(비스에틸시클로펜타디에닐루테늄)를 (C2H4)2O(테트라히드로퓨란)에 0.1mol/1의 농도로 용해한 용액을 액체반송하는CVD 기술을 이용하여 형성하였다. 기판과 대면하는 샤워헤드 내에서, 액체원료를 산소가스 및 질소가스와 혼합하고, 기판에 뿜어서 부착하였다. 형성온도는 290℃, 압력은 5Torr이다.
그 후, (Ta, Nb)2O5고용체 유전체막(46)을 화학적 기상 성장법에 의해 형성하였다. 전구체로서 펜타에톡시탄탈[Ta (OC2H5)5] 및 펜타에톡시니오브[Nb (OC2H5)5]의 혼합원료를 이용하였다. 조성은, (Ta1-XNbX)2O5를 이용하고, x = 0, 0.01, 0.1, 0.3, 0.5, 0.7, 0.9, 0.99, 1이다. 혼합원료의 공급량을 매스플로우 컨트롤러로 제어하여, 각 조성의 (Ta, Nb)2O5고용체 유전체막을 형성하였다. 그 이외의 형성조건은, 0.5Torr의 N2/O2혼합가스 중(압력비 N2/O2= 2/1), 기판온도 460℃, 막두께 9㎚였다. 고용체 유전체막의 결정화를 추진시키기 위해, 질소기류 중 650℃에서 2분간, 산소기류 중 600℃에서 1분간 열처리하였다.
계속하여, Ru로 이루어지는 상부전극(47)을, 하부전극과 동일하게 하여 형성하였다. 커패시터의 상부에 SiO2로 이루어지는 배선부 층간절연막(48)과, W로 이루어지는 제2 배선층(49)을 형성하였다.
도 5에, 커패시터 용량의 변화를 나타내었다. 고용체막 중의 니오브 함유량의 증대와 함께 커패시터 용량은 증대하고, 탄탈을 포함하지 않는 순(純)오산화니오브에서 최대 2배까지 증대하였다. 또한, 순오산화탄탈 혹은 순오산화니오브에서 1% 정도의 고용범위 내에서 현저한 변화는 불 수 없다. 결국, 상호 불순물로 포함되어도 영향을 미치지 않는다. 이 용량기억소자의 메모리 동작을 확인한 바, 소망의 특성이 얻어지는 것을 확인하였다.
여기서는, 배리어금속으로서 TaN, 상하전극으로서 Ru금속을 이용한 반도체장치의 제조공정예를 나타내었다. 그러나, 재료의 선택폭은 넓고, TaN 대신에 Si를 첨가한 TaN, TiN, Al을 첨가한 TiN 등을 이용해도 동일한 효과를 얻을 수 있다. 하부전극에는 물론, CVD법으로 형성한 Pt를 이용해도 문제없다. 상부전극에 관해서는, Pt나 Ru 이외에 TiN을 이용해도 같은 효과를 얻을 수 있다.
본 발명에 의하면, 비유전율이 50에서 최대 100으로 큰 Ta2O5와 Nb2O5의 고용체를, 안정하게 재현성 좋게 커패시터의 유전체막으로 적용하는 것이 가능해진다. 이것에 의해, 신호량을 증대시켜 디바이스 동작의 신뢰성을 향상시키는 것이 가능하다. 혹은, 커패시터 높이를 저감하여 프로세스 부하를 저감할 수 있다. 또한, 고유전율의 기원인 육방정 구조가 600℃의 온도에서 결정화하므로, 형성온도가 저온화 되어, 트랜지스터 특성의 열화를 억제할 수 있다. 즉, 반도체 용량소자의 미세화에 의한 고집적화, 공정 간략화 및 고신뢰화에 의한 수율의 향상 등을 실현할 수 있다.

Claims (27)

  1. 커패시터를 갖는 반도체장치에 있어서,
    상기 커패시터는, 하부전극 및 상부전극과 상기 각 전극간에 설치된 유전체막을 가지며,
    상기 유전체막이, 오산화탄탈과 오산화니오브의 고용체로 이루어지는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 유전체막이, 비유전율이 50 이상이며 두께가 10㎚ 이하의 막인 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 유전체막이, 육방정 결정구조를 갖는 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.36㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  5. 제 3항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.63㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 하부전극이, 백금 및 루테늄(ruthenium) 중에서 선택된 적어도 1종으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  7. 반도체기판과,
    상기 반도체기판의 주표면에 형성된 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 소스영역 또는 드레인영역과 전기적으로 접속된 플러그와,
    상기 플러그상에 설치된 층간절연막과,
    상기 층간절연막 내에 설치된 오목(凹)형의 홀과,
    상기 오목형의 홀 내에 형성된 커패시터를 가지며,
    상기 커패시터가
    상기 오목형 홀의 적어도 내측 측면 및 저면상에 형성되고, 또, 상기 플러그와 전기적으로 접속된 하부전극과,
    상기 하부전극상에 설치된 오산화탄탈과 오산화니오브의 고용체로 이루어지는 유전체막과,
    상기 유전체막상에 설치된 상부전극으로 이루어지는 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 유전체막이, 비유전율이 50 이상이고 두께가 10㎚ 이하의 막인 것을 특징으로 하는 반도체장치.
  9. 제 8항에 있어서,
    상기 유전체막이, 육방정 결정구조를 갖는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.36㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  11. 제 9항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.63㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  12. 제 7항에 있어서,
    상기 하부전극이, 백금 및 루테늄 중에서 선택된 적어도 1종류로 구성되어 있는 것을 특징으로 하는 반도체장치.
  13. 커패시터를 갖는 반도체장치에 있어서,
    상기 커패시터는, 하부전극 및 상부전극과 상기 각 전극간에 설치된 유전체막을 가지며,
    상기 유전체막이, 오산화탄탈니오브로 이루어지는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 유전체막이, 비유전율이 50 이상이며 두께가 10㎚ 이하의 막인 것을 특징으로 하는 반도체장치.
  15. 제 14항에 있어서,
    상기 유전체막이, 육방정 결정구조(hexagonal crystal structure)를 갖는 것을 특징으로 하는 반도체장치.
  16. 제 15항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.36㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  17. 제 15항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.63㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  18. 제 13항에 있어서,
    상기 하부전극이, 백금 및 루테늄 중에서 선택된 적어도 1종으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  19. 반도체기판과,
    상기 반도체기판의 주표면에 형성된 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 소스영역 또는 드레인영역과 전기적으로 접속된 플러그와,
    상기 플러그상에 설치된 층간절연막과,
    상기 층간절연막 내에 설치된 오목형의 홀과,
    상기 오목형의 홀 내에 형성된 커패시터를 가지며,
    상기 커패시터가,
    상기 오목형 홀의 적어도 내측 측면 및 저면상에 형성되고, 또, 상기 플러그와 전기적으로 접속된 하부전극과,
    상기 하부전극상에 설치된 오산화탄탈니오브로 이루어지는 유전체막과,
    상기 유전체막상에 설치된 상부전극으로 이루어지는 것을 특징으로 하는 반도체장치.
  20. 제 19항에 있어서,
    상기 유전체막이, 비유전율이 50 이상이며 두께가 10㎚ 이하의 막인 것을 특징으로 하는 반도체장치.
  21. 제 20항에 있어서,
    상기 유전체막이, 육방정 결정구조를 갖는 것을 특징으로 하는 반도체장치.
  22. 제 21항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.36㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  23. 제 21항에 있어서,
    상기 육방정 결정구조가, 기저면 내에서 0.63㎚ 혹은 그 정수배 주기인 것을 특징으로 하는 반도체장치.
  24. 제 19항에 있어서,
    상기 하부전극이, 백금 및 루테늄 중에서 선택된 적어도 1종으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  25. 층간절연막 내에 오목형의 홀을 설치하는 공정과,
    상기 오목형 홀의 적어도 내측 측면 및 저면상에 하부전극을 형성하는 공정과, 상기 하부전극상에, 두께가 10㎚ 이하의 오산화탄탈과 오산화니오브의 고용체로 이루어지는 유전체막을, 펜타에톡시탄탈(pentaethoxytantalum)과 펜타에톡시니오브(pentaethoxyniobium)의 혼합원료를 이용하는 화학적 기상성장법에 의해 형성하는 공정과,
    상기 유전체막상에 상부 전극을 형성하는 공정을 가지며,
    상기 하부전극, 상기 유전체막 및 상기 상부전극에 의해 커패시터를 구성하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 25항에 있어서,
    상기 하부전극을 형성하는 공정을, 비스에틸시클로펜타디에닐루테늄(bis (ethylcyclopentadienyl)ruthenium)을 테트라히드로퓨란(tetrahydrofuran)에 0.1 mol/l의 농도로 용해한 용액을 액체반송하는 화학적 기상성장법에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 25항에 있어서,
    상기 하부전극을 형성하는 공정을, 메틸시클로펜타디에닐트리메틸 백금((methylcyclopentadienyl)trimethylplatinum)을 테트라히드로퓨란에 0.1 mol/l의 농도로 용해한 용액을 액체반송하는 화학적 기상성장법에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
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