KR20010029835A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR20010029835A
KR20010029835A KR1020000035010A KR20000035010A KR20010029835A KR 20010029835 A KR20010029835 A KR 20010029835A KR 1020000035010 A KR1020000035010 A KR 1020000035010A KR 20000035010 A KR20000035010 A KR 20000035010A KR 20010029835 A KR20010029835 A KR 20010029835A
Authority
KR
South Korea
Prior art keywords
line
sub
bit lines
lines
bit line
Prior art date
Application number
KR1020000035010A
Other languages
English (en)
Inventor
스즈끼준이찌
야마자끼가즈유끼
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20010029835A publication Critical patent/KR20010029835A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

Landscapes

  • Read Only Memory (AREA)

Abstract

고집적의 반도체 기억 장치는 고속 억세스를 수행할 수 있다. 반도체 기억 장치는 하나의 콘택이 주 비트 라인과 접속되게 하고, 4개의 서브 비트 라인이 4개의 뱅크 선택 트랜지스터를 통하여 접속되게 하고, 하나의 콘택이 가상 GND 라인에 접속되며, 2개의 서브 비트 라인이 2개의 뱅크 선택 트랜지스터를 통하여 접속되도록 구성된다. 각각의 서브 비트 라인들은 6개의 뱅크 선택 라인에 입력된 신호와 병렬로 배열되고, 주 비트 라인과도 병렬로 배열된다. 2개의 가상 GND 라인은 주 비트 라인의 좌우측에 배열된다. 메모리 셀 트랜지스터는 2개의 가상 GND 라인의 레벨의 결합에 따라 선택될 수 있다. 이는 뱅크 선택 라인을 감소시킬 수 있고, 셀 어레이가 비트 방향으로 짧아지며, 셀 어레이 영역이 감소되게 한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 보다 높은 집적도와 고속 동작을 갖는 마스크 ROM(mask read only memory) 등과 같은 반도체 기억 장치에 관한 것이다. 보다 구체적으로, 본 발명은 고집적 및 고속 억세스를 가진 대용량 마스크 ROM를 구현하기 위해 메인/서브 비트 라인 구성과 가상 GND 시스템이 채택된다는 사실로 인해 복수개의 메모리 셀 트랜지스터(Tr)가 하나의 비트 콘택마다 접속되는 마스크 ROM을 위한 반도체 기억 장치에 관한 것이다.
우선, 반도체 기억 장치는 다양한 종류의 분야, 예를 들면 마스크 ROM에 적용된다. 마스크 ROM의 기억 용량은 해마다 증가한다. 현재로서는, 256 Mbit의 마스크 ROM이 통상적으로 대량으로 생산된다.
NOR형 메모리 셀의 워드 방향의 단위 셀 크기는 서브 비트 라인의 배선 피치와 주 비트 라인의 레이아웃 피치에 따라 결정된다. 이들 명세는 주로 리소그라피, 에칭등과 같은 공정 기술에 사용되기 때문에, 회로를 감소시키기는 어렵다. 한편, 비트 라인 방향의 단위 셀 사이즈는 각 아이템 (A), (B) 및 (C)에 따라 결정된다.
(A) : 워드 선택 라인의 배선 피치
(B) : 하나의 비트 콘택 마다 접속된 메모리 셀의 단 수
(C) : 워드 선택 라인 이외의 선택 라인의 개수
아이템 (A)에 관련해서는, 워드 선택 라인을 구성하는 다결정 Si의 에칭 정밀도에 의해 결정되기 때문에, 프로세스에 기인한다. 그러나, 아이템 (B)에 관련해서는, 셀 선택시에 센스 앰프로부터 '주 비트 라인'으로 '서브 비트 라인'으로 '메모리 셀'로 '서브 비트 라인'으로 '뱅크 선택 트랜지스터'로 '가상 GND 라인'까지 도달하는 전류 경로 중의 저항값에 기인한다. 또한, 아이템 (C)에 관련해서는, 매 비트 콘택 당 뱅크 선태 ㄱ라인의 개수에 기인한다. 이러한 이유로, 뱅크 선택 라인 및/또는 뱅크 선택 트랜지스터를 포함하는 메모리 셀 어레이의 구성에 기인한다는 사실로 인해 감소를 실현할 수 있다.
전술된 아이템 (C)에 관련하여, 도 1은 종래예 1을 나타내고, 도 2는 종래예 2를 나타낸다(도 1과 도 2는 확산층과, 뱅크 선택 트랜지스터만을 나타낸다). 이 종래예 1에 관련하여, 일본 특허 출원 공개 번호 평3-142877호에는 하나의 비트 콘택마다의 4개의 선택 신호 라인에 따라 뱅크 로우를 선택할 수 있는 메모리 셀을 개시하고 있다. 이 경우, 센스 앰프가 충전하는 확산층은 디지트 콘택의 메모리 셀 어레이 상하부 내에 있는 선택측의 일면이다. 더욱이, 도 3과 도 4는 종래예 1과 종래예 2의 확산층의 용량을 설명하기 위한 도면이다.
도 1과 도 3은 종래예 1의 마스크 ROM의 플랫(flat)형 셀을 나타낸다. 이 마스크 ROM의 플랫형 셀은 특성을 중시하여 충전되어야 할 부분을 감소시켜야 하는 종래의 구성예이다. 도 2와 도 4는 칩 사이즈를 중시하는 종래 셀 구성인 종래예 2를 나타낸다. 이들 종래예의 내용은 본 발명의 실시예와 비교하여 상세히 기술된다.
게다가, 본 발명과 기술 분야가 유사한 종래예 3인 일본 특허 출원 공개 번호 평4-305973호는 "반도체 기억 장치"를 개시하고 있다. 종래예 3은 2개의 소스 라인들 중 하나는 접지 레벨로 설정되고, 다른 하나는 플로팅 상태로 설정된다는 사실에 따라 판독 타겟의 메모리 트랜지스터 그룹의 선택을 행한다. 이로 인해, 메모리 트랜지스터 그룹에 형성될 비트 라인을 감소시킬 수 있기 때문에, 집적도가 향상된다.
그러나, 안정된 양호한 특성을 얻는 것은 집적도의 향상과 상반된다. 따라서, 앞으로의 마스크 ROM의 안정된 양호한 특성을 가지면서 고집적도, 즉 단위 비트 당 영역의 감소가 필요하다는 문제점이 있다.
이는 전술된 상이한 특성을 갖는 종래예 1, 종래예 2 및 종래예 3을 사용하여 고려된다. 칩 사이즈는 종래예 1과 같이 확대될 필요는 없다. 종래예 2와 종래예 3은 특성의 결함을 갖는다. 특성 저하를 억제하면서 칩사이즈를 감소시켜야 하는 문제점이 있다.
전술된 관점에서, 전술된 문제점을 극복하기 위하여, 본 발명의 목적은 고집적, 고속 억세스를 구현할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 제1 특징에 따르면, 전술된 목적을 달성하기 위하여, 주 비트 라인에 접속되는 하나의 콘택, 상기 주 비트 라인에 4개의 뱅크 선택 트랜지스터들을 통하여 접속되는 5개의 서브 비트 라인, 가상 GND 라인에 접속되는 하나의 콘택, 및 상기 가상 GND 라인에 2개의 뱅크 선택 트랜지스터를 통하여 접속되는 2개의 서브 비트 라인을 포함하며, 각각의 6개의 서브 비트 라인은 6개의 뱅크 선택 라인에 입력된 신호에 병렬로 배열되고 상기 주 비트 라인에 병렬로 배열되기 때문에, 상기 주 비트 라인의 좌우측에 배열된 2개의 가상 접지 라인의 레벨의 조합에 의해 메모리 셀 트랜지스터를 선택하는 반도체 기억 장치를 제공하는 것이다.
본 발명의 제2 특징에 따르면, 제1 특징에서, 상기 주 비트 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 주 비트 라인에 접속된 콘택에 대해 상하부로 분리되고, 가상 GND 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 가상 GND 라인에 접속된 콘택에 대해 서브 비트 라인 상하부에 의해 접속된다.
본 발명의 제3 특징에 따르면, 제1 또는 제2 특징에서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속된다.
본 발명의 제4 특징에 따르면, 주 비트 라인에 접속되는 하나의 콘택, 상기 주 비트 라인에 2개의 뱅크 선택 트랜지스터들을 통하여 접속되는 2개의 서브 비트 라인, 가상 GND 라인에 접속되는 하나의 콘택, 및 상기 가상 GND 라인에 4개의 뱅크 선택 트랜지스터를 통하여 접속되는 5개의 서브 비트 라인을 포함하며, 각각의 6개의 서브 비트 라인은 6개의 뱅크 선택 라인에 입력된 신호에 병렬로 배열되고 상기 주 비트 라인에 병렬로 배열되기 때문에, 상기 주 비트 라인의 좌우측에 배열된 2개의 가상 접지 라인의 레벨의 조합에 의해 메모리 셀 트랜지스터를 선택하는 반도체 기억 장치를 제공하는 것이다.
본 발명의 제5 특징에 따르면, 제4 특징에서, 상기 주 비트 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 주 비트 라인에 접속된 콘택에 대해 상하부 서브 비트 라인에 의해 접속되고, 가상 GND 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 가상 GND 라인에 접속된 콘택에 대해 상하부로 분리된다.
본 발명의 제6 특징에 따르면, 제4 또는 제5 특징에서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속된다.
본 발명의 제7 특징에 따르면, 하나의 메모리 셀 어레이내에 하나의 주 비트 라인과 2개의 가상 GND 라인이 제공되는 반도체 기억 장치는 상기 메모리 셀 어레이를 상기 가상 GND 라인과 전기적으로 접속하기 위한 가상 GND 콘택, 상기 가상 GND 콘택과 접속된 뱅크 선택 트랜지스터, 및 상기 뱅크 선택 트랜지스터의 게이트 전극에 신호를 입력하기 위한 뱅크 로우 선택 라인을 포함하며, 상기 신호의 입력을 제어함으로써 상기 복수개의 메모리 셀 어레이 중 어느 하나가 선택된다.
본 발명의 제8 특징에 따르면, 제7 특징에서, 상기 주 비트 라인을 상기 메모리 셀 어레이와 전기적으로 접속하기 위한 비트 라인 콘택을 더 포함하며, 상기 하나의 메모리 셀 어레이는 상기 비트 라인 콘택을 갖는 센터 라인에 대해 대칭적으로 구성되고, 상기 각각의 2개의 가상 GND 라인은 2개의 가상 GND 콘택을 가지며, 상기 가상 GND 콘택에 대응하는 가상 GND 콘택은 상기 메모리 셀 어레이에 인접하는 상기 메모리 셀 어레이내의 상기 가상 GND 콘택에 접속된다.
본 발명의 제9 특징에 따르면, 제7 또는 제8 특징에서, 상기 비트 라인 콘택과 접속되는 서브 비트 라인, 및 각각의 2개의 트랜지스터들이 상기 서브 비트 라인의 양측 끝단마다 접속되도록 상기 서브 비트 라인의 양측 끝단과 접속되는 전체 4개의 뱅크 선택 트랜지스터를 더 포함하며, 상기 4개의 뱅크 선택 트랜지스터들의 각각의 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속된다.
본 발명의 제10 특징에 따르면, 제7 또는 제8 특징에서, 상기 비트 라인 콘택과 접속되는 2개의 뱅크 선택 트랜지스터들을 더 포함하되, 상기 2개의 뱅크 선택 트랜지스터의 각 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속된다.
본 발명의 제11 특징에 따르면, 제7 내지 제10 특징 중 어느 하나에서, 상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인, 및 각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고, 상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속된다.
본 발명의 제12 특징에 따르면, 제7 내지 제11 특징 중 어느 하나에서, 상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공된다.
본 발명의 전술된 그리고 다른 목적 및 새로운 특징은 첨부된 도면을 참조하여 상세 설명을 읽을 때 다음 상세 설명으로부터 보다 구체적으로 이해될 것이다. 그러나, 도면은 단지 설명을 위한 것이지 본 발명의 범위를 한정하려는 것이 아님을 분명히 알 수 있어야 한다.
도 1은 종래예 1의 마스크 ROM을 위한 메모리 셀 어레이의 등가 회로를 나타낸 도면.
도 2는 종래예 2의 마스크 ROM을 위한 메모리 셀 어레이의 등가 회로를 나타낸 도면.
도 3은 종래예 1의 오프(OFF) 셀 선택의 경우에 확산층 용량을 설명하기 위한 도면.
도 4는 종래예 2의 오프(OFF) 셀 선택의 경우에 확산층 용량을 설명하기 위한 도면.
도 5는 본 발명의 반도체 기억 장치의 제1 실시예가 적용된 마스크 ROM을 위한 메모리 셀 어레이의 등가 회로를 나타낸 도면.
도 6은 본 발명의 반도체 기억 장치의 제2 실시예가 적용된 마스크 ROM을 위한 메모리 셀 어레이의 등가 회로를 나타낸 도면.
도 7은 제1 실시예의 레이아웃용 이미지를 나타낸 도면.
도 8은 제2 실시예의 레이아웃용 이미지를 나타낸 도면.
도 9는 제1 실시예의 오프 셀 선택의 경우에 확산층 용량을 설명하기 위한 도면.
도 10은 제2 실시예의 오프 셀 선택의 경우에 확산층 용량을 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
001∼012 : 뱅크 선택 트랜지스터;
100∼103, 110∼113, 120∼123, 130∼133 : 메모리 셀 트랜지스터
200∼209 : 서브 비트 라인
300∼303 : 가상 GND 선택 트랜지스터
400∼404 : Al_N＋확산층 콘택
500∼502 : 로우 선택 트랜지스터
본 발명의 반도체 기억 장치의 바람직한 실시예는 도면을 참조하여 상세히 기술될 것이다. 도 5 내지 도 10을 참조하면, 본 발명의 반도체 기억 장치의 제1 실시예가 나타나 있다.
도 5와 도 6은 본 발명의 실시예가 적용되는 마스크 ROM을 위한 메모리 셀 어레이의 등가 회로를 나타낸 회로도이다. 더욱이, 도 7은 도 5에 대응하는 레이아웃 도면이다. 도 8은 도 6에 대응하는 레이아웃 도면이다. 게다가, 도 7과 도 8에서, 검은색으로 채색된 영역은 채널 스톱퍼이다. 이 영역상에는 트랜지스터(Tr)가 형성된다. 'Vt'값(트랜지스터의 임계치 전압)은 하이로 설정된다. 트랜지스터(Tr)의 'Vt'는 이온 주입으로 인해 하이로 설정된다. 따라서, 트랜지스터는 워드 라인이 하이 레벨로 된다고 할지라도 턴온되지 않는다.
도 5와 도 7은 본 발명에 따른 반도체 기억 장치의 제1 실시예를 나타낸다. 반도체 기억 장치의 제1 실시예는 뱅크 선택 트랜지스터(Nch)(001) 내지 (012), 메모리 셀 트랜지스터(Nch)(100) 내지 (103), (110) 내지 (113), (120) 내지 (123) 및 (130) 내지 (133), 서브 비트 라인(N＋확산층)(200) 내지 (209), 가상 GND 선택 트랜지스터(Nch)(300) 내지 (303), Al_N＋확산층 콘택(비트 라인 콘택)(400) 내지 (404), 로우 선택 트랜지스터(Nch)(500) 내지 (502), 워드 선택 라인 Wlni(n은 1보다 큰 정수: 폴리 Si 배선), 뱅크 선택 라인 BSni(n은 1보다 큰 정수: 폴리 Si 배선), 가상 접지 라인 VGi(Al 배선), 주 비트 라인 DGi(Al 배선), 뱅크 라인 BL0 내지 BL7, 로우 선택 라인 Yi, 및 가상 GND 선택 라인 VYi과 VYi+1을 포함한다.
도 6과 도 8은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 나타낸다. 반도체 기억 장치의 제2 실시예는 뱅크 선택 트랜지스터(Nch)(001) 내지 (018), 메모리 셀 트랜지스터(Nch)(100) 내지 (103), (110) 내지 (113), (120) 내지 (123) 및 (130) 내지 (133), 서브 비트 라인(N＋확산층)(200) 내지 (209), 가상 GND 선택 트랜지스터(Nch)(300) 내지 (303), Al_N＋확산층 콘택(비트 라인 콘택)(400) 내지 (404), 로우 선택 트랜지스터(Nch)(500) 내지 (502), 워드 선택 라인 Wlni(n은 1보다 큰 정수: 폴리 Si 배선), 뱅크 선택 라인 BSni(n은 1보다 큰 정수: 폴리 Si 배선), 가상 접지 라인 VGi(Al 배선), 주 비트 라인 DGi(Al 배선), 뱅크 라인 BL0 내지 BL7, 로우 선택 라인 Yi, 및 가상 GND 선택 라인 VYi을 포함한다.
도 5와 도 6에서, 주 비트 라인 DGi, 주 비트 라인 DGi과 평행하게 좌우측에 배열된 제1 가상 GND 라인, 및 제2 가상 GND 라인 VGi+1은 금속 배선으로 형성된다.
로우 선택 트랜지스터(501)는 로우 선택 라인 Yi에 의해 제어된다. 주 비트 라인 DGi은 로우 선택 트랜지스터(501)를 통하여 전류 검출 타입인 센스 앰프(SENSE AMP)에 접속된다.
로우 선택 트랜지스터(500)는 로우 선택 라인 Yi에 의해 제어된다. 가상 GND 선택 트랜지스터(300, 301, 302 및 303)는 로우 선택 트랜지스터(502)와 가상 GND 선택 신호 라인 VYi에 의해 제어된다. 가상 GND 라인 VGi와 가상 GND 라인 VGi + 1은 프리차지 회로(PRE_CHAEGE CIRCUIT)에 접속되거나 로우 선택 트랜지스터(500) 또는 가상 선택 트랜지스터(300, 301, 302 및 303)를 통하여 GND에 접속된다.
게다가, 주 비트 라인에 병렬로 배열된 서브 비트 라인(200) 내지 (209)과 가상 GND 라인은 N＋확산층으로 형성된다. 서브 비트 라인에 직각 방향으로 배열된 워드 선택 라인 WLni과, 뱅크 선택 라인 BSni은 다결정 실리콘 배선으로 형성된다.
메모리 셀 트랜지스터들(100) 내지 (133)에 관련하여, 서브 비트 라인과 워드 선택 라인의 교차 부분은 드레인 또는 소스 전극으로 취해지고, 이 교차 부분 사이에 있는 부분은 채널로 취해진다. 확산 프로세스에서, 임계치 전압은 메모리 셀의 채널 부분에 P형 불순물 이온 주입 여부에 따라 미리 설정된다. 뱅크 라인은 2개의 인접한 서브 비트 라인과 복수개의 워드 선택 라인으로 형성된 메모리 셀 그룹이다. 복수개의 뱅크 라인은 뱅크 선택 트랜지스터들(001) 내지 (018)을 통하여 하나의 주 비트 라인에 접속된다. 도 5와 도 6에는, 전체 8개의 뱅크 라인들이 있는데, 다음과 같다.
1) 서브 비트 라인들(200)과 (201)로 형성된 뱅크 라인 BL0
2) 서브 비트 라인들(201)과 (202)로 형성된 뱅크 라인 BL1
3) 서브 비트 라인들(202)과 (203)로 형성된 뱅크 라인 BL2
4) 서브 비트 라인들(203)과 (204)로 형성된 뱅크 라인 BL3
5) 서브 비트 라인들(205)과 (206)로 형성된 뱅크 라인 BL4
6) 서브 비트 라인들(206)과 (207)로 형성된 뱅크 라인 BL5
7) 서브 비트 라인들(207)과 (208)로 형성된 뱅크 라인 BL6
8) 서브 비트 라인들(208)과 (209)로 형성된 뱅크 라인 BL7
전술된 각각의 8개의 뱅크 라인은 다음과 같은 접속 관계를 가진다. 즉, 서브 비트 라인들(201, 203, 206 및 208)은 각 뱅크 라인의 드레인 전극을 형성한다. 서브 비트 라인들(201, 203, 206, 208)의 일측 끝단은 각각의 뱅크 선택 트랜지스터(001, 002, 007, 008)(도 6에서의 001, 002)와 비트 라인 콘택(400)을 통하여 주 비트 라인 DGi에 접속된다.
서브 비트 라인들(200, 202)은 뱅크 라인 BL0, BL1의 소스 전극을 형성한다. 서브 비트 라인들(200, 202)의 일측 끝단은 뱅크 선택 트랜지스터들(003, 004)과 가상 GND 콘택(402)을 통하여 가상 GND 라인 VGi에 접속된다.
서브 비트 라인들(205, 207)은 뱅크 라인들 BL5, BL6의 소스 전극을 형성한다. 서브 비트 라인들(205, 207)의 일측 끝단은 뱅크 선택 트랜지스터(011, 012)(도 6에서의 015, 016)와 가상 GND 콘택(403)을 통한 가상 GND 라인 VGi에 접속된다.
서브 비트 라인(204)은 뱅크 라인 BL3의 소스 전극을 형성한다. 서브 비트 라인(204)의 일측 끝단은 뱅크 선택 트랜지스터(005)와 가상 GND 콘택(401)을 통하여 가상 GND 라인 VGi+1에 접속된다.
서브 비트 라인(209)은 뱅크 라인 BL7의 소스 전극을 형성한다. 서브 비트 라인(209)의 일측 끝단은 뱅크 선택 트랜지스터(010)(도 6에서, 017)와 가상 GND 콘택(404)을 통하여 가상 GND 라인 VGi+1에 접속된다. Al_N＋확산층 콘택(401) 내지 (404)은 가상 GND 콘택(도 6에서, 비트 라인 콘택)이다. Al_N＋확산층 콘택(401) 내지 (404)의 좌우측 서브 비트 라인들(도 5에서, 200, 202, 204, 205, 207 및 209, 도 6에서 201, 203, 206 및 208)은 각각의 가상 GND 콘택(도 6에서 디지트 콘택)의 상하부에 위치하는 메모리 셀 어레이에 접속된다. 좌우측 서브 비트 라인의 사이에는 디지트 콘택(도 6에서, 가상 GND 콘택)이 놓여진다. 좌우측 서브 비트 라인들은 메모리 셀 어레이의 상하부에 접속되는 것이 아니라, 이에 분리되어 있다.
각각의 뱅크 선택 트랜지스터들은 다결정 Si 배선으로 형성된 뱅크 선택 라인이 게이트 입력이 되게 한다. 뱅크 라인의 한 라인의 드레인측의 서브 비트라인은 주 비트 라인에 접속되고, 소스측의 서브 비트 라인은 뱅크 선택 라인의 조합에 따라 8개의 로우의 뱅크 라인 중에서 VGi와 VGi+1에 접속된다.
전술된 8개의 뱅크 로우들 BL0 내지 BL7, 비트 라인 콘택(400), 가상 GND 콘택(401, 402, 403, 404), 뱅크 선택 트랜지스터(001) 내지 (018), 주 비트 라인 DGi, 가상 GND 라인 VGi, 가상 GND 라인 VGi+1로 구성된 셀 어레이는 기본 단위로 취해진다. 기본 단위는 비트 방향과 워드 방향으로 반복 배열되기 때문에 대용량의 메모리 셀이 구성된다.
[동작]
이하, 도면을 참조하여 본 발명에 따른 반도체 기억 장치의 제1 실시예의 동작이 상세히 기술될 것이다. 도 5에 나타난 제1 실시예에서, 메모리 셀 트랜지스터(100)가 선택되게 된다. 이 경우, 주 비트 라인이 센스 앰프 회로에 접속되고 가상 GND 라인 VGi, 가상 GND 라인 VGi+1이 선택 상태가 되기 전에 로우 선택 라인 Yi이 하이 레벨로 된다. 다음으로, 반도체 기억 장치는 가상 GND 선택 라인 VYi을 하이 레벨로 된다. 반도체 기억 장치는 가상 GND 선택 라인 VYi+1을 로우 레벨로 되게 한다. 반도체 기억 장치는 제1 가상 접지 라인 VGi를 접지되게 한다. 제2 가상 GND 라인 VGi+1은 프리차지 회로에 접속되어 이를 프리차지 레벨로 만든다. 따라서, 뱅크 선택 라인 BS3i, 뱅크 선택 라인 BS5i이 하이 레벨로 된다. 이는 뱅크 선택 트랜지스터들(001, 003, 005)이 활성화되게 하여 이를 온 상태로 만든다. 게다가, 나머지 뱅크 선택 라인을 로우 레벨이 되게 한다.
전술된 동작에 따르면, 선택 메모리 셀 트랜지스터(100)를 포함하는 뱅크 로우 BL1의 드레인측 서브 비트 라인(201)은 뱅크 선택 트랜지스터(001)를 통하여 주 비트 라인 DGi에 접속된다. 게다가, 동시에, 선택 메모리 셀 트랜지스터(100)를 포함하는 뱅크 로우 BL1의 소스측의 서브 비트 라인(200)은 뱅크 선택 트랜지스터(003)를 통하여 가상 GND 라인 VGi에 접속되고, 선택 셀(100)은 뱅크 선택 트랜지스터(003)를 통하여 가상 GND 라인 VGi+1에 접속된다.
여기서, 반도체 기억 장치는 워드 선택 라인 WL(n+1)을 하이 레벨로 되게 하며, 메모리 셀 트랜지스터(100)의 게이트 입력이 선택되도록 형성하기 때문에 나머지 워드 선택 라인들이 로우 레벨이 된다. 이로 인해, 메모리 셀 트랜지스터들(100, 101, 102, 103)은 활성화된 상태가 된다. 이 경우, '로우 선택 트랜지스터(501)'로 '주 비트 라인 DGi'으로 '비트 라인 콘택(400)'으로 '뱅크 선택 트랜지스터(001)'로 '서브 비트 라인(201)'으로 '메모리 셀 트랜지스터(100)'로 '서브 비트 라인(200)'으로 '뱅크 선택 트랜지스터(003)'로 '비트 라인 콘택(402)'으로 '가상 GND 라인 VGi'으로 '로우 선택 트랜지스터(500)'로 '가상 GND 선택 트랜지스터(300)'로 'GND'로의 센스 앰프의 전류 PASS1이 형성된다.
게다가, '로우 선택 트랜지스터(501)'로 '주 비트 라인 DGi'으로 '비트 라인 콘택(400)'으로 '뱅크 선택 트랜지스터(001)'로 '서브 비트 라인(201)'으로 '메모리 셀(101)'로 '메모리 셀(102)'로 '메모리 셀(103)'로 '서브 비트 라인'으로 '뱅크 선택 트랜지스터(005)'로 '비트 라인 콘택(401)'으로 '가상 GND 라인 VGi+1'으로 '로우 선택 트랜지스터(502)'로 '가상 GND 선택 트랜지스터(302)'로 '프리차지 회로'로의 센스 앰프의 전류 PASS2가 형성된다.
전류 PASS2에 관련하여, 프리차지 회로에 의한 프리-차아징의 사실로 인해 전류 PASS를 차단할 수 있다. 전술된 문제에 따르면, 메모리 셀 트랜지스터(100)의 임계치 전압이 확산 프로세스에서 전원 전압 VDD보다 높은 값으로 설정될 때, 메모리 셀 트랜지스터(100)는 온 상태로 되지 않는다. 이로 인해, DC 전류는 전류 PASS1으로 흐르지 않는다. 그러한 셀은 오프 셀로서 칭한다. 이 경우, 센스 앰프의 일측으로부터 충전되어야 하는 서브 비트 라인은 메모리 셀 어레이 상하부 중에서 선택 메모리 셀 어레이의 일측면에만 있다. 이와는 반대로, 메모리 셀 트랜지스터(100)의 임계치가 확산 공정에서 기판의 초기치 'Vt'로 설정될 때, 메모리 셀 트랜지스터(100)는 온 상태로 되기 때문에, DC 전류는 전류 PASS1으로 흐른다. 그러한 셀은 온 셀이라 칭한다. 센스 앰프에서, 전술된 전류가 검출됨으로 인해 '1', '0'의 데이타 판정은 가능하게 된다.
제2 실시예의 동작은 거의 제1 실시예의 동작과 동일하다. 하나의 서브 비트 라인(201)이 센스 앰프의 일측면으로부터 충전되게 할 뿐만 아니라 다른 서브 비트 라인(206)이 충전되게 한다. 그러나, 프리차지측으로부터 충전되어야 하는 서브 비트 라인은 메모리 셀 어레이의 상하부 블럭 중 한 측면에만 된다.
[효과]
전술된 제1 및 제2 실시예의 제1 효과는 종래예 1의 도 1의 셀 구성에 비해 전체 2개로 감소된 뱅크 선택 라인이 될 수 있다. 예를 들면, 도 5, 도 6 및 도 1의 각각의 점선으로 둘러싸인 부분을 단위로 하기 때문에, 그러한 유닛은 워드 선택 라인 방향 및/또는 비트 라인 방향으로 반복된다. n=32인 경우, 종래예 1에서(도 1), 뱅크 선택 라인을 포함하는 수직 방향의 워드 라인 개수는 72(32×2＋4×2=72)개이다. 그러나, 제1 및 제2 실시예에서, 뱅크 선택 라인을 포함하는 수직 방향의 워드 라인 개수는 70(72(32×2＋4＋2=70)개이다. 따라서, 셀 어레이를 비트 방향의 3％만큼 짧아질 수 있다. 이러한 이유로, 셀 어레이 영역을 3％만큼 감소시킬 수 있다.
게다가, 전술된 제1 실시예에 따른 제2 효과는 센스 앰프가 충전해야 하는 확산층의 용량이 종래예 2(도 2)의 셀 구성에 비해 감소된다는 것이다. 이로 인해, 고속 동작 및 저소비 전력을 가진 반도체 기억 장치를 구할 수 있다. 단위 길이 마다의 확산층의 용량은 Ap F/m 스퀘어(square)가 되고 워드 라인 센터와 워드 라인 센터간의 거리가 B㎛가 된다고 가정한다, 종래예 2에서, 도 5, 도 6 및 도 1의 각각의 점선으로 둘러싸인 부분을 단위로 한다고 가정한다. N＋확산층의 길이에 관련하여, 워드 라인 구성이 단위 셀 어레이마다 32×2가 될 때, 확산층의 최대 용량은 센스 앰프에 의해서만 198ABpF((32＋1)×6×(A×B))가 되도록 충준되어야 한다(도 3의 큰 점선 부분).
도 9는 센스 앰프에 의해서만 충전되는 온 셀, 오프 셀의 레이아웃을 나타낸 도면이다. 도 9는 제1 실시예의 오프 셀 선택의 경우 확산층의 용량을 설명하기 위한 도면이다. 제1 실시예에서, 최대치로 충전되어야 하는 확산층은 도 9의 큰 점선 부분이 된다. 이에 대한 용량치는 133ABpF(((32＋1)×4＋1)×A×B)가 된다. 그러한 용량치는 종래예 2의 값에 비해 약 2/3이 된다.
게다가, 전술된 제2 실시예는 제3 효과가 있다. 확산층의 용량은 센스 앰프와 프리차지 회로가 종래예 2의 도 2의 셀 구성에 비해 충전하고 있을 때 감소된다. 이러한 이유로, 더 높은 고속 동작과 저소비 전력을 가진 반도체 기억 장치를 구할 수 있다. 도 10은 프리차지와 센스 앰프가 충전하는 온 셀과 오프 셀의 레이아웃을 나타낸 도면이다. 도 10은 제2 실시예의 오프 셀 선택의 경우에 확산층의 용량을 설명하기 위한 도면이다.
도 10은 제2 실시예를 나타낸다. 도 4는 종래예 2를 나타낸다. 이들 양측은 센스 앰프와 프리차지 양측 회로에 의해 충전되는 확산층의 용량을 나타낸다. 보다 구체적으로, 도 10은 프리차지 및 센스 앰프가 충전하는 온 셀과 오프 셀 양측의 레이아웃을 나타내기 때문에 도 10은 제2 실시예의 오프 셀 선택의 경우에 확산층의 용량을 설명하기 위한 도면이다. 게다가, 도 4는 도 10에 대응하는 종래예 2를 나타낸다. 도 10으로부터, 확산층의 용량은 198ApF(((32＋1)×6)×A)가 된다. 종래예 2의 도 2의 경우에, 확산층의 용량은 도 4에 나타난 바와 같이 264ApF(((32+1)×8)×A)가 된다. 66ApF의 차는 반드시 부가된다.
[다른 실시예]
실제 대용량의 마스크 ROM 장치에서, 도 5와 도 6에 나타난 제1 및 제2 실시예의 메모리 셀 어레이 등가 회로가 기본 단위가 된다. 메모리 셀은 워드 라인 방향 및/또는 비트 라인 방향으로 반복적으로 배열되면서 기본 단위로 구성된다. 이제, 본 발명에 따른 반도체 기억 장치의 제1 실시예 또는 제2 실시예가 후술되는 바와 같이 반복적으로 배열되는 방식으로 구성된 제3 실시예가 기술될 것이다.
제3 실시예에서, 도 5를 참조하면, 32개의 메모리 셀들이 하나의 뱅크 로우에 비트 라인 방향으로 배열된다고 가정한다. 워드 라인 방향에 대해 기본 단위가 4비트의 메모리 셀이 되고, 비트 라인 방향에 대해 기본 단위가 2개의 뱅크 로우(64비트의 메모리 셀에 해당)가 된다고 가정한다. 이 경우, 예를 들면, 2M 비트의 메모리 셀이 구성될 때, 워드 라인 방향의 256개의 블럭에 대응하며, 비트 라인 방향의 32개의 블럭들에 대응하는 기본 단위의 메모리 셀 어레이를 배열함으로써 구현될 수 있다.
전술된 제3 실시예의 마스크 ROM을 위한 메모리 셀 어레이에 있어서, 고집적도 및 고속 억세스를 가진 대용량 마스크 ROM를 구현하기 위하여, 주/서브 비트 라인 구성과 가상 GND 시스템이 채택된다. 이로 인해, 복수개의 메모리 셀 트랜지스터들이 하나의 비트 콘택마다 접속되는 마스크 ROM을 위한 NOR형 셀에서, 종래예 1에 대해 셀 어레이 영역을 감소시킬 수 있고, 게다가 도 2에 나타난 바와 같이 종래예 2에 대해 오프 셀의 경우에 충전될 확산층의 용량을 감소시킬 수 있다.
전술된 설명으로부터 명백한 바와 같이, 본 발명의 반도체 기억 장치는, 콘택이 주 비트 라인에 접속되고, 또한 뱅크 선택 트랜지스터를 통하여 서브 비트 라인이 접속되고, 게다가 콘택이 가상 GND 라인에 접속되며, 서브 비트 라인이 뱅크 선택 트랜지스터를 통하여 접속되도록 구성된다. 각 서브 비트 라인들은 뱅크 선택 라인과 주 비트 라인에 입력된 신호에 병렬로 배열된다. 주 비트 라인의 좌우측에 배열된 가상 GND 라인의 레벨의 결합으로 인해 메모리 셀 트랜지스터를 선택할 수 있다. 이로 인해, 뱅크 선택 시간이 감소될 수 있고, 또한 비트 방향으로 셀 어레이를 짧게 할 수 있으며, 셀 어레이 영역을 감소시킬 수 있다.
게다가, 센스 앰프가 충전해야 하는 확산층의 용량은 종래 기술의 셀 구성에 비해 감소된다. 이로 인해, 고속 동작과 저소비 전력을 가진 반도체 기억 장치가 구해질 수 있다. 더욱이, 확산층의 용량은 센스 앰프와 프리차지 회로가 종래 기술의 셀 구성에 비해 충전할 때 감소된다. 이로 인해, 고속 동작 및 저소비 전력을 갖는 반도체 기억 장치를 구할 수 있다.
본 발명의 바람직한 실시예는 특정 용어를 사용하여 기술되었지만, 이러한 설명은 단지 설명을 위한 것이며 다양한 변화와 변형이 이루어질 수 있다는 것을 알 수 있을 것이다.

Claims (32)

  1. 반도체 기억 장치에 있어서,
    주 비트 라인에 접속되는 하나의 콘택;
    상기 주 비트 라인에 4개의 뱅크 선택 트랜지스터들을 통하여 접속되는 5개의 서브 비트 라인;
    가상 GND 라인에 접속되는 하나의 콘택; 및
    상기 가상 GND 라인에 2개의 뱅크 선택 트랜지스터를 통하여 접속되는 2개의 서브 비트 라인을 포함하며,
    각각의 6개의 서브 비트 라인은 6개의 뱅크 선택 라인에 입력된 신호와 병렬로 배열되고 상기 주 비트 라인에 병렬로 배열되기 때문에, 상기 주 비트 라인의 좌우측에 배열된 2개의 가상 접지 라인의 레벨의 조합에 의해 메모리 셀 트랜지스터를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 주 비트 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 주 비트 라인에 접속된 콘택에 대해 상하부로 분리되고, 가상 GND 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 가상 GND 라인에 접속된 콘택에 대해 서브 비트 라인 상하부에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  5. 반도체 기억 장치에 있어서,
    주 비트 라인에 접속되는 하나의 콘택;
    상기 주 비트 라인에 2개의 뱅크 선택 트랜지스터들을 통하여 접속되는 2개의 서브 비트 라인;
    가상 GND 라인에 접속되는 하나의 콘택; 및
    상기 가상 GND 라인에 4개의 뱅크 선택 트랜지스터를 통하여 접속되는 5개의 서브 비트 라인을 포함하며,
    각각의 6개의 서브 비트 라인은 6개의 뱅크 선택 라인에 입력된 신호와 병렬로 배열되고 상기 주 비트 라인에 병렬로 배열되기 때문에, 상기 주 비트 라인의 좌우측에 배열된 2개의 가상 접지 라인의 레벨의 조합에 의해 메모리 셀 트랜지스터를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 주 비트 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 주 비트 라인에 접속된 콘택에 대해 상하부 서브 비트 라인에 의해 접속되고, 가상 GND 라인에 접속된 콘택을 센터로서 갖는 하나의 서브 비트 라인의 좌우측은 상기 가상 GND 라인에 접속된 콘택에 대해 상하부로 분리되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 가상 GND 라인은 로우 선택 라인에 의해 제어되는 로우 선택 트랜지스터와 가상 GND 선택 신호에 의해 제어되는 가상 GND 선택 트랜지스터를 통하여 프리차지 회로 또는 GND 중 어느 하나에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  9. 하나의 메모리 셀 어레이내에 하나의 주 비트 라인과 2개의 가상 GND 라인이 제공되는 반도체 기억 장치에 있어서,
    상기 메모리 셀 어레이를 상기 가상 GND 라인과 전기적으로 접속하기 위한 가상 GND 콘택;
    상기 가상 GND 콘택과 접속된 뱅크 선택 트랜지스터; 및
    상기 뱅크 선택 트랜지스터의 게이트 전극에 신호를 입력하기 위한 뱅크 로우 선택 라인을 포함하며,
    상기 신호의 입력을 제어함으로써 상기 복수개의 메모리 셀 어레이 중 어느 하나가 선택되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 주 비트 라인을 상기 메모리 셀 어레이와 전기적으로 접속하기 위한 비트 라인 콘택을 더 포함하며, 상기 하나의 메모리 셀 어레이는 상기 비트 라인 콘택을 갖는 센터 라인에 대해 대칭적으로 구성되고, 상기 각각의 2개의 가상 GND 라인은 2개의 가상 GND 콘택을 가지며, 상기 가상 GND 콘택에 대응하는 가상 GND 콘택은 상기 메모리 셀 어레이에 인접하는 상기 메모리 셀 어레이내의 상기 가상 GND 콘택에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 비트 라인 콘택과 접속되는 서브 비트 라인; 및
    각각의 2개의 트랜지스터들이 상기 서브 비트 라인의 양측 끝단마다 접속되도록 상기 서브 비트 라인의 양측 끝단과 접속되는 전체 4개의 뱅크 선택 트랜지스터를 더 포함하며,
    상기 4개의 뱅크 선택 트랜지스터들의 각각의 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 비트 라인 콘택과 접속되는 서브 비트 라인; 및
    각각의 2개의 트랜지스터들이 상기 서브 비트 라인의 양측 끝단마다 접속되도록 상기 서브 비트 라인의 양측 끝단과 접속되는 전체 4개의 뱅크 선택 트랜지스터를 더 포함하며,
    상기 4개의 뱅크 선택 트랜지스터들의 각각의 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  13. 제9항에 있어서, 상기 비트 라인 콘택과 접속되는 2개의 뱅크 선택 트랜지스터들을 더 포함하되, 상기 2개의 뱅크 선택 트랜지스터의 각 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제10항에 있어서, 상기 비트 라인 콘택과 접속되는 2개의 뱅크 선택 트랜지스터들을 더 포함하되, 상기 2개의 뱅크 선택 트랜지스터의 각 게이트 전극은 각각의 분리 뱅크 로우 선택 라인과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제9항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제10항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제11항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제12항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제13항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 주 비트 라인과 병렬인 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 및 제10 서브 비트 라인; 및
    각각의 제1, 제2, 제3, 제4, 제5 서브 비트 라인과 각각의 제6, 제7, 제8, 제9, 제10 서브 비트 라인 사이에 제공된 복수단의 메모리 셀 트랜지스터를 더 포함하고,
    상기 제1, 제3, 제5, 제6, 제8 및 제10 서브 비트 라인들은 각각의 분리 뱅크 선택 트랜지스터들과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  21. 제9항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  22. 제10항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  23. 제11항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  24. 제12항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제13항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  26. 제14항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  27. 제15항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  28. 제16항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  29. 제17항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  30. 제18항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  31. 제19항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
  32. 제20항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5 서브 비트 라인들과 상기 제6, 제7, 제8, 제9, 제10 서브 비트 라인들 사이에 복수단의 상기 메모리 셀 트랜지스터가 제공되는 것을 특징으로 하는 반도체 기억 장치.
KR1020000035010A 1999-06-25 2000-06-24 반도체 기억 장치 KR20010029835A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-180802 1999-06-25
JP18080299A JP2001014876A (ja) 1999-06-25 1999-06-25 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR20010029835A true KR20010029835A (ko) 2001-04-16

Family

ID=16089610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000035010A KR20010029835A (ko) 1999-06-25 2000-06-24 반도체 기억 장치

Country Status (3)

Country Link
US (2) US6333867B1 (ko)
JP (1) JP2001014876A (ko)
KR (1) KR20010029835A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512003B2 (en) 2006-07-04 2009-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870752B2 (en) * 2001-08-16 2005-03-22 Macronix International Co., Ltd. High density mask ROM having flat-type bank select
WO2003044732A1 (fr) * 2001-11-23 2003-05-30 Netac Technology Co., Ltd. Procede de fabrication de dispositif a memoire a semiconducteurs et dispositif portant des interfaces multiples
US7031192B1 (en) * 2002-11-08 2006-04-18 Halo Lsi, Inc. Non-volatile semiconductor memory and driving method
EP1713314A4 (en) * 2004-02-04 2010-06-02 Ibiden Co Ltd MULTILAYER PRINTED BOARD
TWI421879B (zh) * 2009-12-09 2014-01-01 Macronix Int Co Ltd 記憶體的記憶胞陣列
US9099967B2 (en) 2012-09-28 2015-08-04 Apple Inc. Increasing ground noise rejection in audio systems
US9729964B2 (en) 2014-06-26 2017-08-08 Apple Inc. Audio apparatus having dynamic ground break resistance
CN114677927B (zh) * 2022-03-16 2023-08-22 Tcl华星光电技术有限公司 显示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04305973A (ja) 1991-03-18 1992-10-28 Mitsubishi Electric Corp 半導体記憶装置
JPH04311900A (ja) * 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2851962B2 (ja) * 1992-01-21 1999-01-27 シャープ株式会社 半導体読み出し専用メモリ
JPH08124395A (ja) * 1994-10-25 1996-05-17 Nkk Corp メモリ装置
KR0161403B1 (ko) * 1995-03-31 1998-12-01 김광호 반도체 메모리장치 및 그 제조방법
JP3235715B2 (ja) * 1996-06-11 2001-12-04 シャープ株式会社 半導体記憶装置
US5825683A (en) * 1997-10-29 1998-10-20 Utron Technology Inc. Folded read-only memory
JP2000124338A (ja) * 1998-10-16 2000-04-28 Sharp Corp 半導体記憶装置
US6084794A (en) * 1999-05-28 2000-07-04 Winbond Electronics Corp. High speed flat-cell mask ROM structure with select lines
US6175519B1 (en) * 1999-07-22 2001-01-16 Macronix International Co., Ltd. Virtual ground EPROM structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512003B2 (en) 2006-07-04 2009-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device

Also Published As

Publication number Publication date
US6535414B2 (en) 2003-03-18
JP2001014876A (ja) 2001-01-19
US6333867B1 (en) 2001-12-25
US20020036913A1 (en) 2002-03-28

Similar Documents

Publication Publication Date Title
KR100746890B1 (ko) 반도체 메모리 장치
US5449633A (en) Method for fabricating an ultra-high-density alternate metal virtual ground ROM
KR100650244B1 (ko) 게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법
EP0424172A2 (en) Nonvolatile semiconductor memory apparatus
EP0733260A1 (en) Eprom array segmented for high performance and method for controlling same
EP0880144B1 (en) Read only memory
EP0264929B1 (en) Semiconductor memory device with improved bit line arrangement
GB2266796A (en) Method of accessing an electrically programmable memory device
EP1181694B1 (en) Plateline sensing
KR20010029835A (ko) 반도체 기억 장치
CA1169556A (en) Storage system having bilateral field effect transistor personalization
US6002636A (en) Semiconductor memory drive capable of canceling power supply noise
US5485419A (en) Memory device column address selection lead layout
US5663903A (en) Flat-cell read-only memory
US6438042B1 (en) Arrangement of bitline boosting capacitor in semiconductor memory device
US7199471B2 (en) Method and apparatus for reducing capacitive coupling between lines in an integrated circuit
US4574365A (en) Shared access lines memory cells
JP4376983B2 (ja) イコライザ回路、ダイナミックランダムアクセスメモリ回路及びイコライザ回路対
US20070014142A1 (en) Flat-cell read-only memory structure
KR19990024639A (ko) 열 선택 라인용 트랜지스터의 레이아웃
JP3164211B2 (ja) マスクｒｏｍ用メモリセル
EP0924710B1 (en) Memory array with reduced charging current
KR101446336B1 (ko) 리세스 타입의 밸런싱 커패시터들을 포함하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E601 Decision to refuse application