JPH04305973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04305973A JPH04305973A JP3052626A JP5262691A JPH04305973A JP H04305973 A JPH04305973 A JP H04305973A JP 3052626 A JP3052626 A JP 3052626A JP 5262691 A JP5262691 A JP 5262691A JP H04305973 A JPH04305973 A JP H04305973A
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- memory transistor
- memory
- electrode
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- 239000011159 matrix material Substances 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一方電極，他方電極
間に複数のメモリトランジスタを直列に接続して構成さ
れる複数のメモリトランジスタ群が、１本のビット線に
対し所定数の割合で配置されるＮＡＮＤ型メモリマトリ
クス構成の半導体記憶装置に関する。
間に複数のメモリトランジスタを直列に接続して構成さ
れる複数のメモリトランジスタ群が、１本のビット線に
対し所定数の割合で配置されるＮＡＮＤ型メモリマトリ
クス構成の半導体記憶装置に関する。
【０００２】
【従来の技術】図２は従来のＮＡＮＤ型メモリマトリク
ス構成のマスクＲＯＭの構成を示す平面図である。同図
に示すように、拡散領域１上において、列方向に直列に
接続されたＮチャネルのメモリトランジスタＭ１〜Ｍｍ
からなるＮＡＮＤ型メモリトランジスタ群ＭＴ（ＭＴ１
，ＭＴ２）が複数個（図２では８個示す）形成される。 これらのメモリトランジスタＭ１〜Ｍｍはそれぞれその
記憶データに対応して、エンハンスメント型、あるいは
デプレッション型に形成される。
ス構成のマスクＲＯＭの構成を示す平面図である。同図
に示すように、拡散領域１上において、列方向に直列に
接続されたＮチャネルのメモリトランジスタＭ１〜Ｍｍ
からなるＮＡＮＤ型メモリトランジスタ群ＭＴ（ＭＴ１
，ＭＴ２）が複数個（図２では８個示す）形成される。 これらのメモリトランジスタＭ１〜Ｍｍはそれぞれその
記憶データに対応して、エンハンスメント型、あるいは
デプレッション型に形成される。
【０００３】そして、各メモリトランジスタ群ＭＴで共
通に、メモリトランジスタＭ１〜Ｍｍそれぞれのゲート
ととしてワード線ＷＬ１〜ＷＬｍが行方向（図２では縦
方向）に設けられる。一方、２組のメモリトランジスタ
群ＭＴ１，ＭＴ２に１つの割合で、アルミ配線層からな
る１本のビット線ＢＬ（ＢＬ１〜ＢＬ４）が列方向（図
２では横方向）に設けられ、メモリトランジスタ群ＭＴ
の一方電極側（メモリトランジスタＭ１のドレイン側）
に設けられたコンタクトホール２を介して拡散領域１と
電気的に接続される。
通に、メモリトランジスタＭ１〜Ｍｍそれぞれのゲート
ととしてワード線ＷＬ１〜ＷＬｍが行方向（図２では縦
方向）に設けられる。一方、２組のメモリトランジスタ
群ＭＴ１，ＭＴ２に１つの割合で、アルミ配線層からな
る１本のビット線ＢＬ（ＢＬ１〜ＢＬ４）が列方向（図
２では横方向）に設けられ、メモリトランジスタ群ＭＴ
の一方電極側（メモリトランジスタＭ１のドレイン側）
に設けられたコンタクトホール２を介して拡散領域１と
電気的に接続される。
【０００４】また、メモリトランジスタ群ＭＴ１の一方
電極（メモリトランジスタＭ１のドレイン）に、選択ト
ランジスタＳＴ２及びＳＴ１が直列に接続され、メモリ
トランジスタ群ＭＴ２の一方電極に、選択トランジスタ
ＳＴ４及びＳＴ３が直列に接続される。これらの選択ト
ランジスタＳＴ１〜ＳＴ４において、選択トランジスタ
ＳＴ２及びＳＴ３はデプレッション型に、選択トランジ
スタＳＴ１及びＳＴ４はエンハンスメント型に形成され
る。そして、選択トランジスタＳＴ１及びＳＴ３の共通
ゲートととして選択線ＴＬ１が行方向に設けられるとと
もに、選択トランジスタＳＴ２及びＳＴ４の共通ゲート
ととして選択線ＴＬ２が行方向に設けられる。
電極（メモリトランジスタＭ１のドレイン）に、選択ト
ランジスタＳＴ２及びＳＴ１が直列に接続され、メモリ
トランジスタ群ＭＴ２の一方電極に、選択トランジスタ
ＳＴ４及びＳＴ３が直列に接続される。これらの選択ト
ランジスタＳＴ１〜ＳＴ４において、選択トランジスタ
ＳＴ２及びＳＴ３はデプレッション型に、選択トランジ
スタＳＴ１及びＳＴ４はエンハンスメント型に形成され
る。そして、選択トランジスタＳＴ１及びＳＴ３の共通
ゲートととして選択線ＴＬ１が行方向に設けられるとと
もに、選択トランジスタＳＴ２及びＳＴ４の共通ゲート
ととして選択線ＴＬ２が行方向に設けられる。
【０００５】また、２本のビット線ＢＬに１本の割合で
、接地レベルに電位固定されたソース線ＳＬが列方向に
設けられ、メモリトランジスタ群ＭＴの他方電極側（メ
モリトランジスタＭｍのソース側）に設けられたコンタ
クトホール３を介して拡散領域１と電気的に接続される
。なお、ここで述べるトランジスタはすべてＮチャネル
である。
、接地レベルに電位固定されたソース線ＳＬが列方向に
設けられ、メモリトランジスタ群ＭＴの他方電極側（メ
モリトランジスタＭｍのソース側）に設けられたコンタ
クトホール３を介して拡散領域１と電気的に接続される
。なお、ここで述べるトランジスタはすべてＮチャネル
である。
【０００６】このような構成において、（ｉ＋１）列の
メモリトランジスタＭ１の記憶データを読み出す場合、
まず、図示しない列デコーダによりビット線ＢＬ３を選
択し、図示しない電流センス型のセンスアンプとビット
線ＢＬ３とを電気的に接続する。なお、このとき、他の
ビット線はフローティング状態にする。
メモリトランジスタＭ１の記憶データを読み出す場合、
まず、図示しない列デコーダによりビット線ＢＬ３を選
択し、図示しない電流センス型のセンスアンプとビット
線ＢＬ３とを電気的に接続する。なお、このとき、他の
ビット線はフローティング状態にする。
【０００７】さらに、選択線ＴＬ１及びＴＬ２をそれぞ
れＬ及びＨに設定することにより、選択トランジスタＳ
Ｔ４をオン、選択トランジスタＳＴ１をオフさせる。な
お、選択トランジスタＳＴ２及びＳＴ３は、デプレッシ
ョン型であるため、選択線ＴＬ１及びＴＬ２のＨ，Ｌに
関係なく共にオン状態である。したがって、ビット線Ｂ
Ｌ３はｉ列のメモリトランジスタ群ＭＴ１の一方電極と
は電気的に接続されず、（ｉ＋１）列のメモリトランジ
スタ群ＭＴ２の一方電極と電気的に接続される。
れＬ及びＨに設定することにより、選択トランジスタＳ
Ｔ４をオン、選択トランジスタＳＴ１をオフさせる。な
お、選択トランジスタＳＴ２及びＳＴ３は、デプレッシ
ョン型であるため、選択線ＴＬ１及びＴＬ２のＨ，Ｌに
関係なく共にオン状態である。したがって、ビット線Ｂ
Ｌ３はｉ列のメモリトランジスタ群ＭＴ１の一方電極と
は電気的に接続されず、（ｉ＋１）列のメモリトランジ
スタ群ＭＴ２の一方電極と電気的に接続される。
【０００８】そして、ワードＷＬ１をＬ、ワード線ＷＬ
１以外の全ワード線ＷＬ２〜ＷＬｍをＨに設定する。す
ると、メモリトランジスタＭ２〜Ｍｍがすべてオンする
。一方、メモリトランジスタＭ１は、その記憶データ（
デプレッション型／エンハンスメント型）に基づき、オ
ン／オフする。
１以外の全ワード線ＷＬ２〜ＷＬｍをＨに設定する。す
ると、メモリトランジスタＭ２〜Ｍｍがすべてオンする
。一方、メモリトランジスタＭ１は、その記憶データ（
デプレッション型／エンハンスメント型）に基づき、オ
ン／オフする。
【０００９】その結果、メモリトランジスタ群ＭＴ２の
メモリトランジスタＭ１のオン／オフに基づき、ビット
線ＢＬ３と接地レベルとの電気的接続／遮断が決定され
るため、ビット線ＢＬ３と接地レベルとの電気的接続／
遮断状態を電流センス型のセンスアンプで検出すること
により、（ｉ＋１）列のメモリトランジスタＭ１の記憶
データの読み出しを行うことができる。
メモリトランジスタＭ１のオン／オフに基づき、ビット
線ＢＬ３と接地レベルとの電気的接続／遮断が決定され
るため、ビット線ＢＬ３と接地レベルとの電気的接続／
遮断状態を電流センス型のセンスアンプで検出すること
により、（ｉ＋１）列のメモリトランジスタＭ１の記憶
データの読み出しを行うことができる。
【００１０】
【発明が解決しようとする課題】上記構成のＮＡＮＤ型
メモリマトリクス構成のマスクＲＯＭにおいても、高集
積化を図るため、メモリトランジスタＭ１〜Ｍｍの縮小
、これに伴うビット線ＢＬの幅及びコンタクトホール２
のサイズ縮小を行ってきた。
メモリマトリクス構成のマスクＲＯＭにおいても、高集
積化を図るため、メモリトランジスタＭ１〜Ｍｍの縮小
、これに伴うビット線ＢＬの幅及びコンタクトホール２
のサイズ縮小を行ってきた。
【００１１】しかしながら、近年、メモリトランジスタ
の微小化に対し、ビット線及びコタクトホールの微小化
が追いつくことができず、メモリトランジスタを微小化
しても、ビット線の幅、隣接するビット線の間隔及びコ
タクトホールの大きさ等により、実質的なメモリセルサ
イズが決定されてしまうため、メモリトランジスタの微
小化に応じた集積度の向上が図れないというという問題
点があった。
の微小化に対し、ビット線及びコタクトホールの微小化
が追いつくことができず、メモリトランジスタを微小化
しても、ビット線の幅、隣接するビット線の間隔及びコ
タクトホールの大きさ等により、実質的なメモリセルサ
イズが決定されてしまうため、メモリトランジスタの微
小化に応じた集積度の向上が図れないというという問題
点があった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、集積度の向上を図った半導体記憶装置を
得ることを目的とする。
されたもので、集積度の向上を図った半導体記憶装置を
得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、一方電極，他方電極間に複数のメモリトラ
ンジスタを直列に接続して構成されるメモリトランジス
タ群が、１本のビット線に対し所定数の割合で配置され
るＮＡＮＤ型メモリマトリクス構成であり、前記所定数
のメモリトランジスタ群それぞれの一方電極と対応する
ビット線との電気的接続／遮断を選択的に行うとともに
、前記所定数のメモリトランジスタ群それぞれの他方電
極と所定の電源との電気的接続／遮断を選択的に行うこ
とにより、前記所定数のメモリトランジスタ群における
アクセス対象のメモリトランジスタ群の選択を行ってい
る。
記憶装置は、一方電極，他方電極間に複数のメモリトラ
ンジスタを直列に接続して構成されるメモリトランジス
タ群が、１本のビット線に対し所定数の割合で配置され
るＮＡＮＤ型メモリマトリクス構成であり、前記所定数
のメモリトランジスタ群それぞれの一方電極と対応する
ビット線との電気的接続／遮断を選択的に行うとともに
、前記所定数のメモリトランジスタ群それぞれの他方電
極と所定の電源との電気的接続／遮断を選択的に行うこ
とにより、前記所定数のメモリトランジスタ群における
アクセス対象のメモリトランジスタ群の選択を行ってい
る。
【００１４】
【作用】この発明においては、所定数のメモリトランジ
スタ群それぞれの一方電極と対応するビット線との電気
的接続／遮断を選択的に行うとともに、所定数のメモリ
トランジスタ群それぞれの他方電極と所定の電源との電
気的接続／遮断を選択的に行うことにより、所定数のメ
モリトランジスタ群におけるアクセス対象のメモリトラ
ンジスタ群の選択を行っている。
スタ群それぞれの一方電極と対応するビット線との電気
的接続／遮断を選択的に行うとともに、所定数のメモリ
トランジスタ群それぞれの他方電極と所定の電源との電
気的接続／遮断を選択的に行うことにより、所定数のメ
モリトランジスタ群におけるアクセス対象のメモリトラ
ンジスタ群の選択を行っている。
【００１５】したがって、所定数のメモリトランジスタ
群それぞれの他方電極と所定の電源との電気的接続／遮
断を選択的に行う分、メモリトランジスタ群に対して形
成すべきビット線の数を減少させることができる。
群それぞれの他方電極と所定の電源との電気的接続／遮
断を選択的に行う分、メモリトランジスタ群に対して形
成すべきビット線の数を減少させることができる。
【００１６】
【実施例】図１はこの発明の一実施例であるＮＡＮＤ型
メモリマトリクス構成のマスクＲＯＭを示す平面図であ
る。同図に示すように、拡散領域１上において、列方向
に直列に接続されたＮチャネルのメモリトランジスタＭ
１〜ＭｍからなるＮＡＮＤ型メモリトランジスタ群ＭＴ
（ＭＴ１〜ＭＴ４）が複数個（図１では８個示す）形成
される。これらのメモリトランジスタＭ１〜Ｍｍはそれ
ぞれその記憶データに対応して、エンハンスメント型、
あるいはデプレッション型に形成される。
メモリマトリクス構成のマスクＲＯＭを示す平面図であ
る。同図に示すように、拡散領域１上において、列方向
に直列に接続されたＮチャネルのメモリトランジスタＭ
１〜ＭｍからなるＮＡＮＤ型メモリトランジスタ群ＭＴ
（ＭＴ１〜ＭＴ４）が複数個（図１では８個示す）形成
される。これらのメモリトランジスタＭ１〜Ｍｍはそれ
ぞれその記憶データに対応して、エンハンスメント型、
あるいはデプレッション型に形成される。
【００１７】そして、各メモリトランジスタ群ＭＴで共
通に、メモリトランジスタＭ１〜Ｍｍそれぞれのゲート
ととしてワード線ＷＬ１〜ＷＬｍが行方向（図１では縦
方向）に設けられる。一方、４組のメモリトランジスタ
群ＭＴ１〜ＭＴ４に１本の割合で、アルミ配線層からな
るビット線ＢＬ（ＢＬ１〜ＢＬ３）が列方向（図１では
横方向）に設けられ、メモリトランジスタ群ＭＴの一方
電極側（メモリトランジスタＭ１のドレイン側）に設け
られたコンタクトホール４を介して拡散領域１と電気的
に接続される。
通に、メモリトランジスタＭ１〜Ｍｍそれぞれのゲート
ととしてワード線ＷＬ１〜ＷＬｍが行方向（図１では縦
方向）に設けられる。一方、４組のメモリトランジスタ
群ＭＴ１〜ＭＴ４に１本の割合で、アルミ配線層からな
るビット線ＢＬ（ＢＬ１〜ＢＬ３）が列方向（図１では
横方向）に設けられ、メモリトランジスタ群ＭＴの一方
電極側（メモリトランジスタＭ１のドレイン側）に設け
られたコンタクトホール４を介して拡散領域１と電気的
に接続される。
【００１８】また、メモリトランジスタ群ＭＴ１及びＭ
Ｔ３の一方電極（メモリトランジスタＭ１のドレイン）
に、選択トランジスタＳＴ２及びＳＴ１が直列に接続さ
れ、メモリトランジスタ群ＭＴ２及びＭＴ４の一方電極
に、選択トランジスタＳＴ４及びＳＴ３が直列に接続さ
れる。これらの選択トランジスタＳＴ１〜ＳＴ４におい
て、選択トランジスタＳＴ１及びＳＴ４はデプレッショ
ン型に、選択トランジスタＳＴ２及びＳＴ３はエンハン
スメント型に形成される。そして、選択トランジスタＳ
Ｔ１及びＳＴ３の共通ゲートととして選択線ＴＬ１が行
方向に設けられるとともに、選択トランジスタＳＴ２及
びＳＴ４の共通ゲートととして選択線ＴＬ２が行方向に
設けられる。
Ｔ３の一方電極（メモリトランジスタＭ１のドレイン）
に、選択トランジスタＳＴ２及びＳＴ１が直列に接続さ
れ、メモリトランジスタ群ＭＴ２及びＭＴ４の一方電極
に、選択トランジスタＳＴ４及びＳＴ３が直列に接続さ
れる。これらの選択トランジスタＳＴ１〜ＳＴ４におい
て、選択トランジスタＳＴ１及びＳＴ４はデプレッショ
ン型に、選択トランジスタＳＴ２及びＳＴ３はエンハン
スメント型に形成される。そして、選択トランジスタＳ
Ｔ１及びＳＴ３の共通ゲートととして選択線ＴＬ１が行
方向に設けられるとともに、選択トランジスタＳＴ２及
びＳＴ４の共通ゲートととして選択線ＴＬ２が行方向に
設けられる。
【００１９】また、ビット線ＢＬと交互に、ソース線Ｓ
Ｌ（ＳＬ１，ＳＬ２）が列方向に設けられ、メモリトラ
ンジスタ群ＭＴの他方電極側（メモリトランジスタＭｍ
のソース側）に形成されたコンタクトホール５を介して
拡散領域１と電気的に接続される。ソース線ＳＬ１とソ
ース線ＳＬ２とはそれぞれ独立して形成されており、こ
れらのソース線のうち、読み出し時に図示しないソース
線選択手段（既存の技術で形成可能）により、一方のソ
ース線が接地レベルと電気的に接続され、他方のソース
線がフローティング状態にされる。なお、ここで述べる
トランジスタはすべてＮチャネルである。
Ｌ（ＳＬ１，ＳＬ２）が列方向に設けられ、メモリトラ
ンジスタ群ＭＴの他方電極側（メモリトランジスタＭｍ
のソース側）に形成されたコンタクトホール５を介して
拡散領域１と電気的に接続される。ソース線ＳＬ１とソ
ース線ＳＬ２とはそれぞれ独立して形成されており、こ
れらのソース線のうち、読み出し時に図示しないソース
線選択手段（既存の技術で形成可能）により、一方のソ
ース線が接地レベルと電気的に接続され、他方のソース
線がフローティング状態にされる。なお、ここで述べる
トランジスタはすべてＮチャネルである。
【００２０】このような構成において、（ｊ＋２）列の
メモリトランジスタＭ１の記憶データを読み出す場合、
まず、図示しない列デコーダによりビット線ＢＬ２を選
択し、図示しない電流センス型のセンスアンプとビット
線ＢＬ２とを電気的に接続する。なお、このとき、他の
ビット線はフローティング状態にする。
メモリトランジスタＭ１の記憶データを読み出す場合、
まず、図示しない列デコーダによりビット線ＢＬ２を選
択し、図示しない電流センス型のセンスアンプとビット
線ＢＬ２とを電気的に接続する。なお、このとき、他の
ビット線はフローティング状態にする。
【００２１】さらに、選択線ＴＬ１及びＴＬ２をそれぞ
れＬ及びＨに設定することにより、選択トランジスタＳ
Ｔ２をオン、選択トランジスタＳＴ３をオフさせる。な
お、選択トランジスタＳＴ１及びＳＴ４は、デプレッシ
ョン型であるため、選択線ＴＬ１及びＴＬ２のＨ，Ｌに
関係なく共にオン状態である。したがって、ビット線Ｂ
Ｌ２は、（ｊ＋１）列及び（ｊ＋３）列のメモリトラン
ジスタ群ＭＴ２及びＭＴ４の一方電極とは電気的に接続
されず、ｊ列及び（ｊ＋２）列のメモリトランジスタ群
ＭＴ１及びＭＴ３の一方電極と電気的に接続される。
れＬ及びＨに設定することにより、選択トランジスタＳ
Ｔ２をオン、選択トランジスタＳＴ３をオフさせる。な
お、選択トランジスタＳＴ１及びＳＴ４は、デプレッシ
ョン型であるため、選択線ＴＬ１及びＴＬ２のＨ，Ｌに
関係なく共にオン状態である。したがって、ビット線Ｂ
Ｌ２は、（ｊ＋１）列及び（ｊ＋３）列のメモリトラン
ジスタ群ＭＴ２及びＭＴ４の一方電極とは電気的に接続
されず、ｊ列及び（ｊ＋２）列のメモリトランジスタ群
ＭＴ１及びＭＴ３の一方電極と電気的に接続される。
【００２２】加えて、ソース線選択手段により、ソース
線ＳＬ２を接地レベルに電気的に接続し、ソース線ＳＬ
１をフローティング状態にする。したがって、メモリト
ランジスタ群ＭＴ１及びＭＴ２の他方電極側がフローテ
ィング状態となり、メモリトランジスタ群ＭＴ３及びＭ
Ｔ４の他方電極側が接地レベルに電気的に接続される。
線ＳＬ２を接地レベルに電気的に接続し、ソース線ＳＬ
１をフローティング状態にする。したがって、メモリト
ランジスタ群ＭＴ１及びＭＴ２の他方電極側がフローテ
ィング状態となり、メモリトランジスタ群ＭＴ３及びＭ
Ｔ４の他方電極側が接地レベルに電気的に接続される。
【００２３】その結果、ｊ列〜（ｊ＋３）列のメモリト
ランジスタ群ＭＴ１〜ＭＴ４において、その一方電極が
ビット線ＢＬ２に電気的に接続されるとともに、その他
方電極が接地レベルに電気的に接続されるのは、メモリ
トランジスタ群ＭＴ３のみとなる。
ランジスタ群ＭＴ１〜ＭＴ４において、その一方電極が
ビット線ＢＬ２に電気的に接続されるとともに、その他
方電極が接地レベルに電気的に接続されるのは、メモリ
トランジスタ群ＭＴ３のみとなる。
【００２４】そして、ワードＷＬ１をＬ、ワード線ＷＬ
１以外の全ワード線ＷＬ２〜ＷＬｍをＨに設定する。す
ると、メモリトランジスタＭ２〜Ｍｍがすべてオンする
。一方、メモリトランジスタＭ１は、その記憶データ（
デプレッション型／エンハンスメント型）に基づき、オ
ン／オフする。
１以外の全ワード線ＷＬ２〜ＷＬｍをＨに設定する。す
ると、メモリトランジスタＭ２〜Ｍｍがすべてオンする
。一方、メモリトランジスタＭ１は、その記憶データ（
デプレッション型／エンハンスメント型）に基づき、オ
ン／オフする。
【００２５】その結果、メモリトランジスタ群ＭＴ３の
メモリトランジスタＭ１のオン／オフに基づき、ビット
線ＢＬ２と接地レベルとの電気的接続／遮断が決定され
るため、ビット線ＢＬ２と接地レベルとの電気的接続／
遮断状態を電流センス型のセンスアンプで検出すること
により、（ｊ＋２）列のメモリトランジスタＭ１の記憶
データの読み出しを行うことができる。
メモリトランジスタＭ１のオン／オフに基づき、ビット
線ＢＬ２と接地レベルとの電気的接続／遮断が決定され
るため、ビット線ＢＬ２と接地レベルとの電気的接続／
遮断状態を電流センス型のセンスアンプで検出すること
により、（ｊ＋２）列のメモリトランジスタＭ１の記憶
データの読み出しを行うことができる。
【００２６】このように、ビット線とメモリトランジス
タ群の一方電極との選択的接続に加え、接地レベルとメ
モリトランジスタ群の他方電極との選択的接続を行うこ
とにより、４組のメモリトランジスタ群に対し１本のビ
ット線を設けても、４組のメモリトランジスタ群におい
て、読み出し対象である１組のメモリトランジスタ群の
選択が正常に行えるため、形成すべきビット線の本数は
従来の半分で済む。このため、ビット線の幅、隣接する
ビット線間の距離、コンタクトホールのサイズ等の微小
化をメモリトランジスタの微小化レベルに対応して行う
ことなく、実質的なメモリセルサイズをメモリトランジ
スタの微小化に対応して形成することができ、装置全体
の集積度を高めることができる。
タ群の一方電極との選択的接続に加え、接地レベルとメ
モリトランジスタ群の他方電極との選択的接続を行うこ
とにより、４組のメモリトランジスタ群に対し１本のビ
ット線を設けても、４組のメモリトランジスタ群におい
て、読み出し対象である１組のメモリトランジスタ群の
選択が正常に行えるため、形成すべきビット線の本数は
従来の半分で済む。このため、ビット線の幅、隣接する
ビット線間の距離、コンタクトホールのサイズ等の微小
化をメモリトランジスタの微小化レベルに対応して行う
ことなく、実質的なメモリセルサイズをメモリトランジ
スタの微小化に対応して形成することができ、装置全体
の集積度を高めることができる。
【００２７】
【発明の効果】以上説明したように、この発明によれば
、所定数のメモリトランジスタ群それぞれの一方電極と
対応するビット線との電気的接続／遮断を選択的に行う
とともに、所定数のメモリトランジスタ群それぞれの他
方電極と所定の電源との電気的接続／遮断を選択的に行
うことにより、所定数のメモリトランジスタ群における
アクセス対象のメモリトランジスタ群の選択を行ってい
る。
、所定数のメモリトランジスタ群それぞれの一方電極と
対応するビット線との電気的接続／遮断を選択的に行う
とともに、所定数のメモリトランジスタ群それぞれの他
方電極と所定の電源との電気的接続／遮断を選択的に行
うことにより、所定数のメモリトランジスタ群における
アクセス対象のメモリトランジスタ群の選択を行ってい
る。
【００２８】したがって、所定数のメモリトランジスタ
群それぞれの他方電極と所定の電源との電気的接続／遮
断を選択的に行う分、メモリトランジスタ群に対して形
成すべきビット線の数を減少させることができるため、
集積度の向上を図ることができる。
群それぞれの他方電極と所定の電源との電気的接続／遮
断を選択的に行う分、メモリトランジスタ群に対して形
成すべきビット線の数を減少させることができるため、
集積度の向上を図ることができる。
【図１】この発明の一実施例であるＮＡＮＤ型メモリマ
トリクス構成のマスクＲＯＭを示す平面図である。
トリクス構成のマスクＲＯＭを示す平面図である。
【図２】従来のＮＡＮＤ型メモリマトリクス構成のマス
クＲＯＭを示す平面図である。
クＲＯＭを示す平面図である。
ＢＬ１〜ＢＬ３ ビット線
ＳＬ１，ＳＬ２ ソース線
ＭＴ１〜ＭＴ４ メモリトランジスタ群ＳＴ１〜ＳＴ
４ 選択トランジスタ
４ 選択トランジスタ
Claims (1)
- 【請求項１】 一方電極，他方電極間に複数のメモリ
トランジスタを直列に接続して構成されるメモリトラン
ジスタ群が、１本のビット線に対し所定数の割合で配置
されるＮＡＮＤ型メモリマトリクス構成の半導体記憶装
置において、前記所定数のメモリトランジスタ群それぞ
れの一方電極と対応するビット線との電気的接続／遮断
を選択的に行うとともに、前記所定数のメモリトランジ
スタ群それぞれの他方電極と所定の電源との電気的接続
／遮断を選択的に行うことにより、前記所定数のメモリ
トランジスタ群におけるアクセス対象のメモリトランジ
スタ群の選択を行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052626A JPH04305973A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052626A JPH04305973A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305973A true JPH04305973A (ja) | 1992-10-28 |
Family
ID=12920027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052626A Pending JPH04305973A (ja) | 1991-03-18 | 1991-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333867B1 (en) | 1999-06-25 | 2001-12-25 | Nec Corporation | Semiconductor storage device |
-
1991
- 1991-03-18 JP JP3052626A patent/JPH04305973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333867B1 (en) | 1999-06-25 | 2001-12-25 | Nec Corporation | Semiconductor storage device |
| US6535414B2 (en) | 1999-06-25 | 2003-03-18 | Nec Corporation | Semiconductor storage device |
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