JP3164211B2 - マスクｒｏｍ用メモリセル - Google Patents
マスクｒｏｍ用メモリセルInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、マスクROM用メモ
リセルに関し、特に、バンク選択線・バンク選択トラン
ジスタを削減したマスクROM用メモリセルに関する。
リセルに関し、特に、バンク選択線・バンク選択トラン
ジスタを削減したマスクROM用メモリセルに関する。
【０００２】
【従来の技術】マスクROMの記憶容量は年々増大してお
り、現在256MbitのマスクROMが量産に向け試作されてい
る。現在マスクROMで使用されるメモリセルは、主・副
ビット線構成及び仮想接地（仮想GND）方式を採用する
ことにより、ビットコンタクト１個当たりに複数のメモ
リセルTrの接続が可能なNOR型セルが主流であり、今後
のマスクROMの大容量化の為、更なる高集積化つまり単
位ビット当たりの面積縮小が望まれている。
り、現在256MbitのマスクROMが量産に向け試作されてい
る。現在マスクROMで使用されるメモリセルは、主・副
ビット線構成及び仮想接地（仮想GND）方式を採用する
ことにより、ビットコンタクト１個当たりに複数のメモ
リセルTrの接続が可能なNOR型セルが主流であり、今後
のマスクROMの大容量化の為、更なる高集積化つまり単
位ビット当たりの面積縮小が望まれている。
【０００３】前記NOR型メモリセルのワード方向の単位
セルサイズは副ビット線の配線ピッチ及び主ビット線の
配置ピッチにより決定される。これらは主にリソグラフ
ィー、エッチング等のプロセス技術に起因しており回路
的に縮小することは困難である。
セルサイズは副ビット線の配線ピッチ及び主ビット線の
配置ピッチにより決定される。これらは主にリソグラフ
ィー、エッチング等のプロセス技術に起因しており回路
的に縮小することは困難である。
【０００４】一方、ビット線方向の単位セルサイズにつ
いては、(A)ワード選択線の配線ピッチ、(B)１つのビッ
トコンタクト当たりに接続されたメモリセルの段数、
(C)ワード選択線以外の選択線の本数により決定する。
いては、(A)ワード選択線の配線ピッチ、(B)１つのビッ
トコンタクト当たりに接続されたメモリセルの段数、
(C)ワード選択線以外の選択線の本数により決定する。
【０００５】このうち(A)については、ワード選択線を
構成する多結晶Siのエッチング精度によって決まるので
プロセス起因である。
構成する多結晶Siのエッチング精度によって決まるので
プロセス起因である。
【０００６】(B)についてはセル選択時にセンスアンプ
から主ビット線〜副ビット線〜メモリセル〜副ビット線
〜バンク選択トランジスタ〜仮想接地（仮想GND）線に
至る電流経路中の抵抗値に起因している。
から主ビット線〜副ビット線〜メモリセル〜副ビット線
〜バンク選択トランジスタ〜仮想接地（仮想GND）線に
至る電流経路中の抵抗値に起因している。
【０００７】これに対して、(C)についてはビットコン
タクト当たりのバンク選択線本数に起因している。
タクト当たりのバンク選択線本数に起因している。
【０００８】前記(C)については、従来例として図4に示
すように、ビットコンタクト１ヶ当たり３本の選択信号
線によってバンク列を選択することが可能なメモリセル
が出願され、公知となっている（特開平5-283655号公
報）。
すように、ビットコンタクト１ヶ当たり３本の選択信号
線によってバンク列を選択することが可能なメモリセル
が出願され、公知となっている（特開平5-283655号公
報）。
【０００９】ここで従来例の動作説明を図4を使って説
明する。例えば図4中の３０３ＢＣのメモリセルを選択
する場合、それぞれCS、VS、BSi+1、SBC、WL0、BSiの選
択信号線をHレベル、SCD、WL1〜WLsの選択信号線をＬレ
ベルにすることによりセンスアンプ３１４からGNDに至
る図中の波線で示すような、電流経路が形成される。
明する。例えば図4中の３０３ＢＣのメモリセルを選択
する場合、それぞれCS、VS、BSi+1、SBC、WL0、BSiの選
択信号線をHレベル、SCD、WL1〜WLsの選択信号線をＬレ
ベルにすることによりセンスアンプ３１４からGNDに至
る図中の波線で示すような、電流経路が形成される。
【００１０】303BCのメモリセルのしきい値をイオン注
入等によって制御することにより、前記電流経路を流れ
る電流値を制御することが可能となる。例えば前記303B
CのメモリセルはN型のトランジスタであるからチャネル
に対して、Ｐ型不純物のボロンをイオン注入し、メモリ
セルのしきい値を電源電圧VDD以上に設定した場合、ワ
ード選択線WL0をHレベルにし選択状態にしても前記電流
経路には電流が流れない。この状態を例えばデータ
‘１'とする。一方前記メモリセル303のチャネルにＰ型
不純物を注入しない場合は、基板の初期しきい値がメモ
リセルのしきい値になる。初期のしきい値を電源電圧VD
Dより低く設定することにより、ワード選択線WL0をHレ
ベルにし選択状態にした場合、前記電流経路に電流が流
れる。この状態を例えばデータ‘０'とすることによっ
て、‘１'、‘０'の判別が可能となる。
入等によって制御することにより、前記電流経路を流れ
る電流値を制御することが可能となる。例えば前記303B
CのメモリセルはN型のトランジスタであるからチャネル
に対して、Ｐ型不純物のボロンをイオン注入し、メモリ
セルのしきい値を電源電圧VDD以上に設定した場合、ワ
ード選択線WL0をHレベルにし選択状態にしても前記電流
経路には電流が流れない。この状態を例えばデータ
‘１'とする。一方前記メモリセル303のチャネルにＰ型
不純物を注入しない場合は、基板の初期しきい値がメモ
リセルのしきい値になる。初期のしきい値を電源電圧VD
Dより低く設定することにより、ワード選択線WL0をHレ
ベルにし選択状態にした場合、前記電流経路に電流が流
れる。この状態を例えばデータ‘０'とすることによっ
て、‘１'、‘０'の判別が可能となる。
【００１１】
【発明が解決しようとする課題】しかし、図4に示した
従来例のメモリセルでは図中波線で示した電流経路中に
313、329、325、303BC、327、313、315の計７ヶのN型ト
ランジスタが直列に存在する。すなわち、上述した従来
のNOR型セルにおいては、前記電流経路中の抵抗値を決
める直列接続のトランジスターの数(n)は7であり、ビッ
トコンタクト当たりのバンク選択線の本数(m)は3であ
る。
従来例のメモリセルでは図中波線で示した電流経路中に
313、329、325、303BC、327、313、315の計７ヶのN型ト
ランジスタが直列に存在する。すなわち、上述した従来
のNOR型セルにおいては、前記電流経路中の抵抗値を決
める直列接続のトランジスターの数(n)は7であり、ビッ
トコンタクト当たりのバンク選択線の本数(m)は3であ
る。
【００１２】同様に、図5に示す特開平5-167042号公報
に開示された「読み出し専用メモリ」においては、前記
電流経路中の抵抗値を決める直列接続のトランジスター
の数(n)は６であり、ビットコンタクト当たりのバンク
選択線の本数(m)は４である。
に開示された「読み出し専用メモリ」においては、前記
電流経路中の抵抗値を決める直列接続のトランジスター
の数(n)は６であり、ビットコンタクト当たりのバンク
選択線の本数(m)は４である。
【００１３】このように、従来の技術そのままでは、バ
ンク選択線・バンク選択トランジスタを削減することは
できない。
ンク選択線・バンク選択トランジスタを削減することは
できない。
【００１４】そこで、本発明は、前記NOR型セルにおい
て、メモリセルアレイの構成を変更することによって、
それぞれ前記電流経路中の抵抗値を決める直列接続のト
ランジスターの数(n)とビットコンタクト当たりのバン
ク選択線の本数(m)を削減することによって、より高集
積化が可能なマスクROM用のメモリセルを提供すること
を課題としている。
て、メモリセルアレイの構成を変更することによって、
それぞれ前記電流経路中の抵抗値を決める直列接続のト
ランジスターの数(n)とビットコンタクト当たりのバン
ク選択線の本数(m)を削減することによって、より高集
積化が可能なマスクROM用のメモリセルを提供すること
を課題としている。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、主ビット線及び仮想接地線に対して、１
個のコンタクト及び４個のバンク選択トランジスタを介
して４本の副ビット線を接続し、それぞれの前記副ビッ
ト線を３本のバンク選択線に入力するとともに、主ビッ
ト線の左右に平行に２本の仮想接地線を配置したマスク
ROM用メモリセルであって、前記バンク選択線及び前記
仮想接地線の信号レベルに基づいてメモリセルトランジ
スタを選択するようにしている。
めの本発明は、主ビット線及び仮想接地線に対して、１
個のコンタクト及び４個のバンク選択トランジスタを介
して４本の副ビット線を接続し、それぞれの前記副ビッ
ト線を３本のバンク選択線に入力するとともに、主ビッ
ト線の左右に平行に２本の仮想接地線を配置したマスク
ROM用メモリセルであって、前記バンク選択線及び前記
仮想接地線の信号レベルに基づいてメモリセルトランジ
スタを選択するようにしている。
【００１６】又、本発明においては、 主ビット線及び
仮想接地線に対して、１個のコンタクト及び2個のバン
ク選択トランジスタを介して４本の副ビット線を接続
し、それぞれの前記副ビット線を１本のバンク選択線に
入力してもよい。
仮想接地線に対して、１個のコンタクト及び2個のバン
ク選択トランジスタを介して４本の副ビット線を接続
し、それぞれの前記副ビット線を１本のバンク選択線に
入力してもよい。
【００１７】すなわち、本発明においては、主・副ビッ
ト線構成及び仮想接地（仮想GND）方式を採用すること
により、ビットコンタクト１個当たりに複数のメモリセ
ルTrが接続されるようなマスクROM用のNOR型セルにおい
て、主ビット線コンタクト及び仮想接地（仮想GND）線
コンタクトを中心に上下のメモリセル列のドレイン及び
ソースを形成する副ビット線の内、副ビット線を共用化
し且つ、主ビット線及び仮想接地（仮想GND）線と副ビ
ット線をバンク選択トランジスタ１個を介して接続する
ことによって、ワード選択線と平行に配置されるバンク
選択線の主ビットコンタクト又は仮想接地（仮想GND）
線コンタクト当たりの本数ｎとメモリセル選択時にセン
スアンプから主ビット線〜副ビット線〜メモリセル〜副
ビット線〜バンク選択トランジスタ〜仮想接地（仮想GN
D）線に至る電流経路内に存在する直列接続のN型トラン
ジスタの数ｍとの積mｎを低減している。
ト線構成及び仮想接地（仮想GND）方式を採用すること
により、ビットコンタクト１個当たりに複数のメモリセ
ルTrが接続されるようなマスクROM用のNOR型セルにおい
て、主ビット線コンタクト及び仮想接地（仮想GND）線
コンタクトを中心に上下のメモリセル列のドレイン及び
ソースを形成する副ビット線の内、副ビット線を共用化
し且つ、主ビット線及び仮想接地（仮想GND）線と副ビ
ット線をバンク選択トランジスタ１個を介して接続する
ことによって、ワード選択線と平行に配置されるバンク
選択線の主ビットコンタクト又は仮想接地（仮想GND）
線コンタクト当たりの本数ｎとメモリセル選択時にセン
スアンプから主ビット線〜副ビット線〜メモリセル〜副
ビット線〜バンク選択トランジスタ〜仮想接地（仮想GN
D）線に至る電流経路内に存在する直列接続のN型トラン
ジスタの数ｍとの積mｎを低減している。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１９】[第１実施形態]図1は本発明のマスクROM用
のメモリセルアレイの回路図であり、図2は本発明のマ
スクROM用のメモリセルアレイのレイアウト図である。
図1及び図2に示すように、本発明のマスクROM用のメモ
リセルアレイにおいては、主ビット線DGiと前記主ビッ
ト線DGiの左右に平行に配置された第１の仮想接地（仮
想GND）線VGiと第２の仮想接地（仮想GND）線VGi+1は金
属配線によって形成される。
のメモリセルアレイの回路図であり、図2は本発明のマ
スクROM用のメモリセルアレイのレイアウト図である。
図1及び図2に示すように、本発明のマスクROM用のメモ
リセルアレイにおいては、主ビット線DGiと前記主ビッ
ト線DGiの左右に平行に配置された第１の仮想接地（仮
想GND）線VGiと第２の仮想接地（仮想GND）線VGi+1は金
属配線によって形成される。
【００２０】主ビット線DGiは列選択線Yiによって制御
される列セレクトトランジスタ501を介して、電流検出
タイプのセンスアンプに接続され、仮想接地（仮想GN
D）線VGi,VGi+1は、前記列選択線Yiによって制御される
列セレクトトランジスタ500又は502及び、仮想接地（仮
想GND）選択信号VYi、VYi+1によって制御される仮想接
地（仮想GND）選択トランジスタ３００，３０１，３０
２，３０３を介してプリチャージ回路又はGNDに接続さ
れる。
される列セレクトトランジスタ501を介して、電流検出
タイプのセンスアンプに接続され、仮想接地（仮想GN
D）線VGi,VGi+1は、前記列選択線Yiによって制御される
列セレクトトランジスタ500又は502及び、仮想接地（仮
想GND）選択信号VYi、VYi+1によって制御される仮想接
地（仮想GND）選択トランジスタ３００，３０１，３０
２，３０３を介してプリチャージ回路又はGNDに接続さ
れる。
【００２１】又、主ビット線及び仮想接地（仮想GND）
線に平行に配置された副ビット線200-209はN+拡散層、
前記副ビット線に対して直行方向に配置されたワード選
択線WLni、BSniは多結晶シリコン配線によって形成され
る。
線に平行に配置された副ビット線200-209はN+拡散層、
前記副ビット線に対して直行方向に配置されたワード選
択線WLni、BSniは多結晶シリコン配線によって形成され
る。
【００２２】メモリセル100〜155は前記副ビット線と前
記ワード選択線の交差部分をドレイン又はソース電極と
し、交差部分に挟まれた部分をチャネルとして形成され
る。
記ワード選択線の交差部分をドレイン又はソース電極と
し、交差部分に挟まれた部分をチャネルとして形成され
る。
【００２３】メモリセルのチャネル部分には拡散工程に
おいて、Ｐ型の不純物イオン注入を行うか、行わないか
により、あらかじめしきい値電圧を設定しておく。
おいて、Ｐ型の不純物イオン注入を行うか、行わないか
により、あらかじめしきい値電圧を設定しておく。
【００２４】２本の隣接した前記副ビット線と複数のワ
ード選択線によって形成されるメモリセル群のことをバ
ンク列と呼び、前記バンク列は一本の主ビット線に対し
て図中のバンク選択トランジスタ001〜022を介して複数
が接続されている。
ード選択線によって形成されるメモリセル群のことをバ
ンク列と呼び、前記バンク列は一本の主ビット線に対し
て図中のバンク選択トランジスタ001〜022を介して複数
が接続されている。
【００２５】図1に示すように、副ビット線202と201に
よって形成されるバンク列BL1、副ビット線202と203に
よって形成されるバンク列BL2、副ビット線203と204に
よって形成されるバンク列BL3、副ビット線204と205に
よって形成されるバンク列BL4、副ビット線202と207に
よって形成されるバンク列BL5、副ビット線202と208に
よって形成されるバンク列BL6、副ビット線208と204に
よって形成されるバンク列BL7、副ビット線204と209に
よって形成されるバンク列BL8の計８つのバンク列があ
る。
よって形成されるバンク列BL1、副ビット線202と203に
よって形成されるバンク列BL2、副ビット線203と204に
よって形成されるバンク列BL3、副ビット線204と205に
よって形成されるバンク列BL4、副ビット線202と207に
よって形成されるバンク列BL5、副ビット線202と208に
よって形成されるバンク列BL6、副ビット線208と204に
よって形成されるバンク列BL7、副ビット線204と209に
よって形成されるバンク列BL8の計８つのバンク列があ
る。
【００２６】そして、各バンク列のドレイン電極を形成
する副ビット線202、203、204、208の一端がそれぞれバ
ンク選択トランジスタ002、001、003、022及びビットコ
ンタクト400を介して主ビット線DGiへ、バンク列BL1,BL
2のソース電極を形成する副ビット線201,202の一端がバ
ンク選択トランジスタ007、004及び仮想接地（仮想GN
D）コンタクト408を介して仮想接地（仮想GND）線VGi
へ、バンク列BL5,BL6のソース電極を形成する副ビット
線207,202の一端がバンク選択トランジスタ017、020及
び仮想接地（仮想GND）コンタクト403を介して仮想接地
（仮想GND）線VGiへ、バンク列BL3,BL4のソース電極を
形成する副ビット線204,205の一端がバンク選択トラン
ジスタ008、005及び仮想接地（仮想GND）コンタクト405
を介して仮想接地（仮想GND）線VGi+1へ、バンク列BL7,
BL8のソース電極を形成する副ビット線204,209の一端が
バンク選択トランジスタ018、015及び仮想接地（仮想GN
D）コンタクト404を介して仮想接地（仮想GND）線VGi+1
へ接続されている。
する副ビット線202、203、204、208の一端がそれぞれバ
ンク選択トランジスタ002、001、003、022及びビットコ
ンタクト400を介して主ビット線DGiへ、バンク列BL1,BL
2のソース電極を形成する副ビット線201,202の一端がバ
ンク選択トランジスタ007、004及び仮想接地（仮想GN
D）コンタクト408を介して仮想接地（仮想GND）線VGi
へ、バンク列BL5,BL6のソース電極を形成する副ビット
線207,202の一端がバンク選択トランジスタ017、020及
び仮想接地（仮想GND）コンタクト403を介して仮想接地
（仮想GND）線VGiへ、バンク列BL3,BL4のソース電極を
形成する副ビット線204,205の一端がバンク選択トラン
ジスタ008、005及び仮想接地（仮想GND）コンタクト405
を介して仮想接地（仮想GND）線VGi+1へ、バンク列BL7,
BL8のソース電極を形成する副ビット線204,209の一端が
バンク選択トランジスタ018、015及び仮想接地（仮想GN
D）コンタクト404を介して仮想接地（仮想GND）線VGi+1
へ接続されている。
【００２７】各バンク選択トランジスタは多結晶Si配線
で形成されたバンク選択線をゲート入力とし、前記バン
ク選択線の組み合わせにより前記８列のバンク列のうち
２列のバンク列のドレイン側の副ビット線が主ビット線
に接続され、ソース側の副ビット線がVGi及びVGi+1に接
続される。
で形成されたバンク選択線をゲート入力とし、前記バン
ク選択線の組み合わせにより前記８列のバンク列のうち
２列のバンク列のドレイン側の副ビット線が主ビット線
に接続され、ソース側の副ビット線がVGi及びVGi+1に接
続される。
【００２８】本発明の大容量の読み出し専用メモリセル
は、上記の８バンク列BL1〜BL8及びビットコンタクト40
0、仮想接地（仮想GND）コンタクト403,404,405,408、
バンク選択トランジスタ００２，００３、００１，０２
２，００４，００７，００８，００５，０１５、０１
８，０１７，０１４、主ビット線DGi、仮想接地（仮想G
ND）線VGi,VGi+1で構成されたセルアレイを基本単位と
して、ビット方向及びワード方向に繰り返し配置されて
いる。
は、上記の８バンク列BL1〜BL8及びビットコンタクト40
0、仮想接地（仮想GND）コンタクト403,404,405,408、
バンク選択トランジスタ００２，００３、００１，０２
２，００４，００７，００８，００５，０１５、０１
８，０１７，０１４、主ビット線DGi、仮想接地（仮想G
ND）線VGi,VGi+1で構成されたセルアレイを基本単位と
して、ビット方向及びワード方向に繰り返し配置されて
いる。
【００２９】次に、図1及び図2を参照して、本発明の動
作について説明する。
作について説明する。
【００３０】図1及び図2に示したメモリセルトランジス
タ101を選択する場合、列選択線YiをHレベルにして、主
ビット線をセンスアンプ回路に接続すると共に仮想接地
（仮想GND）線VGi,VGi+1を選択状態にする。
タ101を選択する場合、列選択線YiをHレベルにして、主
ビット線をセンスアンプ回路に接続すると共に仮想接地
（仮想GND）線VGi,VGi+1を選択状態にする。
【００３１】次に仮想接地（仮想GND）選択線VYiをHレ
ベルVYi＋1をＬレベルにして第１の仮想接地（仮想GN
D）線VGiを接地し、第２の仮想接地（仮想GND）線VGi+1
をプリチャージ回路に接続しプリチャージレベルにす
る。その後バンク選択線BS1i、BS3iをＨレベルにしバン
ク選択トランジスタ002,001,004,005を活性化しON状態
にする。尚その他のバンク選択線については全てＬレベ
ルにする。
ベルVYi＋1をＬレベルにして第１の仮想接地（仮想GN
D）線VGiを接地し、第２の仮想接地（仮想GND）線VGi+1
をプリチャージ回路に接続しプリチャージレベルにす
る。その後バンク選択線BS1i、BS3iをＨレベルにしバン
ク選択トランジスタ002,001,004,005を活性化しON状態
にする。尚その他のバンク選択線については全てＬレベ
ルにする。
【００３２】以上の動作により、選択メモリセル101を
含んだバンク列BL1のドレイン側副ビット線202と選択セ
ル101と主ビット線に対して対称位置のメモリセル104を
含んだバンク列BL4のドレイン側の副ビット線204がそれ
ぞれバンク選択トランジスタ002、001を介して主ビット
線DGiに接続される。
含んだバンク列BL1のドレイン側副ビット線202と選択セ
ル101と主ビット線に対して対称位置のメモリセル104を
含んだバンク列BL4のドレイン側の副ビット線204がそれ
ぞれバンク選択トランジスタ002、001を介して主ビット
線DGiに接続される。
【００３３】また同時に選択メモリセル101を含んだバ
ンク列BL1のソース側の副ビット線201がバンク選択トラ
ンジスタ004を介して仮想接地（仮想GND）線VGiに接続
され、選択セル101と主ビット線に対して対称位置のメ
モリセル104を含んだバンク列BL4のソース側の副ビット
線205がバンク選択トランジスタ005を介して仮想接地
（仮想GND）線VGi+1に接続される。
ンク列BL1のソース側の副ビット線201がバンク選択トラ
ンジスタ004を介して仮想接地（仮想GND）線VGiに接続
され、選択セル101と主ビット線に対して対称位置のメ
モリセル104を含んだバンク列BL4のソース側の副ビット
線205がバンク選択トランジスタ005を介して仮想接地
（仮想GND）線VGi+1に接続される。
【００３４】ここで、選択したいメモリセル101のゲー
ト入力を形成するワード選択線WL0iをＨレベルに他のワ
ード選択線を全てＬレベルにすることにより図中１０
０，１０１，１０２，１０３，１０４，１０５のメモリ
セルが活性化状態となり、この際、センスアンプ〜列選
択トランジスタ501〜主ビット線DGi〜ビット線コンタク
ト400〜バンク選択トランジスタ002〜副ビット線202〜
メモリセル101〜副ビット線201〜バンク選択トランジス
タ004〜仮想接地（仮想GND）線VGi〜列選択トランジス
タ500〜仮想接地（仮想GND）選択トランジスタ300〜GND
に至る電流経路（電流PASS１）とセンスアンプ〜列選択
トランジスタ501〜主ビット線DGi〜ビット線コンタクト
400〜バンク選択トランジスタ001〜副ビット線204〜メ
モリセル104〜副ビット線205〜バンク選択トランジスタ
005〜仮想接地（仮想GND）線VGi+1〜列選択トランジス
タ502〜仮想接地（仮想GND）選択トランジスタ302〜プ
リチャージ回路に至る電流経路（電流PASS２）が形成さ
れる。
ト入力を形成するワード選択線WL0iをＨレベルに他のワ
ード選択線を全てＬレベルにすることにより図中１０
０，１０１，１０２，１０３，１０４，１０５のメモリ
セルが活性化状態となり、この際、センスアンプ〜列選
択トランジスタ501〜主ビット線DGi〜ビット線コンタク
ト400〜バンク選択トランジスタ002〜副ビット線202〜
メモリセル101〜副ビット線201〜バンク選択トランジス
タ004〜仮想接地（仮想GND）線VGi〜列選択トランジス
タ500〜仮想接地（仮想GND）選択トランジスタ300〜GND
に至る電流経路（電流PASS１）とセンスアンプ〜列選択
トランジスタ501〜主ビット線DGi〜ビット線コンタクト
400〜バンク選択トランジスタ001〜副ビット線204〜メ
モリセル104〜副ビット線205〜バンク選択トランジスタ
005〜仮想接地（仮想GND）線VGi+1〜列選択トランジス
タ502〜仮想接地（仮想GND）選択トランジスタ302〜プ
リチャージ回路に至る電流経路（電流PASS２）が形成さ
れる。
【００３５】このうち電流経路（電流PASS２）は、プリ
チャージ回路にてプリチャージすることにより、遮断さ
れる。
チャージ回路にてプリチャージすることにより、遮断さ
れる。
【００３６】以上により、拡散工程にてメモリセル101
のしきい値電圧を電源電圧VDD以上に設定した場合はメ
モリセル101はONしないため、前記電流経路（電流PASS
１）にはDC電流が流れない。逆に拡散工程にてメモリセ
ル101のしきい値を基板の初期Vtに設定した場合はメモ
リセル101がON状態となり、前記電流経路（電流PASS1）
にDC電流が流れる。センスアンプにおいて上記の電流を
検出することにより、'1'、'0'のデータ判定が可能とな
る。
のしきい値電圧を電源電圧VDD以上に設定した場合はメ
モリセル101はONしないため、前記電流経路（電流PASS
１）にはDC電流が流れない。逆に拡散工程にてメモリセ
ル101のしきい値を基板の初期Vtに設定した場合はメモ
リセル101がON状態となり、前記電流経路（電流PASS1）
にDC電流が流れる。センスアンプにおいて上記の電流を
検出することにより、'1'、'0'のデータ判定が可能とな
る。
【００３７】実際の大容量のマスクＲＯＭデバイスで
は、図１で示した第1実施形態のメモリセルアレイ回路
を基本単位として、ワード線方向及びビット線方向に繰
り返し配置されメモリセルが構築されている。
は、図１で示した第1実施形態のメモリセルアレイ回路
を基本単位として、ワード線方向及びビット線方向に繰
り返し配置されメモリセルが構築されている。
【００３８】図１において１バンク列にビット線方向３
２個のメモリセルが配置されているとし、基本単位をワ
ード線方向に関してメモリセル４ビット分、ビット線方
向に関して２バンク列分（メモリセル６４ビット分）と
すると、例えば２Ｍbitのメモリセルを構築する場合
は、ワード方向に前記基本単位のメモリセルアレイを２
５６ブロック分、ビット線方向に３２ブロック分配置す
ることにより実現される。従って１本の主ビット線には
複数のコンタクトが存在していることになる。
２個のメモリセルが配置されているとし、基本単位をワ
ード線方向に関してメモリセル４ビット分、ビット線方
向に関して２バンク列分（メモリセル６４ビット分）と
すると、例えば２Ｍbitのメモリセルを構築する場合
は、ワード方向に前記基本単位のメモリセルアレイを２
５６ブロック分、ビット線方向に３２ブロック分配置す
ることにより実現される。従って１本の主ビット線には
複数のコンタクトが存在していることになる。
【００３９】[第２実施形態]ここで、以上説明した第１
実施形態においては、基本単位ブロックにおいて主ビッ
ト線及び仮想接地（仮想GND）線と副ビット線の間に必
ずバンク選択トランジスタが１個介しているため、非選
択のブロックに関しては、バンク選択線をＬレベルにし
ておけば、主ビット線には選択された基本単位ブロック
の副ビット線のみが容量としてみえてくるだけである。
実施形態においては、基本単位ブロックにおいて主ビッ
ト線及び仮想接地（仮想GND）線と副ビット線の間に必
ずバンク選択トランジスタが１個介しているため、非選
択のブロックに関しては、バンク選択線をＬレベルにし
ておけば、主ビット線には選択された基本単位ブロック
の副ビット線のみが容量としてみえてくるだけである。
【００４０】このような構成にすることによりビット線
の充放電を短時間で行うことができるため、センスアン
プで電流検出が容易に出来、その結果高速な読み出しが
可能となる。第１実施形態のメモリセルはアクセススピ
ードを重視する製品で非常に有効である。
の充放電を短時間で行うことができるため、センスアン
プで電流検出が容易に出来、その結果高速な読み出しが
可能となる。第１実施形態のメモリセルはアクセススピ
ードを重視する製品で非常に有効である。
【００４１】しかし、アクセスのスピードはそれほど重
視せず、より大容量・低価格のマスクROMのニーズも多
くある。
視せず、より大容量・低価格のマスクROMのニーズも多
くある。
【００４２】図3は、このような場合に有効な本発明の
第２実施形態の回路図である。図３に示すように、第２
実施形態の回路においては、主ビット線DGiに対して、
副ビット線203,208をバンク選択線を介さず直接接続し
ている。
第２実施形態の回路図である。図３に示すように、第２
実施形態の回路においては、主ビット線DGiに対して、
副ビット線203,208をバンク選択線を介さず直接接続し
ている。
【００４３】この結果、１本の主ビット線及び仮想接地
（仮想GND）線に対して、選択された副ビット線のN+拡
散層に加えて、非選択のブロックの６３本の副ビット線
N+拡散層容量がみえるてくるため、ビット線充放電時の
時定数τ（Ｃ×Ｒ）は、前述の２Ｍbitのメモリセルで
考えた場合、第１実施形態に比べて約４倍に増加する。
（仮想GND）線に対して、選択された副ビット線のN+拡
散層に加えて、非選択のブロックの６３本の副ビット線
N+拡散層容量がみえるてくるため、ビット線充放電時の
時定数τ（Ｃ×Ｒ）は、前述の２Ｍbitのメモリセルで
考えた場合、第１実施形態に比べて約４倍に増加する。
【００４４】１バンク列あたりの抵抗・容量はそれぞれ
副ビット線のN+拡散層容量ＣN=1pF、N+拡散抵抗ＲN=20k
Ω、主ビット線のAl配線容量ＣA=1pF、Al配線抵抗ＲA=1
5Ω程度と予想されるので、それぞれビット線方向に基
本単位ブロックが３２ブロック配置された場合のビット
線充放電時の時定数τは、第１実施形態においては約40
ns、第２実施形態においては約165nsになる。ビット線
の充放電時間の他に、内部回路動作で50ns程度の遅延が
考えられるので、第１実施形態においては全体で100n
s、第２実施形態においては250nsの時間でデータ読み出
しが可能であると推定できる。
副ビット線のN+拡散層容量ＣN=1pF、N+拡散抵抗ＲN=20k
Ω、主ビット線のAl配線容量ＣA=1pF、Al配線抵抗ＲA=1
5Ω程度と予想されるので、それぞれビット線方向に基
本単位ブロックが３２ブロック配置された場合のビット
線充放電時の時定数τは、第１実施形態においては約40
ns、第２実施形態においては約165nsになる。ビット線
の充放電時間の他に、内部回路動作で50ns程度の遅延が
考えられるので、第１実施形態においては全体で100n
s、第２実施形態においては250nsの時間でデータ読み出
しが可能であると推定できる。
【００４５】また図３のような構成をとることにより、
ビット線コンタクトあたりのバンク選択線の本数を一本
にまで減らすことが可能となる。
ビット線コンタクトあたりのバンク選択線の本数を一本
にまで減らすことが可能となる。
【００４６】一方、仮想接地（仮想GND）線VGi,VGi+1に
関しても、同様の手段において、仮想接地（仮想GND）
線あたりのバンク選択線の本数を一本に減らすことが可
能となる。ビット線方向に、図３のブロックを基本単位
ブロックとして、３２ブロック分配置された場合を考え
ると、本発明一実施例に対して、ビット線方向のバンク
選択線の本数は１９２本から６４本に減らすことが可能
となる。
関しても、同様の手段において、仮想接地（仮想GND）
線あたりのバンク選択線の本数を一本に減らすことが可
能となる。ビット線方向に、図３のブロックを基本単位
ブロックとして、３２ブロック分配置された場合を考え
ると、本発明一実施例に対して、ビット線方向のバンク
選択線の本数は１９２本から６４本に減らすことが可能
となる。
【００４７】バンク選択線の他に、ワード選択線が２０
４８本配置され、この本数は両者で変わらないので、ビ
ット線方向に存在する選択線の本数は２２４４本と２１
１２本の差になる。ワード選択線及びバンク選択線は多
結晶Siにて形成されるので、多結晶Siの最小ピッチを1u
mで、基本単位ブロックを３２ブロック配置した場合の
ビット線方向のサイズを比較すると、本発明二実施例で
メモリセルのビット線方向のサイズを６％縮小できるこ
とになる。
４８本配置され、この本数は両者で変わらないので、ビ
ット線方向に存在する選択線の本数は２２４４本と２１
１２本の差になる。ワード選択線及びバンク選択線は多
結晶Siにて形成されるので、多結晶Siの最小ピッチを1u
mで、基本単位ブロックを３２ブロック配置した場合の
ビット線方向のサイズを比較すると、本発明二実施例で
メモリセルのビット線方向のサイズを６％縮小できるこ
とになる。
【００４８】
【発明の効果】以上説明した本発明によれば、マスクＲ
ＯＭ用のメモリセルにおいて、単位ビット当たりの面積
が最小で且つセンスアンプから見たセルのON電流を最大
に取ることができる。
ＯＭ用のメモリセルにおいて、単位ビット当たりの面積
が最小で且つセンスアンプから見たセルのON電流を最大
に取ることができる。
【００４９】具体的には、本発明によれば、選択時の電
流経路中に計６ヶのN型トランジスタしか存在せず、ト
ランジスタ１個分のON抵抗が削減されているため、ON電
流検出時のセンスアンプの動作マージンを広く設定する
ことが可能になる。すなわち、主ビット線及び仮想接地
（仮想GND）線と副ビット線を接続するにあたり、バン
ク選択トランジスタを１ヶしか介していないため、セン
スアンプからメモリセルを介してGNDへ至る電流経路中
にバンク選択トランジスタが２個しか直列接続せず、ON
セル選択時のON電流を多く取れることから、センスアン
プマージンを広く設定することが可能になる。
流経路中に計６ヶのN型トランジスタしか存在せず、ト
ランジスタ１個分のON抵抗が削減されているため、ON電
流検出時のセンスアンプの動作マージンを広く設定する
ことが可能になる。すなわち、主ビット線及び仮想接地
（仮想GND）線と副ビット線を接続するにあたり、バン
ク選択トランジスタを１ヶしか介していないため、セン
スアンプからメモリセルを介してGNDへ至る電流経路中
にバンク選択トランジスタが２個しか直列接続せず、ON
セル選択時のON電流を多く取れることから、センスアン
プマージンを広く設定することが可能になる。
【００５０】又、本発明によれば、ビットコンタクト及
び、仮想接地（仮想GND）コンタクト１個当たりに選択
信号線は３本で済むため、単位ビット当たりのセル面積
は、従来例と同等であるが、電流経路中の直列接続トラ
ンジスタ数が１個少ないため、１バンク中のセル段数を
従来例に対して更に増やすことができ、更なる高集積化
が可能となる。すなわち、副ビット線をビットコンタク
トを挟んで上下のバンク列で共用して使用していること
により、ビット線コンタクト当たりの選択線本数を従来
の４本から３本に削減することができる。
び、仮想接地（仮想GND）コンタクト１個当たりに選択
信号線は３本で済むため、単位ビット当たりのセル面積
は、従来例と同等であるが、電流経路中の直列接続トラ
ンジスタ数が１個少ないため、１バンク中のセル段数を
従来例に対して更に増やすことができ、更なる高集積化
が可能となる。すなわち、副ビット線をビットコンタク
トを挟んで上下のバンク列で共用して使用していること
により、ビット線コンタクト当たりの選択線本数を従来
の４本から３本に削減することができる。
【００５１】又、本発明によれば、アクセススピード25
0ns程度の低速のマスクROMデバイスにおいて、主ビット
線及び仮想接地（仮想GND）線に対して、副ビット線を
直接接続することにより、コンタクト一個あたりのバン
ク選択線本数を一本にすることができ、ビット線方向の
メモリセルサイズを第1実施形態に比べて６％縮小する
ことが可能になる。
0ns程度の低速のマスクROMデバイスにおいて、主ビット
線及び仮想接地（仮想GND）線に対して、副ビット線を
直接接続することにより、コンタクト一個あたりのバン
ク選択線本数を一本にすることができ、ビット線方向の
メモリセルサイズを第1実施形態に比べて６％縮小する
ことが可能になる。
【図１】本発明の第１実施形態の回路図。
【図２】本発明の第１実施形態のレイアウト図。
【図３】本発明の第２実施形態の回路図。
【図４】従来例（特開平５−２８３６５５号公報）の回
路図。
路図。
【図５】従来例（特開平５−１６７０４２号公報）の回
路図。
路図。
ＷＬｎｉ ワード選択線 ＢＳｎｉ バンク選択線 ＶＧｉ，ＶＧｉ＋１ 仮想接地（仮想ＧＮＤ）線 ＤＧｉ 主ビット線 Ｙｉ 列選択線 ＶＹｉ，ＶＹｉ＋１ 仮想接地（仮想ＧＮＤ）選択線 ００１−０２２ バンク選択Ｔｒ １００−１５５ メモリセルＴｒ ２００−２０９ 副ビット線 ３００−３０３ 仮想接地（仮想ＧＮＤ）選択Ｔｒ ４００−４０８ ビット線コンタクト ５００−５０２ 列選択Ｔｒ
Claims (6)
- 【請求項１】 主ビット線の左右に平行に２本の仮想接
地線を配置するとともに、前記主ビット線上の一つのコ
ンタクトに対して、第１乃至第４バンク選択トランジス
タ、第１乃至第４副ビット線及び第１乃至第３バンク選
択線を配置したマスクＲＯＭ用メモリセルであって、 前記第１及び第２バンク選択トランジスタを介して前記
第１および第２副ビット線を前記主ビット線上の一つの
コンタクトに接続するとともに、前記第１及び第２バン
ク選択トランジスタのゲート電極に共通に第１バンク選
択線を接続し、 前記第３副ビット線上の第３バンク選択トランジスタの
ゲート電極に第２バンク選択線を接続し、 前記第４副ビット線上の第４バンク選択トランジスタの
ゲート電極に第３バンク選択線を接続し、 前記バンク選択線及び前記仮想接地線の信号レベルに基
づいてメモリセルトランジスタを選択することを特徴と
するマスクＲＯＭ用メモリセル。 - 【請求項２】 ２次元ＸＹ平面に配列される前記メモリ
セルの基本単位は、 Ｙ方向においては、第１仮想接地線と、前記第１仮想接
地線に平行して隣接する主ビット線と、前記主ビット線
に平行して隣接する第２仮想接地線とを有し、 Ｘ方向においては、第１バンク選択線と、前記第１バン
ク選択線に平行して隣接する第２バンク選択線と、前記
第２バンク選択線に平行して隣接する第１ワード選択線
と、前記第１ワード選択線に平行して隣接する第２ワー
ド選択線と、前記第２ワード選択線に平行して隣接する
第３ワード選択線とを有することを特徴とする請求項１
記載のマスクＲＯＭ用メモリセル。 - 【請求項３】 主ビット線の左右に平行に２本の仮想接
地線を配置するとともに、前記主ビット線上の一つのコ
ンタクトに対して、第１及び第２バンク選択トランジス
タ、第１乃至第４副ビット線及び１本のバンク選択線を
配置したマスクＲＯＭ用メモリセルであって、 前記第１及び第２バンク選択トランジスタを介して前記
第１および第２副ビット線を前記主ビット線上の一つの
コンタクトに接続するとともに、前記第１及び第２バン
ク選択トランジスタのゲート電極に共通に第１バンク選
択線を接続し、 前記第３副ビット線を前記主ビット線上
の一つのコンタクトに接続し、 前記第４副ビット線を前記仮想接地線上の一つのコンタ
クトに接続し、 前記バンク選択線及び前記仮想接地線の信号レベルに基
づいてメモリセルトランジスタを選択することを特徴と
するマスクＲＯＭ用メモリセル。 - 【請求項４】 ２次元ＸＹ平面に配列される前記メモリ
セルの基本単位は、 Ｙ方向においては、第１仮想接地線と、前記第１仮想接
地線に平行して隣接する主ビット線と、前記主ビット線
に平行して隣接する第２仮想接地線とを有し、 Ｘ方向においては、バンク選択線と、前記バンク選択線
に平行して隣接する第１ワード選択線と、前記第１ワー
ド選択線に平行して隣接する第２ワード選択線とを有す
ることを特徴とする請求項３記載のマスクＲＯＭ用メモ
リセル。 - 【請求項５】 ビット線コンタクトを中心にした左右２
列づつ計４つのバンク列を形成する副ビット線を有する
マスクＲＯＭ用メモリセルであって、 前記副ビット線を、直接に又は前記バンク選択トランジ
スタを介して、前記主ビット線に接続し、 前記主ビット線位置に配置される副ビット線以外の副ビ
ット線を、前記ビット線コンタクトを中心にした上下の
バンク列で共用することを特徴とする請求項１乃至４の
いずれかに記載されたマスクＲＯＭ用メモリセル。 - 【請求項６】 仮想接地線コンタクトを中心にした左右
２列づつ計４つのバンク列を形成する副ビット線を有す
るマスクＲＯＭ用メモリセルであって、 前記副ビット線を、直接に又は前記バンク選択トランジ
スタを介して、前記主ビット線に接続し、 前記仮想接地線位置に配置される副ビット線以外の副ビ
ット線を、前記仮想接地線コンタクトを中心にした上下
のバンク列で共用することを特徴とする請求項１乃至４
のいずれかに記載されたマスクＲＯＭ用メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23193798A JP3164211B2 (ja) | 1998-08-18 | 1998-08-18 | マスクｒｏｍ用メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23193798A JP3164211B2 (ja) | 1998-08-18 | 1998-08-18 | マスクｒｏｍ用メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000067590A JP2000067590A (ja) | 2000-03-03 |
| JP3164211B2 true JP3164211B2 (ja) | 2001-05-08 |
Family
ID=16931409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23193798A Expired - Fee Related JP3164211B2 (ja) | 1998-08-18 | 1998-08-18 | マスクｒｏｍ用メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164211B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429889B1 (ko) * | 2002-07-18 | 2004-05-03 | 삼성전자주식회사 | 가상접지선과 비트선을 별개로 프리차지시키는 롬집적회로 장치 |
-
1998
- 1998-08-18 JP JP23193798A patent/JP3164211B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000067590A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |