KR910000651B1 - 반도체기억장치의 기준전위발생회로 - Google Patents

Abstract

내용 없음.

Description

반도체기억장치의 기준전위발생회로

제1도 내지 제3도는 각각 본 발명의 1실시예에 따른 반도체기억장치의 기준전위발생회로를 설명하기 위한 도면.

제4도는 종래의 반도체기억장치의 기준전위발생회로를 설명하기 위한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

15 : 차동증폭기 161, 162 : 바이어스회로

17 : Y셀렉터 18 : Y셀렉터 등가트랜지스터

19 : 데이터기억용 메모리셀 22 : 더미셀(dummy cell)

23 : 출력버퍼 24, 26 : 확산영역

251~255, 271~276 : 워드선

281~283, 291~293, 301~303, 311~313 : 접속구(contact hole)

32 : 더미셀용 트랜지스터영역

본 발명은 메모리셀에서 독출해낸 전위를 비교하기 위한 기준이 되는 전위를 발생시키는 반도체기억장치의 기준전위발생회로에 관한 것이다.

일반적으로 EPROM의 센스앰프에 있어서는 선택된 메모리셀에 기억되어 있는 데이터에 따라 레벨이 변화하는 비트선의 전위와 기준전위를 비교함으로써 기억데이터가 "1"인가 "0"인가를 판정하고 있다.

이와같은 기준전위를 발생시키기 위한 회로로서는 데이터기억용으로 사용되는 메모리셀과 동일한 특성을 갖는 더미셀이 사용되고 있는데, 이 더미셀은 제4도에 나타낸 것처럼 메모리셀어레이영역의 바깥에 단독의 셀로서 배치되어 있다. 제4도에 있어서 참조부호 11은 데이터기억용 메모리셀, 12는 상기 메모리셀(11)이 어레이형상으로 배치된 메모리셀어레이, 13은 기준전위발생용의 더미셀, 14는 이 더미셀(13)을 이용한 기준전위발생회로영역을 나타낸다. 여기에서 상기 더미셀(13)은 선택되어진 메모리셀(11)에 기억된 데이터의 판정에 이용되는 기준전위를 결정하는 역할을 하고 있기 때문에 그 트랜지스터 특성은 데이터기억용 메모리셀(11)의 특성과 일치될 필요가 있다. 따라서 양 셀(11, 13)에는 동일한 셀패턴이 사용되고 있다.

한편, 반도체기억장치에 있어서는 메모리셀의 크기가 칩면적의 대소를 좌우하는 최대의 요인이 되고 있기 때문에 메모리셀의 패턴은 가공상 허용되는 최소의 설계기준을 이용해서 설계된다. 그런데 근래에는 반도체기억장치의 대용량화에 수반해서 소자의 미세화가 추진되고 있는데, 패턴적으로는 동일하게 설계되어 있는 셀이라도 어레이형상으로 다수의 셀이 나란하게 되어 있는 부분과 단독적으로 존재하는 부분에서는 셀의 완성 형상이나 가공상태가 다른 현상이 발생하고 있다.

실제적으로, 배선폭이 1.2㎛ 이하의 설계기준을 이용한 장치에서는 셀부분의 접속구(contact hole; 1.3㎛×1.6㎛)가 어레이형상으로 다수개 나란히 있는 경우에는 잘 뚫려지게(개구)되지만, 단독으로 존재하는 경우에는 개구불량이 일어나는 문제가 생기고 있다. 그 원인은 상세히 해명돼 있지 않지만, 접속구가 다수개 나란히 있는 경우와 단독으로 있는 경우에 대해서 각 레지스트의 응력이 다르고, 단독인 경우에는 레지스트의 응력에 의해 접속구의 패턴이 축소됨으로써 개구불량이 생긴다고 예상된다.

상기한 바와 같이 더미셀의 접속구가 개구불량을 일으키면, 올바른 데이터의 독출이 불가능하게 되어 장치에 대해서 치명상이 되게 된다. 또한, 접속구의 개구불량뿐만이 아니라 제어게이트 및 부유게이트(floating gate)에 사용되고 있는 폴리실리콘층의 가공형상이 다른 경우에는 셀트랜지스터의 게이트길이의 불일치와 더불어 2층게이트의 커플링비율의 불일치에 연결되어 더미셀과 데이터기억용 메모리셀의 트랜지스터 특성이 다르게 되고, 이에 따라 올바른 데이터의 독출이 저해받게 된다.

상술한 바와 같이, 종래의 반도체기억장치의 기준전위발생회로에서는 소자의 미세화가 추진됨에 따라 패턴적으로는 동일하게 설계되어 있는 셀일지라도 어레이형상으로 다수의 셀이 나란하게 되어 있는 부분과 단독적으로 존재하는 부분에서는 셀의 완성형태나 가공상태가 다르게 되어 신뢰성이 저하되는 결점이 있었다.

본 발명은 상기와 같은 사정을 감안해서 이루어진 것으로, 소자의 미세화에 따라 일어나는 가공상의 문제에 기인하여 신뢰성이 저하되는 것을 방지할 수 있도록 되어 있는 반도체기억장치의 기준전위발생회로를 제공하고자 함에 그 목적이 있는 것이다.

상기한 목적을 달성하기 위한 본 발명은 기준전위를 발생시키기 위한 더미셀을 어레이형상으로 나란히 배열돼 있는 더미셀어레이의 중심부근에 배치함과 더불어 더미셀의 소오스를 접지레벨로 접지시키기 위한 전원선의 접속구도 더미셀을 포함하는 상기 더미셀어레이의 중심부근에 배치하도록 되어 있다.

상기와 같이 배치함에 따라 더미셀의 가공형태를 데이터기억용의 메모리셀과 동일하게 할 수 있으므로, 양 셀의 특성을 일치시킬 수 있어 가공상의 문제에 따른 신뢰성의 저하를 방지할 수 있게 된다.

이하, 도면을 참조해서 본 발명의 1 실시예를 상세히 설명한다.

제3도는 반도체기억장치의 기준전위발생회로를 포함하는 주변회로의 개략적인 구성을 나타낸 블록도로서, 도면상의 참조부호 15는 차동증폭기, 161, 162는 바이어스회로, 17은 Y셀렉터, 18은 Y셀렉터 등가트랜지스터, 19는 데이터기억용 메모리셀, 20은 워드선, 21은 비트선, 22는 더미셀, 23은 출력버퍼, Vs는 상기 메모리셀(19)로부터의 독출신호전위, VR은 기준전위이다. 여기에서 상기 차동증폭기(15)는 더미셀(22)의 드레인에 바이어스회로(162)와 Y셀렉터 드가트랜지스터(18)가 접속되어 이루어진 바이어스수단으로부터 소정의 바이어스 전압을 부여해줌으로써 생성되는 기준전위(VR)와 메모리셀로부터 독출된 신호전위(Vs)를 비교하여 기억데이터가 "1"인지 "0"인지를 판정한다. 그리고 이 차동증폭기(15)에 의한 비교결과는 상기 출력버퍼(23)를 통해 독출되게 된다.

제1도는 상기 제3도에 도시된 더미셀(22)의 패턴구성을, 제2도는 상기 메모리셀(19)의 패턴구성을 각각 나타낸 것으로서, 제1도에 있어서 24는 확산영역, 251~255는 워드선을 나타낸 것이다. 상기 확산영역(24)과 워드선(251~255)의 교차부부분이 셀트랜지스터가 되고 있다. 이 패턴은 제2도에 나타낸 데이터기억용 메모리셀의 패턴과 마찬가지로 되어 있고, 메모리셀어레이에 있어서도 확산영역(26)과 워드선(271~276)의 교차부분이 셀트랜지스터로 되고 있다. 한편, 제1도 및 제2도에 있어서는 도면이 복잡하게 되는 것을 방지하기 위해 종방향으로 신장되는 전원선(Vss선) 및 비트선등의 알루미늄배선을 생략하였다. 그리고 각 트랜지스터의 소오스측의 확산영역(24)은 접속구(281~283)를 매개하여 Vss선에 접속되고, 드레인측의 확산영역(24)은 접속구(291~293, 301~303, 311~313)의 각 3개씩의 접속구를 통해 3셋트의 비트선에 각각 접속된다. 그리고 기준전위를 발생시키기 위한 더미셀(22)로서는 점선으로 둘러싸인 영역(32)의 트랜지스터를 사용한다.

이 트랜지스터가 정상으로 동작하기 위해서는 접속구(282, 302)가 바르게 뚤려있을 필요가 있다. 왜냐하면 접속구(282)는 셀트랜지스터의 소오스를 접지레벨로 떨어뜨리고, 접속구(302)는 셀트랜지스터의 드레인과 비트선을 접속시키고 있기 때문이다. 여기에서 더미셀어레이상에 나란하게 되어 있는 접속구(282, 302)에 착안해 본다면 이들 접속구(282, 302)는 어레이의 중심부에 위치하며 다른 접속구(281, 283, 291~293, 301, 303,, 311~313)에 둘러싸여 있다. 따라서 제2도에 나타낸 데이터기억용 셀어레이의 드레인접속과 마찬가지 조건하에서 더미셀의 가공이 수행되는 것에 의해, 접속구가 단독으로 존재하는 경우에 일어나는 개구불량을 방지할 수 있게 된다. 또한, 제어게이트 및 부유게이트에 관한 폴리실리콘층의 가공에 대해서도 더미셀의 게이트로 이용되고 있는 워드선(253)의 폴리실리콘층은 다른 워드선(251, 252, 254, 255) 사이에 끼워져 있기 때문에 기억용 메모리셀어레이중의 워드선(271~276)의 폴리실리콘층의 가공과 동일한 조건하에서 가공이 수행된다. 이것에 의해 더미셀 트랜지스터와 기억용 메모리셀로서의 트랜지스터의 게이트길이 및 2층게이트의 커플링비율을 일치시킬 수 있어서 이들 트랜지스터의 특성을 동일하게 할 수 있게 된다.

상술한 것처럼, 기준전위발생회로에 사용되는 더미셀에 필요한 가공을 그 주위에 더미셀어레이를 설치해서 데이터기억용 메모리셀과 동일한 조건하에서 시행하도록 했으므로, 미세가공에 수반되는 어레이형상에 있어 다수의 셀이 나란히 있는 부분과 단독으로 존재하는 부분에서 셀의 완성형상이나 가공상태가 다르다는 문제를 해결하여 양 셀의 특성을 일치시킬 수 있고, 이로써 신뢰성을 향상시킬 수 있게 된다.

한편, 상기 실시예에서는 더미셀을 외겹으로 둘러싸도록 했지만, 더 나아가 더미셀의 수를 증가시키는 것(실제로 더미셀로 사용되는 것은 그중의 1개이지만)에 의해 가공상태를 데이터기억용 메모리셀에 보다 가깝게 할 수도 있다.

이상에서 설명한 본 발명에 의하면, 소자의 미세화에 수반해서 일어나는 가공상의 문제에 따른 신뢰성의 저하를 방지할 수 있는 반도체기억장치의 기준전위발생회로를 얻을 수 있게 된다.

Claims (1)

1. 데이터기억용 메모리셀과 동일한 셀패턴을 갖는 더미셀(22)과, 이 더미셀(22)의 드레인에 소정의 바이어스전압을 부여해줌으로써 데이터기억용 메모리셀로부터의 독출데이터를 판정하기 위한 기준이 되는 전위를 생성해내는 바이어스수단(162)을 갖추어 구성되어지되, 상기 더미셀(22)은 그 더미셀(22)을 둘러싸도록 배치된 더미셀어레이의 중심부근에 설치되고, 상기 더미셀(22)의 드레인 및 소오스의 접속구를 둘러싸도록 상기 더미셀어레이의 각 접속구가 형성되어진 것을 특징으로 하는 반도체기억장치의 기준전위발생회로.

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