JPS59168992A - 不揮発性メモリ及びそのアドレス方式 - Google Patents
不揮発性メモリ及びそのアドレス方式Info
- Publication number
- JPS59168992A JPS59168992A JP58043562A JP4356283A JPS59168992A JP S59168992 A JPS59168992 A JP S59168992A JP 58043562 A JP58043562 A JP 58043562A JP 4356283 A JP4356283 A JP 4356283A JP S59168992 A JPS59168992 A JP S59168992A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- memory
- memory cell
- cell array
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不揮発性メモリに関し、史に詳述すｎば記憶デ
ータの信頼性同上を図ったＩＧＦＥＴ型の不揮発性メモ
リ及びそのアドレス方式全提案するものである。
ータの信頼性同上を図ったＩＧＦＥＴ型の不揮発性メモ
リ及びそのアドレス方式全提案するものである。
ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲ
ートＰ縁暎中の電荷を連続的制御するとその閾値が連続
的に変化するという現象ケイ１１用してＩＧＦＢＴｖＣ
アナログ量を記憶させるようにしたＩＧＦＥＴ型の不揮
発性メモリが知らｎでいる。
ートＰ縁暎中の電荷を連続的制御するとその閾値が連続
的に変化するという現象ケイ１１用してＩＧＦＢＴｖＣ
アナログ量を記憶させるようにしたＩＧＦＥＴ型の不揮
発性メモリが知らｎでいる。
このような工ＧＦＥＴ ｉマトリックス状に配置したメ
モリセルアレイにおいて、全てのメモリセルが同一の書
込条件にて同一の書込後の間値Ｖｔが得らｎ、ることが
望ましい。然るところ例えばゲート絶縁膜中にモリブデ
ン金属をフローティングゲートとして埋込んだ不揮発性
メモリにあっては、第１図に示すように同一書込条件に
よってもＶｔがばらつくことが観測さｔｌ、た。
モリセルアレイにおいて、全てのメモリセルが同一の書
込条件にて同一の書込後の間値Ｖｔが得らｎ、ることが
望ましい。然るところ例えばゲート絶縁膜中にモリブデ
ン金属をフローティングゲートとして埋込んだ不揮発性
メモリにあっては、第１図に示すように同一書込条件に
よってもＶｔがばらつくことが観測さｔｌ、た。
第１図はメモリセルアレイの幾可学的配、箇を、１枡を
１セルに対応させて略示し、この十升目内にＶｔ値を略
記したものであり、窒白枦社全メモリセルのＶｔ値の平
均値に近い値？示し、ｌ 、 ２ 、３Ｖｉ夫々上記平
均値より１００ｍＶ 、２００ｍＶ、３００ｍＶ高い
Ｖｔを示している。この図に示したようにメモリセルア
レイの周辺部、特に４隅のＶｔが高くなる傾向を示すの
であるが、その理由は中９：部のメモリセルは四箇に同
様のメモリセルを有しているのに対し、周辺部のメモリ
セルでは周囲の形状が非対称であるため、倒えば熱酸化
におけるストレス等によって特性に不均一が生ずること
に起因すると推定される。
１セルに対応させて略示し、この十升目内にＶｔ値を略
記したものであり、窒白枦社全メモリセルのＶｔ値の平
均値に近い値？示し、ｌ 、 ２ 、３Ｖｉ夫々上記平
均値より１００ｍＶ 、２００ｍＶ、３００ｍＶ高い
Ｖｔを示している。この図に示したようにメモリセルア
レイの周辺部、特に４隅のＶｔが高くなる傾向を示すの
であるが、その理由は中９：部のメモリセルは四箇に同
様のメモリセルを有しているのに対し、周辺部のメモリ
セルでは周囲の形状が非対称であるため、倒えば熱酸化
におけるストレス等によって特性に不均一が生ずること
に起因すると推定される。
この工うなＶｔのばらつきはアナログ量の記憶には極め
て不都合であり、捷たディジタルメモリとして用いる場
合であってもこのばらつきを考慮して書込、読出回ｖＩ
！に電気的余裕を見込む必要があるという不都合がある
。本発明は斯かる不都合を解消すべくなさｊ、たもので
あって、周辺部のセルをス質的に無効化することとして
記憶データの信頼性向上を図った不揮発性メモ＋７ 、
ｌひそのアドレス方式を提供することを目的とする。
て不都合であり、捷たディジタルメモリとして用いる場
合であってもこのばらつきを考慮して書込、読出回ｖＩ
！に電気的余裕を見込む必要があるという不都合がある
。本発明は斯かる不都合を解消すべくなさｊ、たもので
あって、周辺部のセルをス質的に無効化することとして
記憶データの信頼性向上を図った不揮発性メモ＋７ 、
ｌひそのアドレス方式を提供することを目的とする。
本願の第１の発明は、メモリセルアレイの４つの周辺部
に選択されることのないメモリセル列を１列又は複数列
設けた横地とすることである。即ち第２図に示すように
本来必要とさね、るメモリセルアレイｌを囲続するよう
にダミーメモリセル列２を設けることとする。そうする
とメモリヤルアレイｌの周辺部のメモリセルの周囲の形
状がメモリセルアレイ１の中央部のメモリセルのそ力、
と同様に対称的になり、書込時＋４−は中央部１周辺部
とも均一化さｎることＫなる。ダミーメモリセル列２中
のメモリセルの書込特性は不均一となるが、このメモリ
セルは選択されないので何らの支障もない。
に選択されることのないメモリセル列を１列又は複数列
設けた横地とすることである。即ち第２図に示すように
本来必要とさね、るメモリセルアレイｌを囲続するよう
にダミーメモリセル列２を設けることとする。そうする
とメモリヤルアレイｌの周辺部のメモリセルの周囲の形
状がメモリセルアレイ１の中央部のメモリセルのそ力、
と同様に対称的になり、書込時＋４−は中央部１周辺部
とも均一化さｎることＫなる。ダミーメモリセル列２中
のメモリセルの書込特性は不均一となるが、このメモリ
セルは選択されないので何らの支障もない。
而してこの構造は第１図に示した書込特性の不均一な周
辺部にアクセスしないことと等価であるが、この周辺部
にアクセスしないこととするには複雑なアドレス信号制
御が必蓼となる。本願の第２の発明は複雑な制御な１７
に周辺部のメモリセルを非選択とし得るアドレス方式を
提供するものである。
辺部にアクセスしないことと等価であるが、この周辺部
にアクセスしないこととするには複雑なアドレス信号制
御が必蓼となる。本願の第２の発明は複雑な制御な１７
に周辺部のメモリセルを非選択とし得るアドレス方式を
提供するものである。
一般ｆｆメモリヤルアレイのメモリセル選択のためのア
ドレス信号は２進論理値としてアドレス信号端子に印加
さｊｌその２進値の増加に従ってメモリセルアレイの一
隅から対隅へとメモリセルが順次選択さｒていく。いま
例として第３図に示すように２５６ビツトのメモリセル
アレイを考えると、この各メモリセルを選択するために
けＡ７〜Ａ。
ドレス信号は２進論理値としてアドレス信号端子に印加
さｊｌその２進値の増加に従ってメモリセルアレイの一
隅から対隅へとメモリセルが順次選択さｒていく。いま
例として第３図に示すように２５６ビツトのメモリセル
アレイを考えると、この各メモリセルを選択するために
けＡ７〜Ａ。
０８ビツトのアドレスが必要であり、一般には例えばＡ
、〜Ａ４をメモリセルのＹ（行）アドレスに、まｆｃ
Ａ３〜ＡｏをメモリセルのＸ（列）アドレスに割当て、
各Ｘ、Ｙアドレス信号は２進の昇順にメモリヤ／Ｌ／
ラメモリセルアレイの一隅から対隅へ向けて順次選択す
べくデコーダ３ｘ、３ｙＫてデコートされてメモリセル
アレイに印加さね−る。
、〜Ａ４をメモリセルのＹ（行）アドレスに、まｆｃ
Ａ３〜ＡｏをメモリセルのＸ（列）アドレスに割当て、
各Ｘ、Ｙアドレス信号は２進の昇順にメモリヤ／Ｌ／
ラメモリセルアレイの一隅から対隅へ向けて順次選択す
べくデコーダ３ｘ、３ｙＫてデコートされてメモリセル
アレイに印加さね−る。
第３図はＡ７〜Ａｏが２進値で００００００００（１０
進数で０）の状態から２進値で１１１１１１１１（１０
進数で２５５）の状態まで昇１１１＠変化した場合のメ
モリセルの選択順を２進アドレス値に対応する１０進数
でメモリセルを表す○印中に示したものである。この例
では左下隅から右上隅に向けて順次選択するようにしで
あるが、４隅又は周辺部に位置する、書込特性が不均一
なメモリセルのアドレスは区々に異る。不揮発性のアナ
ログメモリは大量のアナログメモリの書込、脱出を順次
的に行うアクセス方式が多用さｊ７るので、第３図に示
した如きアドレス方式にて４隅１周辺部のメモリセルを
避け、残余のメモリセルを順次アクセスすることとする
場合は、アドレスを２進数での昇順に単純に増加させる
わけにはいかずアドレス信号制御のために複雑な回路を
必要とする。
進数で０）の状態から２進値で１１１１１１１１（１０
進数で２５５）の状態まで昇１１１＠変化した場合のメ
モリセルの選択順を２進アドレス値に対応する１０進数
でメモリセルを表す○印中に示したものである。この例
では左下隅から右上隅に向けて順次選択するようにしで
あるが、４隅又は周辺部に位置する、書込特性が不均一
なメモリセルのアドレスは区々に異る。不揮発性のアナ
ログメモリは大量のアナログメモリの書込、脱出を順次
的に行うアクセス方式が多用さｊ７るので、第３図に示
した如きアドレス方式にて４隅１周辺部のメモリセルを
避け、残余のメモリセルを順次アクセスすることとする
場合は、アドレスを２進数での昇順に単純に増加させる
わけにはいかずアドレス信号制御のために複雑な回路を
必要とする。
これに対して本発明のアドレス方式は、アドレス信号の
順次的増加にエリメモリセルアレイの中央部から周辺部
に向かってメモリセルを順次的に選択し、アドレス信号
の順次的増加を中途で停止して周辺部のメモリセルを非
選択することを特徴とする。
順次的増加にエリメモリセルアレイの中央部から周辺部
に向かってメモリセルを順次的に選択し、アドレス信号
の順次的増加を中途で停止して周辺部のメモリセルを非
選択することを特徴とする。
第４図は第３図同様に示りまた上記本発明方式の説明図
であるっこの方式１ｄ Ａｏ 、 Ａｌ 、 Ａ４ 、
Ａ＋＋のアドレス信号をＸデコーダ４ｘＫ、またＡ）
、 Ａ３ ＋ Ａ６ ＋ Ａ７のアドレス信号をＹデ
コーダ４ｙに与える。そしてＸデコーダ４ｘが出力する
Ｘアドレスの最大番地１１１１がメモリセルアレイの最
右列、その１つ下位の番地１１１０がメモリセルアレイ
の最左列、その１つ下位の番地１１０１が最右列の左隣
というようにｘデコーダ４ｘＶＣ与えられる２進アドレ
ス値号の最大値より降順にメモリセルは１辺より内部に
向かって選択さ力るようＫなっている。換言す力は２進
アドレス信号の最小値より昇１瞭にメモリセルは内部か
ら周辺に向かつて選択さ力、るようＫなっている。
であるっこの方式１ｄ Ａｏ 、 Ａｌ 、 Ａ４ 、
Ａ＋＋のアドレス信号をＸデコーダ４ｘＫ、またＡ）
、 Ａ３ ＋ Ａ６ ＋ Ａ７のアドレス信号をＹデ
コーダ４ｙに与える。そしてＸデコーダ４ｘが出力する
Ｘアドレスの最大番地１１１１がメモリセルアレイの最
右列、その１つ下位の番地１１１０がメモリセルアレイ
の最左列、その１つ下位の番地１１０１が最右列の左隣
というようにｘデコーダ４ｘＶＣ与えられる２進アドレ
ス値号の最大値より降順にメモリセルは１辺より内部に
向かって選択さ力るようＫなっている。換言す力は２進
アドレス信号の最小値より昇１瞭にメモリセルは内部か
ら周辺に向かつて選択さ力、るようＫなっている。
一方Ｙテコーダ４ｙが出力するＹアドレスの最大番地１
１１１がメモリセルアレイの最下行、その１つ下位の番
地１１１０がメモリセルアレイの最下行、その１つ下位
の番地１１旧がメモリセルアレイの最°上行の下隅とい
うようＮＹテコーダ４ｙに与還られる２進アドレス信号
の最大値より降順にメモリセルは周辺より内部に向かっ
て選択されるようＫなっている。換言すれば２惟アドレ
ス伯号の最小値より昇ｊ瞼にメモリセルは内部から周辺
に向かつて選択さ消、るようになっている。
１１１がメモリセルアレイの最下行、その１つ下位の番
地１１１０がメモリセルアレイの最下行、その１つ下位
の番地１１旧がメモリセルアレイの最°上行の下隅とい
うようＮＹテコーダ４ｙに与還られる２進アドレス信号
の最大値より降順にメモリセルは周辺より内部に向かっ
て選択されるようＫなっている。換言すれば２惟アドレ
ス伯号の最小値より昇ｊ瞼にメモリセルは内部から周辺
に向かつて選択さ消、るようになっている。
このよう々アドレス方式とする場合は、第４図に１０進
数で２４０〜２５５について示すように大きな番地のメ
モリセルは４隅に位置することに々るっ従ってアドレス
信号Ａ７〜Ａ、を００００００’ ００から順次増加し
ていくこととし１、アドレス更新用のカクンタを１０進
数の２４３の値で停止させることとすると４隅の各３個
のメモリセルは選択されることがなくなる。こね、によ
って書込特性が不均一なメモリセルの使用を容易に回避
することがｉｉＪ能になる。
数で２４０〜２５５について示すように大きな番地のメ
モリセルは４隅に位置することに々るっ従ってアドレス
信号Ａ７〜Ａ、を００００００’ ００から順次増加し
ていくこととし１、アドレス更新用のカクンタを１０進
数の２４３の値で停止させることとすると４隅の各３個
のメモリセルは選択されることがなくなる。こね、によ
って書込特性が不均一なメモリセルの使用を容易に回避
することがｉｉＪ能になる。
そしてこのような方式ＫＪ：る場合は従来の方式とデコ
ード形態が少し、変るだけであるのでメモリの集積度に
け殆んど影響がない。
ード形態が少し、変るだけであるのでメモリの集積度に
け殆んど影響がない。
なお本発明方式は上述の例に限らずアドレス信号が順次
的に増加又は減少するように変化する場合にメモリセル
アレイの４隅又は４つの肯辺部が最後に選択さね、る構
成であｔ′１はよい。以上の如き未発明による場合は書
込特性に不均一性がみら力。
的に増加又は減少するように変化する場合にメモリセル
アレイの４隅又は４つの肯辺部が最後に選択さね、る構
成であｔ′１はよい。以上の如き未発明による場合は書
込特性に不均一性がみら力。
るメモリセルは非選択とされ、このメモリセルより内側
に狂る書込特性の均一なメモリセルが書込。
に狂る書込特性の均一なメモリセルが書込。
読出の対象となる結果、記憶テークの信頼性は著しく向
上する。そして本発明の如き構成、アドレス方式による
場合は集積度Ｖｃは殆んど影響が及ばない々ど本発明は
優７１．た効果を奏する。
上する。そして本発明の如き構成、アドレス方式による
場合は集積度Ｖｃは殆んど影響が及ばない々ど本発明は
優７１．た効果を奏する。
第１図はメモリセルアレイの閾値の分布図、第２図は本
発明に係る不揮発性メモリの概略構成図第３図は従来の
一般的アドレス方式の説明図、第４図は本発明のアドレ
ス方式の説明図である。 １・・・メモリセルアレイ ２・・・ダミーメモリセル
列 ４ｘ、４ｙ・・・デコーダ 特許出願人 三洋電機株式会社 代理人 弁理士 河 野 登 犬 第 １ 図 躬 ２ 叱 躬 ３ 灰 ｖｙｇｔス も ４ 図
発明に係る不揮発性メモリの概略構成図第３図は従来の
一般的アドレス方式の説明図、第４図は本発明のアドレ
ス方式の説明図である。 １・・・メモリセルアレイ ２・・・ダミーメモリセル
列 ４ｘ、４ｙ・・・デコーダ 特許出願人 三洋電機株式会社 代理人 弁理士 河 野 登 犬 第 １ 図 躬 ２ 叱 躬 ３ 灰 ｖｙｇｔス も ４ 図
Claims (1)
- 【特許請求の範囲】 １、工ＧＦＥＴ型の不揮発性メモリにおいて、メモリセ
ルアレイの周辺部に選択されることのないメモリセル（
５１列又ハ初数列配したこと全特徴とする不揮発性メモ
リ。 ２、ＩＧＦＥＴ型の不揮発性メモリのアドレス方式にお
いて、アドレス信号の１−次的増加又は減少によりメモ
リセルアレイの中央部から周辺部に回かつてメモリセル
−２１１１ＥＩ次的に選択し、アドレス信号の順次的増
加又は減少を中途で停止して周辺部のメモリセルを非選
択とすること全特徴とするアドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58043562A JPS59168992A (ja) | 1983-03-15 | 1983-03-15 | 不揮発性メモリ及びそのアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58043562A JPS59168992A (ja) | 1983-03-15 | 1983-03-15 | 不揮発性メモリ及びそのアドレス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168992A true JPS59168992A (ja) | 1984-09-22 |
Family
ID=12667181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58043562A Pending JPS59168992A (ja) | 1983-03-15 | 1983-03-15 | 不揮発性メモリ及びそのアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168992A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390096A (ja) * | 1986-10-01 | 1988-04-20 | Nec Corp | 半導体記憶装置 |
| JPS63204598A (ja) * | 1987-02-20 | 1988-08-24 | Toshiba Corp | 半導体記憶装置のレフアレンス電位発生回路 |
| JPS63192840U (ja) * | 1987-05-27 | 1988-12-12 | ||
| US7158419B2 (en) | 2003-08-19 | 2007-01-02 | Samsung Electronics Co., Ltd. | Methods of fabricating flash memory devices including multiple dummy cell array regions |
-
1983
- 1983-03-15 JP JP58043562A patent/JPS59168992A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390096A (ja) * | 1986-10-01 | 1988-04-20 | Nec Corp | 半導体記憶装置 |
| JPS63204598A (ja) * | 1987-02-20 | 1988-08-24 | Toshiba Corp | 半導体記憶装置のレフアレンス電位発生回路 |
| JPS63192840U (ja) * | 1987-05-27 | 1988-12-12 | ||
| US7158419B2 (en) | 2003-08-19 | 2007-01-02 | Samsung Electronics Co., Ltd. | Methods of fabricating flash memory devices including multiple dummy cell array regions |
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