JPS62184696A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS62184696A JPS62184696A JP61026284A JP2628486A JPS62184696A JP S62184696 A JPS62184696 A JP S62184696A JP 61026284 A JP61026284 A JP 61026284A JP 2628486 A JP2628486 A JP 2628486A JP S62184696 A JPS62184696 A JP S62184696A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
-
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- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に係わり、特に、冗長
性を有する半導体記憶装置に関する。
性を有する半導体記憶装置に関する。
一般に不揮発性半導体記憶装置は、半導体基板のＰＮＮ
分会逆バイアス電圧全印加してなだれ現象を惹起させ、
なだれ現象によって生じた高エネルギのキャリア會フロ
ーティングゲートに蓄積して情報を記憶させる。一方、
情報の書き換えには。
分会逆バイアス電圧全印加してなだれ現象を惹起させ、
なだれ現象によって生じた高エネルギのキャリア會フロ
ーティングゲートに蓄積して情報を記憶させる。一方、
情報の書き換えには。
紫外線等の照射または蓄積さｎているキャリア金逆電界
をがけて放電しｔ後、再び情報の曹き込みを行なう。し
かしながら、かかる情報の：１ｌｌＦ侠えが多数回繰り
返さｎるうちに、記憶素子の特性が劣化し、データ保持
不良が発生することから、記憶さｎる１バイト分の情報
に対し４ビットのパリティビット全付加するか、全ビラ
トラ七〇ぞれ０数の記憶素子で構成し、こｎら複数の記
憶素子に記憶されている情報の多数決で真の値上判断す
る等の対策が施さｎている。
をがけて放電しｔ後、再び情報の曹き込みを行なう。し
かしながら、かかる情報の：１ｌｌＦ侠えが多数回繰り
返さｎるうちに、記憶素子の特性が劣化し、データ保持
不良が発生することから、記憶さｎる１バイト分の情報
に対し４ビットのパリティビット全付加するか、全ビラ
トラ七〇ぞれ０数の記憶素子で構成し、こｎら複数の記
憶素子に記憶されている情報の多数決で真の値上判断す
る等の対策が施さｎている。
しかしながら、従来の多数決によジ真の１直を判別する
場合には、情報の書き込み、消去の頻度に関係なく、各
ビラトラ固定数の記憶素子に保持させていたので、上記
固定数は最も書き込み、消去の頻度が高い使用方法を想
定して決足せざる上寿す、単一の半導体記憶装置に保持
可能な情報量が制限されるという問題点があった。
場合には、情報の書き込み、消去の頻度に関係なく、各
ビラトラ固定数の記憶素子に保持させていたので、上記
固定数は最も書き込み、消去の頻度が高い使用方法を想
定して決足せざる上寿す、単一の半導体記憶装置に保持
可能な情報量が制限されるという問題点があった。
さらに、書き込み、消去の頻度が異なると、記憶素子の
データ保持不良の発生する確率が高くなるので、同一ピ
ッ）ｋ固定数の記憶素子に保持させても、書き込み、消
去の頻度の差により、情報の１百頼性に差が生じ、情報
処理上対処しにくいという問題点もあっ九〇本発明は、
上記問題点に鑑み、情報の信頼性が均一で、かつ、記憶
可能な情報潰全増加させらｎる不揮発性半導体記憶装置
全提供することを目的としている〇 〔問題点を解決するための手段おＬび作用〕本発明は、
多数決制御信号に基き同一ビット情報上記憶きせる記憶
素子をアドレス手段に複数指定させ該記憶素子に書込／
読出手段が同一ビットの情報全書込み、あるいは読み出
して多数決論理に従い真値を決定する工うにし、前記多
数決制御信号全情報の書き込み、消去の頻度に応じて変
化させ、同一ビットの情報を保持する記憶素子叡を変更
できるようにしたことを要旨とする。
データ保持不良の発生する確率が高くなるので、同一ピ
ッ）ｋ固定数の記憶素子に保持させても、書き込み、消
去の頻度の差により、情報の１百頼性に差が生じ、情報
処理上対処しにくいという問題点もあっ九〇本発明は、
上記問題点に鑑み、情報の信頼性が均一で、かつ、記憶
可能な情報潰全増加させらｎる不揮発性半導体記憶装置
全提供することを目的としている〇 〔問題点を解決するための手段おＬび作用〕本発明は、
多数決制御信号に基き同一ビット情報上記憶きせる記憶
素子をアドレス手段に複数指定させ該記憶素子に書込／
読出手段が同一ビットの情報全書込み、あるいは読み出
して多数決論理に従い真値を決定する工うにし、前記多
数決制御信号全情報の書き込み、消去の頻度に応じて変
化させ、同一ビットの情報を保持する記憶素子叡を変更
できるようにしたことを要旨とする。
次に１本発明について図面１ｒ参照して説明する。
図は本発明の一実施例を示すブロック図でめり。
図中１は不揮発性メモリアレイ、２はアドレスデコーダ
、３は多数決回路を含む説み出し／Ｗき込みバッファ回
路を表わす。多数決信号制御回路４は多数決制御信号Ｃ
８を形成し、この制＃Ｉ悟号Ｃ３は、多数決論理に従っ
たωｔみ出し、または書き込みを制御する。ここで述べ
ている多数決論理とは３ビットの多数決の場仕、２ビッ
トが同じ場合その出力を５ビットの多数決の場合、３ビ
ットが同じであれば、その多数の値を真の値として出力
することを意味する。多数決制御信号Ｃ８は１例えば７
ビットの多数決を行ないたい場合、アドレスデコーダ２
の出力に エフメモリアレイ１の７ビットが選ばｎるよ
うに制御すると共に、読み出し／−ｉｔき込みバッファ
回路３が７ビットの多数決論理に工り真の値が選ばれる
ように制御する０次に、アドレスデコーダ２の制御につ
いて説明する。別表に１６ビットのアドレスデコーダ２
の出力（ＬＯ乃至Ｌ３）’に示す。この場せ、アドレス
デコーダ２の出力音７ビットの多数決論理番地として使
用すると例えばＬＳＢが″０＃の場合、別表中Δを付し
、こ′ｎｔ−Ａ７１とすると＠１”の場合（Ａ７２とす
る）とで分別し、２番地群を作ることができる。同様に
５ビットだけの多数決論理番地は２番地群作ることがで
き、その内の１つの番地群に口を付し、Ａ５１とする）
、３ビットだけの多数決論理番地ならし１とＬＯとに基
づき５番地群（その内の１つの番地群に・を付し、Ａ３
２とする）作ることができる。こｎらの多数決論理番地
は予め回路的に用意しておき、多数決制御信号Ｃ８４で
発生させられる様にしておいてもよい。別表の場合、次
の様なデコーダ出力を作ることが出来る。
、３は多数決回路を含む説み出し／Ｗき込みバッファ回
路を表わす。多数決信号制御回路４は多数決制御信号Ｃ
８を形成し、この制＃Ｉ悟号Ｃ３は、多数決論理に従っ
たωｔみ出し、または書き込みを制御する。ここで述べ
ている多数決論理とは３ビットの多数決の場仕、２ビッ
トが同じ場合その出力を５ビットの多数決の場合、３ビ
ットが同じであれば、その多数の値を真の値として出力
することを意味する。多数決制御信号Ｃ８は１例えば７
ビットの多数決を行ないたい場合、アドレスデコーダ２
の出力に エフメモリアレイ１の７ビットが選ばｎるよ
うに制御すると共に、読み出し／−ｉｔき込みバッファ
回路３が７ビットの多数決論理に工り真の値が選ばれる
ように制御する０次に、アドレスデコーダ２の制御につ
いて説明する。別表に１６ビットのアドレスデコーダ２
の出力（ＬＯ乃至Ｌ３）’に示す。この場せ、アドレス
デコーダ２の出力音７ビットの多数決論理番地として使
用すると例えばＬＳＢが″０＃の場合、別表中Δを付し
、こ′ｎｔ−Ａ７１とすると＠１”の場合（Ａ７２とす
る）とで分別し、２番地群を作ることができる。同様に
５ビットだけの多数決論理番地は２番地群作ることがで
き、その内の１つの番地群に口を付し、Ａ５１とする）
、３ビットだけの多数決論理番地ならし１とＬＯとに基
づき５番地群（その内の１つの番地群に・を付し、Ａ３
２とする）作ることができる。こｎらの多数決論理番地
は予め回路的に用意しておき、多数決制御信号Ｃ８４で
発生させられる様にしておいてもよい。別表の場合、次
の様なデコーダ出力を作ることが出来る。
Ａ７１．Ａ７２は７ビットの多数決論理番地、 Ａ５１
゜Ａ５３は５ｔの多数決論理番地、Ａ３１〜Ａ３５は３
ビットの多数決論理番地を表わす。
゜Ａ５３は５ｔの多数決論理番地、Ａ３１〜Ａ３５は３
ビットの多数決論理番地を表わす。
Ａ３２＝ＬＯ＠Ｌｌ−Ｌ２・Ｌ３・Ｌ２・Ｌ３Ａ３１＝
ＬＯ・Ｌｌ・Ｌ２・Ｌ３ Ａ３５＝ＬＯ・Ｌｌ・Ｌ２・Ｌ３ 上記のアドレスデコーダ出カフと単一出力の１６ビット
のデコーダ出力を用意し、メモリ使用者にこれらを任意
に組み会わせて使用する。たとえば７ビットの多数決論
理番地Ａ７１’に１番地３ビットの多数決論理番地Ａ３
４．Ａ３５の２番地、その他年一番地３番地の組み合わ
せで構成することが可能である。次に読み出し時には多
数決制御信号Ｃ８により読み出し／書き込みバッファ回
路３１７’３の多数決論理回路が７ビットの場合、５ビ
ットの場会、３ビットの場合で制御さｎる。又％読み出
し時のアドレスの選択はスタティックで同時に選択する
方法と時分割で選択し読み出した結果をラッチ回路に膣
次入力していく方法のどちらでも可能である。本方式は
もちろんマイクロコンビーータと同一チップ構成し命令
により制御することも可能である。
ＬＯ・Ｌｌ・Ｌ２・Ｌ３ Ａ３５＝ＬＯ・Ｌｌ・Ｌ２・Ｌ３ 上記のアドレスデコーダ出カフと単一出力の１６ビット
のデコーダ出力を用意し、メモリ使用者にこれらを任意
に組み会わせて使用する。たとえば７ビットの多数決論
理番地Ａ７１’に１番地３ビットの多数決論理番地Ａ３
４．Ａ３５の２番地、その他年一番地３番地の組み合わ
せで構成することが可能である。次に読み出し時には多
数決制御信号Ｃ８により読み出し／書き込みバッファ回
路３１７’３の多数決論理回路が７ビットの場合、５ビ
ットの場会、３ビットの場合で制御さｎる。又％読み出
し時のアドレスの選択はスタティックで同時に選択する
方法と時分割で選択し読み出した結果をラッチ回路に膣
次入力していく方法のどちらでも可能である。本方式は
もちろんマイクロコンビーータと同一チップ構成し命令
により制御することも可能である。
以上説明してきたように１本発明に工ｎば、多数決制御
信号に基き同一ビットを記憶させる記憶素子数ｋＫ更す
るようにし友ので、情報の書き込み、消去の頻度が高い
ときは多数の素子全指定し、頻度の低いときは少なくで
きる工うになり、記憶できる情報量を増加できるうえ、
情報の信頼性ゲ均一にできるという効果が得られる。
信号に基き同一ビットを記憶させる記憶素子数ｋＫ更す
るようにし友ので、情報の書き込み、消去の頻度が高い
ときは多数の素子全指定し、頻度の低いときは少なくで
きる工うになり、記憶できる情報量を増加できるうえ、
情報の信頼性ゲ均一にできるという効果が得られる。
図は本発明の一実施例のブロック図である。
１・・・・・・複数の記憶セル、２・・・・・・アドレ
ス手段。 ３・・・・・・書込／読出手段、Ｃ８・・・・・・多数
決制御信号。
ス手段。 ３・・・・・・書込／読出手段、Ｃ８・・・・・・多数
決制御信号。
Claims (1)
- 各々がアドレス可能な複数の記憶セルと、１ビットの
情報に対して複数の記憶セルをアドレス指定するアドレ
ス手段と、書込時にはアドレス手段によりアドレス指定
された複数の記憶素子に同一ビットの情報を記憶させ読
出時には同一ビットの情報が書込まれた複数の記憶素子
から同一ビットの情報を読み出し該読み出された複数の
情報についての多数決論理に従い真値を決定する書込／
読出手段とを具えた不揮発性半導体記憶装置において、
前記アドレス手段を多数決制御信号に基づき同一ビット
情報を記憶させる複数の記憶素子数を可変指定可能にす
ると共に、書込／読出手段も同一の多数決制御信号に基
づき同一ビットの情報の記憶および真値の決定を行なう
ようにしたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2628486A JPH0750555B2 (ja) | 1986-02-07 | 1986-02-07 | 不揮発性半導体記憶装置 |
| US07/012,332 US4809228A (en) | 1986-02-07 | 1987-02-09 | Semiconductor memory device having controllable redundant scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2628486A JPH0750555B2 (ja) | 1986-02-07 | 1986-02-07 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62184696A true JPS62184696A (ja) | 1987-08-13 |
| JPH0750555B2 JPH0750555B2 (ja) | 1995-05-31 |
Family
ID=12188989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2628486A Expired - Lifetime JPH0750555B2 (ja) | 1986-02-07 | 1986-02-07 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4809228A (ja) |
| JP (1) | JPH0750555B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683716A (ja) * | 1992-09-01 | 1994-03-25 | Rohm Co Ltd | 電気的書換可能型不揮発メモリ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975882A (en) * | 1989-10-30 | 1990-12-04 | Motorola, Inc. | User programmable redundant memory |
| US5276834A (en) * | 1990-12-04 | 1994-01-04 | Micron Technology, Inc. | Spare memory arrangement |
| DE102004036546A1 (de) * | 2004-07-28 | 2006-03-23 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| US10775433B1 (en) * | 2018-04-10 | 2020-09-15 | Flex Logix Technologies, Inc. | Programmable/configurable logic circuitry, control circuitry and method of dynamic context switching |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167051A (ja) * | 1984-02-09 | 1985-08-30 | Hitachi Ltd | 記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1986
- 1986-02-07 JP JP2628486A patent/JPH0750555B2/ja not_active Expired - Lifetime
-
1987
- 1987-02-09 US US07/012,332 patent/US4809228A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167051A (ja) * | 1984-02-09 | 1985-08-30 | Hitachi Ltd | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683716A (ja) * | 1992-09-01 | 1994-03-25 | Rohm Co Ltd | 電気的書換可能型不揮発メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4809228A (en) | 1989-02-28 |
| JPH0750555B2 (ja) | 1995-05-31 |
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