JP2002216485A

JP2002216485A - 多値不揮発性メモリ

Info

Publication number: JP2002216485A
Application number: JP2001015031A
Authority: JP
Inventors: Toshinori Harada; 敏典原田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-01-23
Filing date: 2001-01-23
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】Ｙアドレスの多値化と書き込み動作の効率化
を実現した多値不揮発性メモリを提供する。【解決手段】１つのメモリセルに２ビット値以上の記
憶情報を格納し、それぞれのビットに異なるＹアドレス
を割り当て、書き込み動作に際しては、メモリセルの記
憶状態を読み出してそれと書き込むべきデータの比較を
行い、消去状態及び消去状態に対応された書き込みデー
タを検出し、それ以外のときには消去動作を行った上で
上記書き込みデータに対応した書き込み動作を行わせ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、４値又は８値メモリセルが格子配列され
てなるメモリアレイをその基本構成要素とし、データ保
持のためのデータラッチと論理値判定用のセンスラッチ
とを具備する多値フラッシュメモリに利用して特に有効
な技術に関する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを備える２層ゲート構造型メモリセルがある。ま
た、該２層ゲート構造型メモリセルからなり、例えばそ
のしきい値電圧が４段階に切り換えられることでそれぞ
れ２ビットの記憶データを保持しうる４値メモリセルが
あり、このような４値メモリセルが格子配列されてなる
メモリアレイをその基本構成要素とする多値フラッシュ
メモリがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って上記のような多値フラッシュメモリにお
いて異なるＹアドレスを割り当ているというＹアドレス
の多値化を検討した。このＹアドレスの多値化は、今後
の技術進展に伴い１つのメモリセルに８値を記憶させ
て、３ビットの記憶能力を持たせた場合に有効な技術と
なるものである。つまり、外部とのデータは、８ビット
（１バイト）単位とするものであり、上記のように１つ
のメモリセルに３ビットを割り当てると、１つのメモリ
セルの中に異なるＹアドレスのデータを記憶させること
が必要なる。

【０００４】多値不揮発性メモリでは、書き込み効率を
高めるために消去状態を検知して、消去動作う省略して
直ちに書き込みを行うという追加書き込みと動作が行わ
れる。この場合、上記のＹアドレスの多値化したとき、
Ｙ０アドレスに対応したビットは、消去状態の１である
が、Ｙ１に対応したビットが書き込み状態の０のときに
は、いったん消去状態を行ってから書き込み動作を行う
必要が生じる。このため、Ｙアドレスの多値化を行った
場合には、それに対応した書き込み動作制御が必要にな
るものである。

【０００５】この発明の目的は、Ｙアドレスの多値化と
書き込み動作の効率化を実現した多値不揮発性メモリを
提供することにある。この発明の前記ならびにその他の
目的と新規な特徴は、この明細書の記述及び添付図面か
ら明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、１つのメモリセルに２ビット
値以上の記憶情報を格納し、それぞれのビットに異なる
Ｙアドレスを割り当て、書き込み動作に際しては、メモ
リセルの記憶状態を読み出してそれと書き込むべきデー
タの比較を行い、消去状態及び消去状態に対応された書
き込みデータを検出し、それ以外のときには消去動作を
行った上で上記書き込みデータに対応した書き込み動作
を行わせる。

【０００７】

【発明の実施の形態】図１には、この発明が適用された
多値フラッシュメモリ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例の多値フラッシュメモリの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【０００８】図１において、この実施例の多値フラッシ
ュメモリは、特に制限されないが、そのいずれか一方が
選択的に活性状態とされる一対のメモリアレイＡＲＹＬ
（第１のメモリアレイ）及びＡＲＹＲ（第２のメモリア
レイ）と、これらのメモリアレイの間に挟まれるように
配置されるラッチ部ＬＴとを備える。このうち、メモリ
アレイＡＲＹＬ及びＡＲＹＲは、後述するように、図の
垂直方向に平行して配置される所定数のワード線と、図
の水平方向に平行して配置される所定数のグローバルデ
ータ線とをそれぞれ含む。各メモリアレイを構成するワ
ード線及びグローバルデータ線の交点近傍には、フロー
ティングゲート及びコントロールゲートを有する２層ゲ
ート構造型メモリセルがそれぞれ格子配置される。

【０００９】この実施例において、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲは、階層データ線方式をとり、そのメモ
リセルは、それぞれｍ＋１個を単位としてセルブロック
にグループ分割される。また、各セルブロックを構成す
るｍ＋１個のメモリセルのドレインは、対応するローカ
ルデータ線にそれぞれ共通結合され、そのソースは、対
応するソース線に共通結合される。さらに、各セルブロ
ックのローカルデータ線は、そのゲートに所定のブロッ
ク選択信号を受けるＮチャンネル型のスイッチＭＯＳＦ
ＥＴを介して対応するグローバルデータ線に結合され、
各セルブロックのソース線は、そのゲートに他の所定の
ブロック選択信号を受けるＮチャンネル型のスイッチＭ
ＯＳＦＥＴを介して共通ソース線に結合される。

【００１０】一方、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するメモリセルは、特に制限されないが、４値メ
モリセルとされ、そのしきい値電圧は、保持すべき２ビ
ットの記憶データの論理値に応じて４段階に切り換えら
れる。メモリアレイＡＲＹＬ及びＡＲＹＲの具体的構成
及びメモリセルの動作特性等については、後で詳細に説
明する。

【００１１】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線は、その下方においてＸアドレスデコーダ
ＸＤＬ又はＸＤＲに結合され、選択的に所定の選択又は
非選択レベルとされる。ＸアドレスデコーダＸＤＬ及び
ＸＤＲには、ＸアドレスバッファＸＢから所定ビットの
内部Ｘアドレス信号が共通に供給されるとともに、メモ
リ制御回路ＣＴＬから内部制御信号ＸＧが共通に供給さ
れる。また、ＸアドレスバッファＸＢには、データ入出
力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯ及びマ
ルチプレクサＭＸを介してＸアドレス信号が供給され、
メモリ制御回路ＣＴＬから内部制御信号ＸＬ１及びＸＬ
２が供給される。

【００１２】ここで、Ｘアドレス信号は、８を超えるビ
ット数とされ、データ入出力端子ＩＯ０〜ＩＯ７から２
回のサイクルに分けて時分割的に供給される。このう
ち、１回目のサイクルで入力されるＸアドレス信号の下
位ビットは、内部制御信号ＸＬ１に従ってＸアドレスバ
ッファＸＢの下位ビットに取り込まれ、２回目のサイク
ルで入力される上位ビットは、内部制御信号ＸＬ２に従
ってＸアドレスバッファＸＢの上位ビットに取り込まれ
る。ＸアドレスバッファＸＢは、これらのＸアドレス信
号をもとにそれぞれ非反転及び反転信号からなる内部Ｘ
アドレス信号を形成して、ＸアドレスデコーダＸＤＬ及
びＸＤＲに供給する。

【００１３】ＸアドレスデコーダＸＤＬ及びＸＤＲは、
内部制御信号ＸＧのハイレベルを受けて選択的に動作状
態となり、ＸアドレスバッファＸＢから供給される内部
Ｘアドレス信号をデコードして、メモリアレイＡＲＹＬ
又はＡＲＹＲの対応するワード線及びブロック選択信号
を所定の選択又は非選択レベルとする。

【００１４】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するグローバルデータ線は、その内側においてラッチ部
ＬＴの対応する単位回路に結合される。ラッチ部ＬＴ
は、メモリアレイＡＲＹＬ及びＡＲＹＲの隣接データ線
つまり隣接グローバルデータ線に対応して設けられる所
定数の単位回路を備え、これらの単位回路のそれぞれ
は、６個つまり第１ないし第６のラッチと、３個つまり
第１ないし第３のラッチならびに第４ないし第６のラッ
チにそれぞれ対応して設けられる２個のプリチャージ回
路及びＹゲート回路とを含む。各単位回路のＹゲート回
路には、ＹアドレスデコーダＹＤから対応するカラム選
択信号がそれぞれ供給される。また、Ｙアドレスデコー
ダＹＤには、ＹアドレスカウンタＹＣから所定ビットの
内部Ｙアドレス信号が供給されるとともに、メモリ制御
回路ＣＴＬから内部制御信号ＹＧが供給される。

【００１５】ラッチ部ＬＴの各単位回路の第１ないし第
６のラッチは、メモリアレイＡＲＹＬ又はＡＲＹＲのい
ずれが活性状態とされるかに応じて選択的にデータラッ
チ又はセンスラッチとして作用し、書き込みデータ又は
読み出しデータの上位又は下位ビットを所定の組み合わ
せで保持し、あるいは読み出し動作時又は書き込みモー
ドのベリファイ動作時には、読み出し信号の論理値を判
定するためのセンス動作を行う。また、各単位回路のプ
リチャージ回路は、メモリアレイＡＲＹＬ又はＡＲＹＲ
の対応するデータ線のプリチャージ動作に供され、Ｙゲ
ート回路は、ＹアドレスデコーダＹＤから供給されるカ
ラム選択信号に従って対応するラッチと図示されないコ
モンＩＯ線との間を選択的に接続状態とする。

【００１６】ＹアドレスカウンタＹＣは、図示されない
内部クロック信号に従って歩進動作を行い、所定ビット
の内部Ｙアドレス信号を形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
となり、ＹアドレスカウンタＹＣから供給される内部Ｙ
アドレス信号をデコードして、前記Ｙゲート回路に供給
されるカラム選択信号の対応するビットを順次択一的に
ハイレベルとする。

【００１７】マルチプレクサＭＸは、その左側に設けら
れる第１の入出力端子と、その右側に設けられる第２の
出力端子，第３の入出力端子ならびに第４の出力端子と
を備える。このうち、第１の入出力端子は、データ入出
力回路ＩＯの右側の入出力端子に結合され、第３の入出
力端子は、図示されない８組のコモンＩＯ線を介してラ
ッチ部ＬＴに結合される。また、第２の出力端子は、コ
マンドレジスタＣＲの入力端子に結合され、第４の出力
端子は、ＸアドレスバッファＸＢの入力端子に結合され
る。データ入出力回路ＩＯの左側の入出力端子は、デー
タ入出力端子ＩＯ０〜ＩＯ７に結合される。

【００１８】マルチプレクサＭＸは、外部のアクセス装
置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにデータ
入出力回路ＩＯを介して入力されるＸアドレス信号，書
き込みデータならびにコマンドデータを、対応するＸア
ドレスバッファＸＢ，ラッチ部ＬＴあるいはコマンドレ
ジスタＣＲに伝達するとともに、ラッチ部ＬＴの指定さ
れた８個のラッチから出力される計８ビットの出力デー
タをデータ入出力回路ＩＯに伝達する。また、データ入
出力回路ＩＯは、外部のアクセス装置からデータ入出力
端子ＩＯ０〜ＩＯ７を介して入力されるＸアドレス信
号，書き込みデータならびにコマンドデータをマルチプ
レクサＭＸに伝達するとともに、ラッチ部ＬＴからマル
チプレクサＭＸを介して出力される出力データをデータ
入出力端子ＩＯ０〜ＩＯ７を介してアクセス装置に出力
する。

【００１９】一方、コマンドレジスタＣＲは、データ入
出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯなら
びにマルチプレクサＭＸを介して入力される所定ビット
のコマンドデータを内部制御信号ＣＬに従って取り込
み、保持するとともに、メモリ制御回路ＣＴＬに伝達す
る。また、内部電圧発生回路ＶＧは、外部端子ＶＣＣを
介して供給される電源電圧ＶＣＣと、外部端子ＶＳＳを
介して供給される接地電位ＶＳＳとをもとに各種内部電
圧を生成し、各部に供給する。

【００２０】メモリ制御回路ＣＴＬは、外部のアクセス
装置から起動制御信号として供給されるチップイネーブ
ル信号ＣＥＢ（ここで、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等については、
その名称の末尾にＢを付して表す。以下同様），ライト
イネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，リ
セット信号ＲＥＳＢ，コマンドイネーブル信号ＣＤＥＢ
ならびにクロック信号ＳＣと、コマンドレジスタＣＲか
ら供給されるコマンドデータとをもとに、上記各種の内
部制御信号等を選択的に形成し、多値フラッシュメモリ
の各部に供給する。また、レディー／ビジー信号Ｒ／Ｂ
Ｂを選択的にロウレベルとして、多値フラッシュメモリ
の使用状況を外部のアクセス装置に知らせる。

【００２１】図２には、図１の多値フラッシュメモリの
メモリアレイＡＲＹＬの一実施例の部分的な回路図が示
され、図３には、メモリアレイＡＲＹＬ及びＡＲＹＲを
構成する２層ゲート構造型メモリセルのしきい値電圧の
一実施例の分布特性図が示されている。これらの図をも
とに、この実施例の多値フラッシュメモリのメモリアレ
イＡＲＹＬ及びＡＲＹＲの具体的構成及び動作ならびに
２層ゲート構造型メモリセルのしきい値電圧の分布特性
について説明する。

【００２２】図２には、メモリアレイＡＲＹＬの左端に
配置されるセルブロックＣＢＬ００〜ＣＢＬ０ｎと、そ
の右端に配置されるセルブロックＣＢＬｋ０〜ＣＢＬｋ
ｎとが例示される。以下、同図に示される部分を例に、
メモリアレイＡＲＹＬに関する具体的説明を進める。メ
モリアレイＡＲＹＲについては、これと対称的な構成と
されるため類推されたい。以下の回路図において、その
チャネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００２３】図２において、メモリアレイＡＲＹＬは、
いわゆるＡＮＤ（アンド）型アレイ構造とされ、図の垂
直方向に平行して配置される合計（ｋ＋１）×（ｍ＋
１）本のワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜
ＷＬｋｍと、図の水平方向に平行して配置されるｎ＋１
本のグローバルデータ線ＤＬＬ０〜ＤＬＬｎとを含む。
これらのワード線及びグローバルデータ線の交点近傍に
は、それぞれコントロールゲート及びフローティングゲ
ートを有する合計（ｋ＋１）×（ｍ＋１）×（ｎ＋１）
個の２層ゲート構造型メモリセルＭＣが格子状に配置さ
れる。

【００２４】この実施例において、多値フラッシュメモ
リは階層データ線方式をとり、メモリアレイＡＲＹＬを
構成するメモリセルＭＣは、同一列に配置されるｍ＋１
個を単位として、それぞれ合計（ｋ＋１）×（ｎ＋１）
個のセルブロックＣＢＬ００〜ＣＢＬ０ｎないしＣＢＬ
ｋ０〜ＣＢＬｋｎにグループ分割される。

【００２５】メモリアレイＡＲＹＬの各セルブロックを
構成するそれぞれｍ＋１個のメモリセルＭＣのドレイン
は、対応するローカルデータ線ＬＤＬ００〜ＬＤＬ０ｎ
ないしＬＤＬｋ０〜ＬＤＬｋｎに共通結合され、そのソ
ースは、対応するソース線ＳＬＬ００〜ＳＬＬ０ｎない
しＳＬＬｋ０〜ＳＬＬｋｎに共通結合される。ローカル
データ線ＬＤＬ００〜ＬＤＬ０ｎないしＬＤＬｋ０〜Ｌ
ＤＬｋｎは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮＭ１
を介して対応するグローバルデータ線ＤＬＬ０〜ＤＬＬ
ｎにそれぞれ結合され、ソース線ＳＬＬ００〜ＳＬＬ０
ｎないしＳＬＬｋ０〜ＳＬＬｋｎは、Ｎチャンネル型の
選択ＭＯＳＦＥＴＮＭ２を介して対応する共通ソース線
ＳＳＬ０〜ＳＳＬｋにそれぞれ結合される。

【００２６】メモリアレイＡＲＹＬの同一行に配置され
るｎ＋１個のセルブロックＣＢＬ００〜ＣＢＬ０ｎない
しＣＢＬｋ０〜ＣＢＬｋｎの選択ＭＯＳＦＥＴＮＭ１の
ゲートには、ＸアドレスデコーダＸＤＬから対応するブ
ロック選択信号ＭＤＬ０〜ＭＤＬｋがそれぞれ共通に供
給され、ｎ＋１個の選択ＭＯＳＦＥＴＮＭ２のゲートに
は、対応するブロック選択信号ＭＳＬ０〜ＭＳＬｋがそ
れぞれ共通に供給される。また、メモリアレイＡＲＹＬ
の同一行に配置されるｎ＋１個のメモリセルＭＣのコン
トロールゲートは、対応するワード線ＷＬ００〜ＷＬ０
ｍないしＷＬｋ０〜ＷＬｋｍにそれぞれ共通結合され
る。

【００２７】ここで、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒを構成する２層ゲート構造型メモリセルＭＣは、図３
に例示されるように、４値メモリセルとされ、そのしき
い値電圧は、消去状態に対応するしきい値電圧Ｖｔｈ４
１と、書き込み状態に対応するしきい値電圧Ｖｔｈ４２
ないしＶｔｈ４４とをそれぞれ目標値とすべく４段階に
分布する。このため、各メモリセルＭＣは、１個でそれ
ぞれ２ビットの記憶データを保持するものとなり、各分
布領域における記憶データの論理値は、順次それぞれ
“１１”，“１０”，“００”ならびに“０１”とされ
る。そして、これらの２ビットからなる記憶情報は、上
位の桁がアドレスＹ＝１が割り当てられ、下位の桁がア
ドレスＹ＝０が割り当てられて、Ｙアドレスの多値化が
行われる。

【００２８】読み出しモード時又は書き込みモードのベ
リファイ動作時、メモリアレイＡＲＹＬ及びＡＲＹＲを
構成するメモリセルＭＣは、そのコントロールゲートつ
まり対応するワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ
０〜ＷＬｋｍが読み出しワード線電圧ＶＲＷ４１，ＶＲ
Ｗ４２あるいはＶＲＷ４３で選択状態とされることでそ
れぞれ選択的にオン状態となり、対応するグローバルデ
ータ線ＤＬＬ０〜ＤＬＬｎのプリチャージ電位を選択的
に引き抜いて、各グローバルデータ線にその保持データ
の論理値に対応した読み出し信号を出力する。

【００２９】言うまでもなく、消去状態にあり論理値
“１１”の記憶データを保持するメモリセルは、対応す
るワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜ＷＬｋ
ｍがワード線選択電位ＶＲＷ４１，ＶＲＷ４２ならびに
ＶＲＷ４３のいずれで選択状態とされる場合もオン状態
となる。また、論理値“１０”の記憶データを保持する
メモリセルは、対応するワード線がワード線選択電位Ｖ
ＲＷ４２又はＶＲＷ４３で選択状態とされることで選択
的にオン状態となり、論理値“００”の記憶データを保
持するメモリセルは、対応するワード線がワード線選択
電位ＶＲＷ４３で選択状態とされることで選択的にオン
状態となる。さらに、論理値“０１”の記憶データを保
持するメモリセルは、対応するワード線がワード線選択
電位ＶＲＷ４１〜ＶＲＷ４３のいずれで選択状態とされ
る場合もオン状態とはならない。

【００３０】図２において、メモリアレイＡＲＹＬを構
成するワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜Ｗ
Ｌｋｍは、その下方において図示されないＸアドレスデ
コーダＸＤＬに結合され、所定の選択又は非選択レベル
とされる。また、メモリアレイＡＲＹＬを構成するグロ
ーバルデータ線ＤＬＬ０〜ＤＬＬｎは、その右側におい
てラッチ部ＬＴの対応する単位回路にそれぞれ結合され
る。

【００３１】図４には、この発明に係る多値不揮発性メ
モリの追加書き込み仕様を説明図が示されている。メモ
リアレイの全記憶エリアのうち、データ（ｄａｔａ）書
き込み済み部と消去状態（未書き込み）部がある場合、
消去状態のメモリセルにのみ追加書き込みが実施され
る。このようにして、消去状態にデータ書き込み済み部
に変更され、消去状態部に対する追加書き込みが実施さ
れる。このような追加書き込み仕様では、データ書き込
み済部のデータは変えず（データ入力しなくて良い）、
消去状態部に書き込みを行うものである。

【００３２】多値不揮発性メモリの高信頼性のために書
き換え回数をカウントしておいて、書き換え回数に制限
を加えてような機能を持たせた場合でも、この追加書き
込みでは、メモリセルに消去動作を行わないないので特
性が劣化しない。したがって、かかる追加書き込みで
は、上記書き換え回数＋１にしなくてもよい。データ書
き込み済部には上記のような追加書き込みは禁止され、
データの書き換えを行うときには消去動作を行った後に
書き込み動作が実施される。

【００３３】図５には、この発明に係る多値不揮発性メ
モリの追加書き込み動作のためのチェック方法の説明図
が示されている。図３に示したように、上位ビットにＹ
＝１のアドレスを割り当て、下位ビットにＹ＝０のアド
レスを割り当て、Ｙ＝０が“１”の消去状態で、Ｙ＝１
が“０”の書き込み状態ときにはメモリセルには“０
１”が記憶される。上記Ｙ＝０のメモリセルに“０”に
追加書き込みするには、メモリセルでみると、“０１”
→“００”にする必要がある。しかし、“０１”の方が
メモリセルのＶｔｈが高いために消去動作を行う必要が
ある。

【００３４】この実施例の書き込み動作では、図５に示
したようなチェック方法が用いられる。この実施例で
は、追加書き込みのワード線の１本分に対応した複数バ
イトからなる書き込みデータ入力が終わった後に、メモ
リセルのデータと書き込みデータの比較を行ない、消去
状態以外のメモリセルには書き込みを行う必要がある
か、つまりは“１１”（消去状態）を書き込むことは不
可であるので、データ入力なしをチェックし、必要があ
る場合には消去動作を実施する。必要の無い場合には消
去動作が省略され、追加書き込みが実施される。この場
合、１ワード線分に対応した複数のセンスラッチがオー
ル０であるときには消去が省略され、いずれか１ビット
でも１があれば消去動作が実施される。

【００３５】同図の例では、中央のセンスラッチに読み
出されたデータと、その左右に設けられたデータラッチ
１と２のデータとをいわばステップ１ないし２のような
論理演算し、ステップ３では、選択ディスチャージ、つ
まりは全ビットプリチャージし、消去状態とその内のＶ
ｔｈ間でメモリセルディスチャージし、センスラッチ内
が選択ディスチャージを行う。これにより、センスラッ
チで“１”があれば消去する必要があり、“１”がなけ
れば消去する必要がない。上記のように１つのワード線
分について、上記“１”がないことを検出して、追加書
き込みが実施される。また、メモリセルが書込状態で
も、書き込みデータ“１１”のときには、データ入力な
しと判定され、消去状態と同じく扱われる。

【００３６】ここで、選択プリチャージとは、センスラ
ッチ及びデータラッチ内のデータが“１”の場合にデー
タ線を“１”にし、センスラッチ及びデータラッチ内の
データが“０”の場合にデータ線を“０”にする動作で
ある。また、選択ディスチャージとは、前記選択プリチ
ャージとは逆の動作であり、センスラッチ及びデータラ
ッチ内のデータが“１”の場合にデータ線を“０”に
し、センスラッチ及びデータラッチ内のデータが“０”
の場合にデータ線を“１”にする動作である。

【００３７】図６には、この発明に係る多値不揮発性メ
モリにおけるアドレス割り当て方法の説明図が示されて
いる。この実施例では、１つのメモリセルに８値が記憶
可能とされ、これにより３ビットの記憶情報の記憶が可
能とされる。これに対して、書き込み／読み出しデータ
は、Ｉ／Ｏ０〜７の８ビット（１バイト）とされ、１つ
のワード線にはＹアドレスが０ないし２０４８の本体領
域と、Ｙ＝２０４８〜の管理領域から構成される。つま
り、前記のように１つのメモリセルに３ビットの情報を
記憶させ、Ｙアドレスを多値化することにより、メモリ
セルの記憶情報を有効に利用することができる。

【００３８】例えば、３つのメモリセルに１つのＹアド
レスを割り当てた場合には、３×３＝９ビットの記憶情
報があるにもかからず、８ビットから使用しないことと
なり、全体でみるとつまり、１／９の１割強のビットが
捨てられてしまうが、この発明を適用することによっ
て、全ビットを有効に利用できる。

【００３９】この実施例では、アドレス多値になるＹア
ドレスを近いアドレスに纏める。これは、不揮発性メモ
リではバイト単位での書き込みはほとんどなく、もっと
大きな単位でのデータ書き込みが行われることが多いか
らである。そして、本体領域と管理領域とは異なるメモ
リセルが割り当てられる。そして、ある単位、例えば４
８バイト（８×４８＝３８４ビット）を１つの単位とし
て一括して書き込むようにすれば、３８４／３＝１２８
個のメモリセルに対して余りなくデータの書き込みを行
うようにすることができる。管理領域も同様な大きさと
すれば、追加書き込みによる書き込みが行われる確率を
高くすることができる。

【００４０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、１つのメモリセルに２ビッ
ト値以上の記憶情報を格納し、それぞれのビットに異な
るＹアドレスを割り当て、書き込み動作に際しては、メ
モリセルの記憶状態を読み出してそれと書き込むべきデ
ータの比較を行い、消去状態及び消去状態に対応された
書き込みデータを検出し、それ以外のときには消去動作
を行った上で上記書き込みデータに対応した書き込み動
作を行わせることより、Ｙアドレスの多値化と書き込み
動作の高効率化を実現することができるという効果が得
られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、多値フラッシュメモリは、例えば×
４ビット又は×１６ビット等、任意のビット構成をとり
うるし、データ入出力端子ＩＯ０〜ＩＯ７は、データ入
力端子又はデータ出力端子としてそれぞれ専用化しても
よい。メモリアレイＡＲＹＬ及びＡＲＹＲならびにその
周辺部は、任意数のメモリマットに分割することができ
る。多値フラッシュメモリのブロック構成や起動制御信
号及び内部制御信号等の名称及び組み合わせならびにそ
の有効レベル等は、種々の実施形態をとりうる。

【００４２】図２において、メモリアレイＡＲＹＬ及び
ＡＲＹＲは、任意数の冗長素子を含むことができるし、
その関連部も同様である。また、メモリアレイＡＲＹＬ
及びＡＲＹＲは、ＡＮＤ型アレイ構造又は階層データ線
方式をとることを必須条件とはしないし、階層ワード線
方式をとることもできる。

【００４３】以上の説明では、主として本発明者により
なされた発明をその背景となった利用分野である４値の
多値フラッシュメモリに適用した場合について説明した
が、それに限定されるものではなく、例えば、同様な任
意値の多値フラッシュメモリにも適用できるし、このよ
うな多値フラッシュメモリを含むシングルチップマイク
ロコンピュータ等にも適用できる。この発明は、少なく
とも多値メモリセルが格子配列されてなるメモリアレイ
とデータラッチ及びセンスラッチとを備える不揮発性メ
モリに広く適用できる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、１つのメモリセルに２ビッ
ト値以上の記憶情報を格納し、それぞれのビットに異な
るＹアドレスを割り当て、書き込み動作に際しては、メ
モリセルの記憶状態を読み出してそれと書き込むべきデ
ータの比較を行い、消去状態及び消去状態に対応された
書き込みデータを検出し、それ以外のときには消去動作
を行った上で上記書き込みデータに対応した書き込み動
作を行わせることより、Ｙアドレスの多値化と書き込み
動作の高効率化を実現することができる。

【図面の簡単な説明】

【図１】この発明が適用された多値フラッシュメモリの
一実施例を示すブロック図である。

【図２】図１の多値フラッシュメモリのメモリアレイの
一実施例を示す部分的な回路図である。

【図３】図２のメモリアレイを構成する２層ゲート構造
型メモリセルのしきい値電圧の一実施例を示す分布特性
図である。

【図４】この発明に係る多値不揮発性メモリの追加書き
込み仕様の説明図である。

【図５】この発明に係る多値不揮発性メモリの追加書き
込み動作のためのチェック方法の説明図である。

【図６】この発明に係る多値不揮発性メモリにおけるア
ドレス割り当て方法の説明図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッフ
ァ、ＬＴ……ラッチ部、ＹＤ……Ｙアドレスデコーダ、
ＹＣ……Ｙアドレスカウンタ、ＭＸ……マルチプレク
サ、ＩＯ……入出力バッファ、ＣＲ……コマンドレジス
タ、ＶＧ……内部電圧発生回路、ＣＴＬ……メモリ制御
回路、ＳＣ……シリアルクロック信号又はその入力端
子、ＣＥＢ……チップイネーブル信号又はその入力端
子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、ＯＥＢ……出力イネーブル信号又はその入力端子、
ＲＥＳＢ……リセット信号又はその入力端子、ＣＤＥＢ
……コマンドイネーブル信号又はその入力端子、Ｒ／Ｂ
Ｂ……レディー／ビジー信号又はその出力端子、ＩＯ０
〜ＩＯ７……入力又は出力データあるいはその入出力端
子、ＶＣＣ……電源電圧又はその入力端子、ＶＳＳ……
接地電位又はその入力端子。ＣＢＬ００〜ＣＢＬ０ｎな
いしＣＢＬｋ０〜ＣＢＬｋｎ……セルブロック、ＬＤＬ
００〜ＬＤＬ０ｎないしＬＤＬｋ０〜ＬＤＬｋｎ……ロ
ーカルデータ線、ＳＬＬ００〜ＳＬＬ０ｎないしＳＬＬ
ｋ０〜ＳＬＬｋｎ……ソース線、ＷＬ００〜ＷＬ０ｍな
いしＷＬｋ０〜ＷＬｋｍ……ワード線、ＤＬＬ０〜ＤＬ
Ｌｎ，ＤＬＲ０〜ＤＬＲｎ……グローバルデータ線、Ｍ
ＤＬ０〜ＭＤＬｋ，ＭＳＬ０〜ＭＳＬｋ……ブロック選
択信号、ＳＬＬ０〜ＳＬＬｋ……共通ソース線。Ｖｔｈ
４１〜Ｖｔｈ４４……しきい値電圧又はその目標値、Ｖ
ＲＷ４１〜ＶＲＷ４３……読み出しワード線電圧。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD08 AE05

Claims

【特許請求の範囲】

【請求項１】１つのメモリセルに２ビット値以上の記
憶情報が格納され、かつ、それぞれビットに異なるＹア
ドレスが割り当てられてなる多値不揮発性メモリであっ
て、メモリセルの記憶状態を読み出し、それと書き込むべき
データの比較を行い、消去状態及び消去状態に対応され
た書き込みデータを検出し、それ以外には消去動作を行
った上で上記書き込みデータに対応した書き込み動作を
行わせることを特徴とする多値不揮発性メモリ。