KR100197553B1 - 감소된 면적을 가지는 불휘발성 반도체 메모리 장치 - Google Patents
감소된 면적을 가지는 불휘발성 반도체 메모리 장치 Download PDFInfo
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Abstract
1. 청구범위에 된 발명이 속하는 기술 분야
불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
감소된 면적을 가지는 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
폴디드 비트라인의 좌우측에 접속된 복수개의 메모리 트랜지스터들을 선택하기 위한 선택 트랜지스터를 각 비트라인의 일측과 타측에 각기 하나씩 접속하고, 상기 홀수번째 비트라인에는 제2공통소오스라인을 접속한다.
4. 발명의 중요한 용도
불휘발성 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 하나의 비트라인에 접속된 낸드 쎌 유닛의 등가회로도.
제2도는 종래의 기술에 따라 폴디드 비트라인을 선택하기 위한 회로도.
제3도는 본 발명에 따라 폴디드 비트라인을 선택하기 의한 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치(이하 EEPROM이라 칭함)에 관한 것이다.
EEPROM의 메모리 용량을 증가하기 위하여 낸드구조로된 메모리 쎌들(이하 낸드쎌 유닛이라 칭함)을 가지는 EEPROM이 개발되어 왔다. 제1도에 보인 바와 같이 하나의 낸두쎌 유닛 NU은 제1 및 제2선택 트랜지스터들 ST1와, 제1선택 트랜지스터 ST1의 소오스와 제2선택 트랜지스터 ST2의 드레인 사이에 드레인 소오스 통로들이 직결로 접속된 메모리 트랜지스터들 M0∼M7로 구성된다. 메모리 트랜지스터들 M0∼M7의 각각은 채널을 통하여 서로 이격된 드레인과 소오스를 가지며 상기 채널 위에 턴넬산화막을 개재하여 형성된 플로팅게이트와 이 플로팅 게이트위에 중간 절연막을 개재하여 형성된 제어게이트를 가진다. 제1선택 트랜지스터 ST1의 드레인은 비트라인 BL과 접속되고, 제2선택 트랜지스터 ST2의 소오스는 독출동작중 접지되는 공통 소오스라인의 CSL과 접속된다. 그러므로 메모리 트랜지스터당 비트라인과의 접속점 개수를 줄일 수 있기 때문에 고밀도의 메모리 용량을 가지는 EEPROM이 달성될 수 있다.
한편, 상기 다수개의 낸드쎌 유닛 NU을 포함하는 메모리 셀 어레이의 면적을 줄이기 위하여 상하 대칭으로 접혀지는 폴디드(Folded) 비트라인을 사용하는데 이러한 방법을 사용하게 되면, 상기 폴디드 비트라인의 좌우측에 병렬로 연결된 낸드쎌 유닛 UN을 선택하기 위해 두 개의 트랜지스터를 직렬로 접속시켜야 한다. 이러한 회로가 도시된 제2도를 참조하면, 상기 폴디드 비트라인의 좌우측에 낸드쎌 유닛 NU1, NU2이 각기 연결되어 있다. 상기 두 낸드쎌 유닛 NU1, NU2중 하나를 선택하기 위해 공통소오스라인 CSL에 접속된 선택트랜지스터들 ST2, ST3, ST5, ST6을 가진다. 이러한 선택트랜지스터들 ST2, ST3, ST5, ST6은 상기 메모리 트랜지스터의 드레쉬홀드전압(이하 Vt)차이에 의해 선택된 비트라인 전위와 기준비트 라인 전위와의 비교를 통해 데이타를 억세스(Access)하는 메모리 장치의 경우, 선택된 메모리 트랜지스터가 연결된 비트라인과 기준 메모리 트랜지스터가 연결된 비트라인이 서로 어긋나게 선택되도록 하여야 하며, 이를 위해 낸스쎌 유닛 NU내에 공핍형 엔모오스 트랜지스터와 증가형 엔모오스 트랜지스터를 직렬로 연결하고, 그라운드 선택라인 GSL1, GSL2에 접속된 게이트를 통하여 이를 제어한다.
그러나, 상기와 같이 메모리 트랜지스터 M0∼M7외에 낸스쎌 유닛 UN을 선택하기 위한 선택 트랜지스터의 수가 증가되는 문제점이 있다. 또한, 이로인한 메모리 쎌 어레이의 레이아웃 면적이 증가되는 문제점이 있다.
따라서, 본 발명의 목적은 낸스쎌 유닛을 선택하는데 필요한 선택 트랜지스터의 개수를 줄여 감소된 면적을 가지는 불휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 폴디드 비트라인 구조를 가지며, 상기 비트라인에 연결된 스트링 선택 트랜지스터와 그라운드 선택트랜지스터 사이에 직렬로 연결된 다수의 플로팅 게이트형 모오스 트랜지스터들을 단위 메모리 셀 스트링으로 가지는 불휘발성 반도체 메모리 장치에 있어서; 상기 비트라인 홀수번째에 속해 있는 경우 그에 대응되는 상기 그라운드 선택트랜지스터의 공통 소오스에는 제1전압을 수신하는 제1공통소오스라인을 연결하고, 상기 비트라인이 짝수번째에 속해 있는 경우 그에 대응되는 상기 그라운드 선택트랜지스터의 공통 소오스에는 상기 제1전압과는 상반되는 제2전압을 수신하는 제2공통소오스라인을 연결한 구조를 가짐을 특지응로 한다.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제3도는 본 발명에 따라 폴디드 비트라인을 가지는 메모리 쎌 어레이를 도시한 도면이다.
제2도에 도시된 상기 제1 및 제2그라운드 선택라인 GSL1, GSL2에 각기 연결된 선택 트랜지스터들 ST2, SR3, ST6중 각 비트라인 BL1, BL2에 하나의 선택 트랜지스터만을 연결한다.
즉 상기 폴디드 비트라인구조의 좌우 비트라인에 연결된 상기 낸드쎌 유닛 NU1, NU2들중 하나를 선택하기 위해 직렬로 연결된 공핍형 트랜지스터와 증가형 트랜지스터가 필요하였는데 하나의 엔모오스 트랜지스터만을 사용하는 것이다. 상기 공핍형 엔모오스 트랜지스터 대신에 상기 공통 소오스 라인 CSL을 두 개로 분리하여 상기 낸드쎌 유닛 NU1, NU2들을 선택하면 된다.
본 발명에서는 상기 좌우측에 연결된 낸스쎌 유닛 NU1, NU2을 선택하기 위한 트랜지스터로 엔모오스 트랜지스터 T2, T4를 사용한다.
상기 비트라인 BL1이 선택된 비트라인이고 상기 비트라인 BL2이 기준비트라인 경우를 예를 들어 설명하면, 외부 제어회로에 의해 그라운트 선택라인 GSL에는 전원전압 VCC을 인가하고 제1공통 소오스라인 CSL1에는 영볼트를 인가하고 제2공통 소오스라인 CSL2에는 전원전압 VCC를 인가한다.
상기 낸스쎌 유닛 NU1은 상기 선택트랜지스터 T1, T2가 턴-온된 상태이고, 상기 제1공통 소오스라인 CSL1에 영볼트가 인가된 상태이므로 상기 제1공통소오스라인 CSL1으로의 전류경로가 형성되어 상기 메모리 트랜지스터의 Vt에 의해 비트라인 전압 결정된다.
한편, 상기 낸스쎌 유닛 NU2은 상기 선택트랜지스터 T3, T4가 턴-온된 상태이나 상기 제2공통 소오스라인 CSL2에 전원전압이 인가된 상태이므로 상기 제2공통소오스라인 CSL2으로의 전류경로가 형성되지 않으며, 기준비트라인으로써의 전압 레벨을 유지하게 되어 종래와는 동일한 동작이 취해짐을 알 수 있다.
상기한 바와 같은 본 발명의 구조에 따르면, 공핍형 트랜지스터를 채용하지 않으므로 메모리 쎌 어레이의 면적을 감소시키는 효가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (1)
- 폴디드 비트라인 구조를 가지며, 상기 비트라인에 연결된 스트링선택 트랜지스터와 그라운드 선택트랜지스터 사이에 직렬로 연결된 다수의 플로팅 게이트형 모오스 트랜지스터들을 단위 메모리 셀 스트링으로서 가지는 불휘발성 반도체 메모리 장치에 있어서: 상기 비트라인이 홀수번째에 속해 있는 경우 그에 대응하는 상기 그라운드 선택트랜지스터의 공통 소오스에는 제1전압을 수신하는 제1공통소오스라인을 연결하고, 상기 비트라인이 짝수번째에 속해 있는 경우 그에 대응되는 상기 그라운드 선택트랜지스터의 공통 소오스에는 상기 제1전압과는 상반되는 제2전압을 수신하는 제2공통소오스라인을 연결한 구조를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033094A KR100197553B1 (ko) | 1995-09-29 | 1995-09-29 | 감소된 면적을 가지는 불휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033094A KR100197553B1 (ko) | 1995-09-29 | 1995-09-29 | 감소된 면적을 가지는 불휘발성 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970017677A KR970017677A (ko) | 1997-04-30 |
| KR100197553B1 true KR100197553B1 (ko) | 1999-06-15 |
Family
ID=19428661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950033094A KR100197553B1 (ko) | 1995-09-29 | 1995-09-29 | 감소된 면적을 가지는 불휘발성 반도체 메모리 장치 |
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| Country | Link |
|---|---|
| KR (1) | KR100197553B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663918B2 (en) | 2005-01-12 | 2010-02-16 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of programming/reading the same |
-
1995
- 1995-09-29 KR KR1019950033094A patent/KR100197553B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663918B2 (en) | 2005-01-12 | 2010-02-16 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of programming/reading the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017677A (ko) | 1997-04-30 |
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