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Die Erfindung betrifft eine Halbleitervorrichtung und
insbesondere die Anordnung von peripheren Schaltungen eines
dynamischen Direktzugriffsspeichers (DRAM; Dynamic Random
Access Memory).
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Für gewöhnlich besteht eine Halbleiterspeichervorrichtung,
wie etwa ein DRAM, aus einem in Abschnitte unterteilten
Speicherzellenarray, das durch Anordnen von Speicherzellen
gebildet ist, und aus peripheren Schaltungen,
einschließlich Leseverstärkern, Zeilendekodern und Spaltendekodern,
die diesen benachbart sind. Von diesen peripheren
Schaltungen werden einige, wie etwa die Leseverstärker, von denen
jeweils einer für jedes Bitleitungspaar vorgesehen ist, die
ihrerseits in komplementärer Beziehung zueinander mit einer
Spannung versorgt werden und ihrerseits den
Speicherzellenarray bilden, in einem Verhältnis von einer Einheit pro
Bitleitungspaar installiert. Deshalb sind diese
spezifischen peripheren Schaltungen entlang einer Seite des in
Abschnitte unterteilten Speicherzellenarrays ausgebildet.
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In den letzten Jahren sind bei den
Mikroverarbeitungstechniken für Halbleiter beachtliche Fortschritte erzielt
worden, was zu einer Verringerung der Fläche, auf der je ein
Bit der Speicherzelle auf einem einzelnen Halbleiterchip
ausgebildet ist, und zu der damit verbundenen Verringerung
des Zwischenabstands bei der sich wiederholenden Anordnung
jedes Bitleitungspaares, das mit einer Mehrzahl
Speicher
zellen des Halbleiterchips verbunden ist, führte.
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Inzwischen wurden sog. spezialisierte Halbleiterspeicher
kommerziell erhältlich und ausgiebig genutzt, die für ein
bestimmtes System spezifische Funktionen verwirklichen,
beispielsweise einen Bildspeicher einschließen. Bei einem
solchen spezialisierten Halbleiterspeicher sollten
peripheren Schaltungen für solche Systemfunktionen wie serielle
Datenübertragung und "Flash Clear" (Schnell-Löschung) für
jedes Bitleitungspaar vorgesehen sein, um diese Funktionen
auf dem Halbleiterchip zu verwirklichen. Somit enthalten
periphere Schaltungen für diesen spezialisierten
Halbleiterspeicher zusätzlich zu den Leseverstärkern
Zeilenpufferschaltungen und serielle Umschaltschaltungen, was zu einer
komplexen und großskaligen Konfiguration führt.
Dementsprechend war es schwierig, diese peripheren Schaltungen
entlang einer Seite des in Abschnitte unterteilten
Speicherzellenarrays mit den jeweiligen Zwischenabständen der
Bitleitungspaare auszubilden. Wenn diese peripheren
Schaltungen ohne Rücksicht auf den jeweiligen Zwischenabstand
angeordnet werden, werden die Charakteristika der die Elemente
der peripheren Schaltungen bildenden Transistoren
unpassend, und darüber hinaus werden Bitleitungspaare in einem
verlängerten Ausmaß verlegt, was zu hohen Widerständen und
Kapazitäten führt, die den Bitleitungspaaren hinzugefügt
werden.
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Dies würde dazu führen, daß sich Spannungsvariationen an
den Bitleitungspaaren verzögern, wenn die Signale
ausgelesen oder eingeschrieben werden, was nicht nur die Lese- und
Einschreibraten der Halbleiterspeichervorrichtung
signifikant verlangsamt, sondern auch zu fehlerhaften
Betriebszuständen führt.
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EP-A-0 369 183 offenbart eine Halbleiterspeichervorrichtung
entsprechend dem Oberbegriff des Anspruchs 1. Bei dieser
Vorrichtung sind die zwei Bitleitungspaare miteinander
verknüpft, und die den Bitleitungspaaren zugehörigen
Leseverstärker sind an beiden Seiten der Speicherzellen-
Ausbildungsbereiche vorgesehen.
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US-A-4 682 200 beschreibt eine
Halbleiterspeichervorrichtung, bei der Umschalt-MISFETs symmetrisch an den Enden der
Speicherzellen-Bildungsbereiche angeordnet sind.
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Es ist eine Aufgabe der Erfindung, eine
Halbleiterspeichervorrichtung zu schaffen, die frei ist von einer
Verlangsamung bei den Einschreib- und Ausleseraten und vom Auftreten
fehlerhafter Betriebszustände, indem die peripheren
Schaltungen so angeordnet sind, daß die Charakteristika ihrer
Teilelemente angepaßt sind und die Länge der
Bitleitungspaare ausgeglichen ist.
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Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung
nach Anspruch 1 gelöst, wobei sich Anspruch 2 auf eine
weitere Ausgestaltung der Erfindung bezieht.
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Des weiteren kann eine Mehrzahl gegenseitig angrenzender
erster und zweiter peripherer Schaltungen mit jeweilig
orthogonaler Symmetrie angeordnet sein.
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Die oben beschriebenen Aufgaben, Merkmale und Vorteile der
Erfindung werden aus der folgenden detaillierten
Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen
deutlicher, in denen zeigt:
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Fig. 1 eine schematische Ansicht einer
Halbleiterspeichervorrichtung in ihrer Gesamtheit, die eine
erste bevorzugte Ausführungsform der Erfindung ist;
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Fig. 2 ein Schaltdiagramm, das die spezifische
Schal
tungskonfiguration der in Fig. 1 gezeigten
Halbleiterspeichervorrichtung zeigt;
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Fig. 3 ein Schaltdiagramm, das die
Schaltungskonfiguration eines Leseverstärkers zeigt;
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Fig. 4 ein Plan, der schematisch einen Teil des
Anordnungsmusters des in Fig. 3 gezeigten
Leseverstärkers zeigt;
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Fig. 5 ein Plan, der die Anordnung der peripheren
Schaltungen, der Speicherzellen-Bildungsbereiche und
der Bitleitungspaare der in Fig. 1 gezeigten
Halbleiterspeichervorrichtung auf einem Chip
zeigt;
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Fig. 6 ein Plan, der einen Teil des Anordnungsmusters
der peripheren Schaltungen der in Fig. 3
gezeigten Halbleiterspeichervorrichtung zeigt;
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Fig. 7 ein Plan, der die Anordnung der peripheren
Schaltungen, Speicherzellen-Bildungsbereiche und
Bitleitungen der Halbleiterspeichervorrichtung auf
einem Chip zeigt, die eine zweite bevorzugte
Ausführungsform der Erfindung ist;
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Fig. 8 ein Plan, der einen Teil des Anordnungsmusters
der peripheren Schaltung der in Fig. 7 gezeigten
Halbleiterspeichervorrichtung zeigt; und
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Fig. 9 ein Schaltdiagramm, das die spezifische
Schaltungskonfiguration der
Halbleiterspeichervorrichtung zeigt, welche die zweite bevorzugte
Ausführungsform verkörpert.
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In Fig. 1 enthält ein eine Halbleiterspeichervorrichtung
bildender Halbleiterchip 7 einer ersten bevorzugten
Ausführungsform der Erfindung
Speicherzellen-Ausbildungsabschnitte 6, in denen Speicherzellen in Arrays angeordnet
sind, einen Zeilendekoder 5, der eine einer Wortleitung
entsprechende Eingabeadresse auswählt,
Bitleitungsausgleichsschaltungen 3, die jedes Bitleitungspaar auf das
gleiche Potential ausgleichen,
Bitleitungspotentialzufuhrschaltungen 4 und periphere Schaltungsabschnitte 1, die
jeweils einen Leseverstärker 2 haben (obwohl die
Halbleiterspeichervorrichtung auch weitere Schaltungen in den
peripheren Schaltungsabschnitten hat, wird hier für die
Vereinfachung der Beschreibung auf diese nicht Bezug genommen).
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Jeder priphere Schaltungsabschnitt 1, der einen
Leseverstärker 2 enthält, ist in der Nähe eines Speicherzellen-
Ausbildungsabschnitts 6 ausgebildet, da er mit einem
Bitleitungspaar verbunden ist, das Teil des Speicherzellen-
Ausbildungsabschnitts 6 ist. Genauer gesagt, die peripheren
Schaltungsabschnitte 1 sind entlang zwei zueinander
parallelen Seiten des Speicherzellen-Ausbildungsabschnitts 6 und
außerhalb des Speicherzellen-Ausbildungsabschnitts 6
ausgebildet.
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In Fig. 2 besteht ein Speicherzellen-Ausbildungsabschnitt 6
in seiner bevorzugten Ausführungsform aus einer Mehrzahl
als ein Array angeordneten Speicherzellen (MCs), wobei jede
Zelle einen N-Kanal-Transistor und ein Kondensatorelement
enthält (dieser wird nämlich ausgebildet, indem sog. Ein-
Transistor-/Ein-Kondensator-Typ-Speicherzellen in einem
Array angeordnet werden). Jede der MCs ist mit einer
Wortleitung (wie etwa WL-1, WL-2,.., oder WL-n) und einem
Bitleitungspaar (wie BLa1/BLb1, BLa2/BLb2, ... oder BLam/BLbm)
verbunden.
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Jedes der Bitleitungspaare ist mit einem peripheren
Schaltungsabschnitt 1 an einem oder weiteren Verbindungspunkten
21 bis 28 verbunden. Ein Leseverstärker SA (wie etwa SA1,
SA2, ... oder ähnliche), der in dem peripheren
Schaltungsabschnitt 1 enthalten ist, besteht aus einer Schaltung vom
Flipflop-Typ, die zwischen zwei Seiten bezüglich der
Transistorcharakteristika ausgeglichen ist, und unter anderem
mit erdfreier oder schwebender Kapazität (floating
capacity).
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In Fig. 3 bilden ein P-Kanal-Transistor MP41 und ein N-
Kanal-Transistor MN41 eine erste Inverterschaltung, ein P-
Kanal-Transistor MP42 und ein N-Kanal-Transistor MN42
bilden eine zweite Inverterschaltung, und ein Flipflop wird
gebildet, indem die Ausgänge der ersten und zweiten
Inverterschaltungen jeweils an die Eingänge der zweiten und
ersten Inverterschaltung zurückgeführt werden. Mit dem
Eingang jeder der ersten und zweiten Inverterschaltungen ist
ein Bitleitungspaar BLa und BLb verbunden, um einen
Leseverstärker 31 zu bilden.
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Um die Anordnung dieses Leseverstärkers 31 auf dem
Halbleiterchip unter Bezug auf Fig. 4 zu beschreiben, ist die aus
einer Polysiliziummembran gebildete Elektrode 31 des
Transistors MP41 über ein Kontaktloch 41 mit einer metallischen
Verdrahtung verbunden, die die Bitleitung BLa bildet, und
der Source-Drain-Weg des gleichen Transistors MP41 ist über
ein Kontaktloch 45 mit der metallischen Verdrahtung
verbunden, die die Bitleitung BLb und eine Signalleitung SAP
bildet. Der Transistor MP42 ist passend zu dem Transistor MP41
angeordnet. Die aus einer Polysiliziummembran gebildete
Gateelektrode 52 ist über ein Kontaktloch 52 mit einer
metallischen Verdrahtung verbunden, die die Bitleitung BLb
bildet, und sein Source-Drain-Weg ist über ein Kontaktloch mit
einer metallischen Verdrahtung verbunden, die die
Bitleitung BLa und die Signalleitung SAP bildet. Des weiteren ist
die aus einer Polysiliziummembran gebildete Gateelektrode
54 des Transistors MN41 über ein Kontaktloch 44 mit der
Bitleitung BLa verbunden, und der Source-Drain-Weg des
gleichen Transistors MN41 ist über ein Kontaktloch 47 mit
der Bitleitung BLb und einer Signalleitung SAN verbunden.
Der Transistor MN42 ist ebenfalls passend zu dem Transistor
MN41 angeordnet, wobei seine aus einer Polysiliziummembran
gebildete Gateelektrode 53 über ein Kontaktloch 43 mit der
Bitleitung BLb und sein Source-Drain-Weg über ein
Kontaktloch 48 mit der Bitleitung BLa und der Signalleitung SAN
verbunden ist.
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Der Leseverstärker 31 ist auf dem Halbleiterchip in einer
Anordnung ausgebildet, die zu den Bitleitungspaaren BLa und
BLb paßt. Der Leseverstärker 31 wird betrieben, wenn
geeignete Potentiale den Signalleitungen SAP und SAN durch
Aktivierungssignale (nicht gezeigt) zugeführt werden.
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Um die detaillierte Anordnung der
Halbleiterspeichervorrichtung zu beschreiben, die die erste bevorzugte
Ausführungsform der Erfindung ist, wird zunächst auf Fig. 5 und
die peripheren Schaltungen 15 und 16 Bezug genommen, die
beide einem Speicherzellen-Ausbildungsbereich 17
entsprechen, der die (k+1)-ten Bitleitungspaare BLa(k+1) und
BLb(k+1) enthält, die jeweils neben dem k-ten
Bitleitungspaar BLa(k) und BLb(k) außerhalb des Speicherzellen-
Ausbildungsbereichs 17 entlang der Kante 12 bzw. 11 des
Bereichs 17 angeordnet sind. Des weiteren sind die peripheren
Schaltungen 15 und 16 in einer symmetrischen Anordnung in
bezug auf den Schnittpunkt G der Mittellinien 18 bzw. 19
angeordnet, die die Mittelpunkte der Kanten 11 und 12 und
jene der Kanten 13 und 14 verbinden. Die Bitleitungspaare
BLa(k) und BLb(k) sind mit der peripheren Schaltung 15 über
die Verbindungspunkte P1 und P2 an einer Seite der
peripheren Schaltung 15 entgegengesetzt dem Speicherzellen-
Ausbildungsbereich 17 verbunden. In ähnlicher Weise sind
die Bitleitungspaare BLa(k+1) und BLb(k+1) mit der
peripheren Schaltung 16 über die Verbindungspunkte Q1 und Q2 an
einer Seite der peripheren Schaltung 16 entgegengesetzt dem
Speicherzellen-Ausbildungsbereich 17 verbunden. Wenn die
Anordnungsrichtung der peripheren Schaltung 15 durch den
Pfeil F dargestellt ist, ist jene der peripheren Schaltung
16 durch dargestellt (siehe Fig. 5).
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Fig. 6 ist ein Plan, der einen Teil des Anordnungsmusters,
entsprechend zu Fig. 4, in einem Fall zeigt, in dem die
peripheren Schaltungen 15 und 16 aus Fig. 5 die
Leseverstärker 31 aus Fig. 3 enthalten. Die gleichen Einzelteile, wie
in Fig. 5, sind mit jeweils den gleichen Bezugszeichen oder
Begriffen bezeichnet.
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Die metallischen Verdrahtungsmuster 61 und 62 des in der
peripheren Schaltung 15 enthaltenen Leseverstärkers sind
mit den Verbindungspunkten P1 und P2 verbunden, und die
metallischen Verdrahtungsmuster 63 und 64 des in der
peripheren Schaltung 16 enthaltenen Leseverstärkers sind mit den
Verbindungspunkten Q1 und Q2 verbunden, die metallischen
Verdrahtungsmuster 61 und 63 und die metallischen
Verdrahtungen 62 und 64 sind jeweils symmetrisch in bezug auf den
Schnittpunkt G angeordnet.
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Wenn die Halbleiterspeichervorrichtung in einem Lesebetrieb
ist, verschieben in Fig. 2 Vorladesignale (nicht gezeigt)
eine Signalleitung PDL von einem hohen auf einen niedrigen
Pegel und schalten die Transistoren MN10 und MN20 aus.
Anschließend wird eine von dem Zeilendekoder 5 ausgewählte
Wortleitung WL-i aktiviert. Der Speicherinhalt einer
Vielzahl mit der Wortleitung WL-i verbundener MCs werden dem
entsprechenden Bitleitungspaar zugeführt. Jede der
gepaarten Bitleitungen BLak und BLbk wird in ihrem Potential
unter jenes einer Versorgungsleitung VHL, entsprechend dem
Speicherinhalt der MC, abgesenkt, und das Potential der
anderen wird auf jenes der Versorgungsleitung VHL (wenn ein
niedriger Pegel in der MC gespeichert ist) ausgeglichen.
Diese Potentialdifferenz zwischen den gepaarten
Bitleitungen wird durch einen Leseverstärker (SA) verstärkt, und der
Lesevorgang für einen Speicherinhalt wird durch Versenden
der verstärkten Differenz an einer Ausgabeschaltung (nicht
gezeigt) über ein Bitleitungspaar beendet, das von einem
Spaltendekoder (nicht gezeigt) ausgewählt ist.
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Als nächstes werden für die Beschreibung der in Fig. 7
gezeigten Anordnung der Halbleiterspeichervorrichtung einer
zweiten bevorzugten Ausführungsform der Erfindung die
peripheren Schaltungen 75, 76, 85 und 86, entsprechend einem
Speicherzellen-Ausbildungsbereich 77, der (4k-3)-te, (4k-
2)-te, (4k-1)-te und 4k-te Bitleitungspaare (BLa(4k-
3)/BLb (4k-3), BLa(4k-2)/BLb(4k-2), BLa(4k-1)/BLb(4k-1) und
BLa(4k)/BLb(4k)) entlang den Kanten 72 und 71 des Bereichs
und außerhalb des Speicherzellen-Ausbildungsbereichs 77
ausgebildet. Die peripheren Schaltungen 75 und 76 sind in
bezug auf den Schnittpunkt G1 eines Speicherzellen-
Ausbildungsbereichs 79, der die (4k-3)-ten und (4k-2)-ten
Bitleitungspaare enthält, symmetrisch angeordnet. In
ähnlicher Weise sind die peripheren Schaltungen 85 und 86
symmetrisch in bezug auf den Schnittpunkt G2 eines
Speicherzellen-Ausbildungsbereichs 80, der die (4k-1)-ten und 4k-ten
Bitleitungspaare enthält, angeordnet. Des weiteren sind die
peripheren Schaltung 75 und 85 und die peripheren
Schaltungen 76 und 86 symmetrisch in bezug auf den Schnittpunkt G1
des Speicherzellen-Ausbildungsbereichs 77, der diese vier
Bitleitungspaare enthält, angeordnet. Somit sind die
peripheren Schaltungen 75 und 85 und die peripheren Schaltungen
76 und 86 symmetrisch in bezug auf eine Mittellinie
ausgebildet, die den Schnittpunkt G durchläuft und parallel zu
den Kanten 74 oder 73 ist.
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Die Anordnung dieser Ausbildung wird detaillierter unter
Bezug auf Fig. 8 beschrieben.
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Fig. 8 ist ein Plan, der einen Teil des Anordnungsmusters
entsprechend Fig. 4 in einem Fall zeigt, in dem die
peripheren Schaltungen 75, 76, 85 und 86 aus Fig. 7 die
Leseverstärker 31 aus Fig. 3 enthalten. Den gleichen
Einzelelementen aus Fig. 7 sind jeweils die gleichen Bezugszeichen
oder Begriffe zugeordnet.
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Die metallischen Verdrahtungsmuster 181, 182, 183 und 184
der in den peripheren Schaltungen 75 und 85 enthaltenen
Leseverstärker sind mit den Verbindungspunkten P11, P21, P31
und P41 verbunden, und die metallischen Verdrahtungsmuster
185, 186, 187 und 188 der in den peripheren Schaltungen 76
und 86 enthaltenen Leseverstärker sind mit den
Verbindungspunkten Q11, Q21, Q31 und Q41 verbunden, die metallischen
Verdrahtungsmuster 181, 182, 183 und 184 und die
metallischen Verdrahtungsmuster 185, 186, 187 und 188 sind dabei
jeweils symmetrisch in bezug auf den Schnittpunkt G
angeordnet.
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Diese Halbleiterspeichervorrichtung der zweiten
erfindungsgemäßen Ausführungsform kann in einer Anordnung zur
Ausbildung bestehen, bei der periphere Schaltungen, die mit
aufeinanderfolgenden vier Bitleitungspaaren verbunden sind,
auf der oberen und unteren Seite des
Speicherausbildungsabschnitts angeordnet sind, wobei jeder Satz aus zwei
Bitleitungen besteht, wie es in Fig. 9 gezeigt ist.
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Da der Lesevorgang dieser Ausführungsform der gleiche wie
der ersten Ausführungsform ist, wird die Beschreibung hier
weggelassen.
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Wie bisher beschrieben wurde, sind die spezifischen
peripheren Schaltungen, von denen jeweils eine für jedes
Bitleitungspaar vorgesehen ist, symmetrisch in bezug auf den
Schnittpunkt der Mittellinien des Speicherzellen-
Ausbildungsgebiets angeordnet, wobei die Teilelemente,
wel
che die Leseverstärker einschließen, gut aneinander
angepaßt werden können und ebenso die Bitleitungspaare, wodurch
es möglich ist, eine fehlerfreie
Halbleiterspeichervorrichtung zu schaffen, die keinen beachtlichen Verlust bei den
Lese- oder Schreibraten zeigt. Die Ansprechrate der
Bitleitungspaare, beispielsweise eines erfindungsgemäßen
Bildspeichers, wird um etwa 25 ns höher als jene des Standes
der Technik sein, was heißt, daß ein schnellerer
Bildspeicher verwirklicht werden kann.
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Obwohl die Erfindung unter Bezug auf spezifische
Ausführungsformen beschrieben wurde, ist diese Beschreibung nicht
in einem begrenzenden Sinne zu verstehen. Verschiedene
Modifikationen der gezeigten Ausführungsformen sowie andere
Ausführungsformen der Erfindung sind für den Fachmann unter
Bezugnahme auf die Beschreibung der Erfindung
offensichtlich. Es wird deshalb davon ausgegangen, daß die
beiliegenden Ansprüche alle Modifikationen oder Ausführungsformen
abdecken.