JPH03238862A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のメモリセルが隣接配置して構成され
た半導体記憶装置に関するものである。

〔従来の技術〕

第４図は従来のダイナミック型ＲＡＭに用いられている
折り返しビット線構成のメモリセルアレイを示す図であ
る。折り返しビット線はビット線１ａと補ピッｌ−線１
ｂの２本で１アドレスラインとなっており、ピッＩ−線
１ａと補ピッ）−＄ｌｂの信号レベルをセンスアンプ３
で比較することによって、メモリセル５（第５図）の信
号を読み出している。すなわち、１本のワード１１２が
選択された時、これに交差する１アドレスラインの２本
のビット線線（ビット１ｉｌａ、補ビット線１ｂ）のう
ち１本のピッ）−９に接続されたメモリセル５のみのト
ランスファーゲート ッｌ−線に接続されたメモリセル５のトランスファ−ゲ
ー１−４は開いてはならない。例えばピッｌ−線１ａに
接続されたメモリセル５のトランスファーゲー１−４が
開いた場合、補ビット線１ｂの信号レベルが基準となっ
て、メモリセル５から引き出された信号によってわずか
に変化したビット線１ａの信号レベルがセンスアンプ３
により比較拡大される。さらにピッｌ−＊１ａと補ビッ
ト綿１ｂの信号は、フリツボプロップ回路によるセンス
アンプ３によって比較する乙とで信号レベルの拡大が実
現するわけであるから、２者の電気的負荷状態は同一で
なくてはならない。

第５図は１個のメモリセル５を示す回路図で、第４図の
ピッｌ−線１ａまなは補ビット線１ｂとワードｓ２との
交点で丸印を付けた筒所にのみメモリセル５が配置され
ており、１本のワード線２を選択した時、ビット＄　ｌ
　ａもしくは補ピッｌ−線１ｂのどちらか一方に接続さ
れたメモリセル５のトランスフアーゲ−１・４シか開か
ない構成となっている。

第６図は、第４図のピット線構成の平面レイアウトパタ
ーン図で、ピッｌ−線１ａと補ビット線１ｂは同一パタ
ーンで同一材料（例えばアルミニウム）を使用すること
で同一の電気的負荷状態を実現している。なお、６はビ
ット線コンタクトである。

〔発明が解決しようとする課題〕

従来の折り返しピット線構成は、第４図に示すように、
ビット９１ａまたは補ビットｌ１ｉｂとワド線２との交
点にメモリセル５がハニカム状に配置されている。乙の
ことから、平面レイアウトパターンは、第６図のように
なり、ビット線１ａまたは補ビット線１ｂとワード線２
との無駄な交差点の領域が生じ、高ｓＩａ化を図るうえ
での障害となっていた。

この発明は、上記問題点を解消するためになされたもの
で、平面レイアウトパターン上でのビット線またはワー
ド線と無駄な交差点の領域が生じることを防いだ半導体
記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルアレイを
第１のメモリセルアレイブロックと第２のメモリセルア
レイブロックに分け、例えば第１のメモリセルアレイブ
ロックにおいてビット線のみを各々のメモリセルに接続
した場合、第２のメモリセルアレイブロックにおいては
補ビット線のみを各々のメモリセルに接続し、それぞれ
のメモリセルアレイブロックにおいてメモリセルに接続
されなかったビット線または補ビット線はメモリセルに
接続されたビット線または補ビット線より上層に配置し
たものである。

〔作用〕

この発明においては、メモリセルが従来のハニカム状か
ら７トリクス状に配置されることにより、メモリセルに
接続されないビット線または補ビット線を上層に配置す
ることが可能となり、これによって、ビット締または補
ピット線とワード線との無駄な交差点の領域は排除され
て、高集積化が図れる。

〔実施例〕

第１図および第２図はこの発明による折り返しビット線
構成を示すメモリセルアレイの図である。

このメモリセルアレイは第１のメモリセルアレイブロッ
ク７と第２のメモリセルアレイブロック８に分けられ、
ビットｌ１ｌｌａおよびこれに隣接した補ビット！Ｉｌ
ｂは１つのセンスアンプ３に接続されたアドレスライン
となっている。

まず、第１図において、ピット線線１ａの第１のメモリ
セルアレイブロック７の部分の第１のピッ）−＄ｌａｌ
は第５図と同様なメモリセル５に各々接続され、同じく
補ピット＄１ｂの第２のビット＠１ｂｉはメモリセル５
には接続されず隣接するビット１１１１ｇの間に配置さ
れている。第２のメモリセルアレイブロック８ではこれ
とは逆に補ピッ）１１１１　ｂの第３のビット線１ｂ２
が各々のメモリセル５に接続され、ピッＩ・１ｉ１ａの
第４のピッＩ・１１ｊｌａ２はメモリセル５には接続さ
れず隣接する補ビット１ｌｌｌｂ間に配置されている。

つまり、第１のビット＠　ｌ　ａ　１とこれに接続され
た第４のビッＩ−＊　１　ａ　２とでビット線１ａが構
成され、第１のビット線１　ａ　１においてはメモリセ
ルアレイ５が接続されているが、第４のビット＄１ａ２
においてはメモリセル５は接続されていない。また、第
２のビット＄ｌｂｌとこれに接続された第３のビット線
線１ｂ２とで補ビット線１ｂが構成され、第３のピッ）
−＠ｉｂ２においてはメモリセルアレイ５が接続されて
いるが、第２のビット１ｉｌｂｌにおいてはメモリセル
アレイ５ば接続されていない。第１のメモリセルアレイ
ブロック７と第２のメモリセルアレイブロック８の［１
ｍｍでハ、第１図に示すようにピッｔ・ｌ１ｌｌａと補
ビット線１ｂとが交差した配置となっている。

第２図は第１のメモリセルアレイブロック７と第２のメ
モリセルアレイブロック８の接続部でビット線１ａと補
ピッｌ−線１ｂとが交差しない配置を示した図である。

第１図、第２図は共に１本のワード線２を選択した時、
ビットＩｌｌ　ａ　、補ビットＮｉｂのどちらか一方に
接続されたメモリセル５のトランスファーゲート４のみ
が開き、もう−方に接続されたメモリセル５のトランス
ファーゲト４は開かずに基準信号レベルをセンスアンプ
３に与える信号線となる。

第３図は、第１図および第２図に示した第１のメモリセ
ルアレイブロック７の平面レイアウトパターン図で、補
ピッ）−１ｊｌｂはこれに隣線したピッ）−＄ｌａ間に
配置され、さらに、ビット＄ｌａより高い位置の層に配
置されている。これによって第６図の従来０ビツト１ｉ
ｌａまたは補ビット尊１ｂとワード線２との無駄な交差
点の領域がなくなり高集積化が図れる。第２のメモリセ
ルアレイブロック８においては、以上の関係が逆になる
。

なお、ヒツトｌ１１１１ａと補ピッｔ−＠　１　ｂとは
同一の配線材料もしくは第１のメモリセルアレイブロッ
ク７のビットｓ１ａと第２のメモリセルアレイブロック
８の補ビットｓ１ｂおよび第１のメモリセルアレイブロ
ック７の補ピッ）−ＩＳ！ｌｂと第２の、メモリセルア
レイブロック８のビット＄１ａとを同一配線材料、すな
わちそれぞれのメモリセルアレイブロックにおいて、各
々のメモリセル５に接続されるピッＩ・１ｌｌａもしく
は補ビット線１ｂ同士とメモリセル５に接続されないビ
ットｓ１ａもしくは補ビット線１ｂ同士を同一配線材料
で構成することにより、それぞれのセンスアンプ３に接
続されたピッ）ＩＪｌａと補ビットｌ１ｌｂの電気的負
荷状態が同一になる。

〔発明の効果〕

以上説明したように、この発明による半導体記憶装置の
折り返しビット線構成は、メモリセルアレイを第１のメ
モリセルアレイブロックと第２のメモリセルアレイブロ
ックに分け、一方のメモリセルアレイブロックにおいて
各々の、メモリセルに接続されたビット１ａ（または補
ピッ１〜ＩＩ）と、もウ一方のメモリセルアレイブロッ
クにおいてメモリセルに接続されないピッｌ−１１１（
または補ビット線）とを接続し、さらに一方のメモリセ
ルアレイブロックにおいてメモリセルアレイに接続され
ない補ピット線（またはビットＩＩりと、もう一方のメ
モリセルアレイブロックにおいてメモリセルに接続され
た補ピット線（またはビット線）とを接続した構成をと
ることによって、メモリセルに接続されない一方のメモ
リセルアレイブロックの補ビット線（またはビット＊＞
およびもう一方のメモリセルアレイブロックのメモリセ
ル接続されない補ビットＩＩ（またはビットｓ）を上層
に配置することが可能となり、これによってビット線ま
たは補ピット線とワード線との無駄な交差点の領域がな
くなり、言換えれるならば、従来のメモリセルアレイの
ワード線の本数を１７２に減らし、これをビット線およ
び補ビット線の本数を２倍にすることで補い、かつ２倍
の本数にしたビット線および補ビット線を２層配線構造
にできる折り返しビット線の配置構成にしたことによっ
て、配線領域が縦方向に拡大し、平面方向には縮小され
て高Ｓ積化が図られた半導体記憶装置が得られる効果が
ある。

【図面の簡単な説明】

第１図および第２図はこの発明によ′るメモリセルアレ
イを示す図、第３図はこの発明のメモリセルアレイによ
る平面レイアウト図、第４図は従来のメモリセルアレイ
を示す図、第５図は従来の１個のメモリセルの回路を示
す図、第６図は従来のメモリセルアレイによる平面レイ
アラ■・パターン図である。 図において、１ａはピット線、１ｂは補ビット線、２は
ワード線、３ばセンスアンプ、４は）・ランスファーゲ
ート、５はメモリセル、６はビット線コンタクト、７は
第１のメモリセルセルアレイブロック、８は第２のメモ
リセルアレイブロックである。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　１個のトランジスタと１個のキャパシタからなる、メ
   モリセルが複数個隣接配置され、かつビット線と補ビッ
   ト線からなる折り返しビット線を備えた半導体記憶装置
   において、前記折り返しビット線は第１のメモリセルア
   レイブロックと、第２のメモリセルアレイブロックから
   なり、前記ビット線は前記第１のメモリセルアレイブロ
   ックにおいて前記メモリセルに接続された第１のビット
   線と、前記第２のメモリセルアレイブロックにおいて前
   記メモリセルが接続されない第４のビット線とを接続し
   てなり、また、補ビット線は前記第１のメモリセルアレ
   イブロックにおいて前記メモリセルが接続されない第２
   のビット線と、前記第２のメモリセルアレイブロックに
   おいて前記メモリセルが接続された第３のビット線とを
   接続してなり、さらに前記第２のビット線および第４の
   ビット線は、前記第１のビット線および第３のビット線
   より上層に配置したことを特徴とする半導体記憶装置。