KR0118501Y1 - 글로벌 비트라인을 가지는 디램 - Google Patents
글로벌 비트라인을 가지는 디램Info
- Publication number
- KR0118501Y1 KR0118501Y1 KR2019940034152U KR19940034152U KR0118501Y1 KR 0118501 Y1 KR0118501 Y1 KR 0118501Y1 KR 2019940034152 U KR2019940034152 U KR 2019940034152U KR 19940034152 U KR19940034152 U KR 19940034152U KR 0118501 Y1 KR0118501 Y1 KR 0118501Y1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- switch
- local
- sense amplifier
- global bit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 고안은 글로벌 비트라인을 가지는 디램에 관한 것으로, 제1 및 제2센스앰프와; 제1스위치를 구비한 제1글로벌 비트라인과, 제2스위치를 구비한 제2글로벌 비트라인으로 이루어져서 그 양단이 상기 제1센스 앰프와 상기 제2센스 앰프에 각각 연결된 글로벌 비트라인쌍과; 제3스위치를 구비한 제1로컬 비트라인의 일단이 상기 제1스위치와 상기 제2센스 앰프 사이에 연결되고, 워드라인에 의해 구동되는 제1메모리 셀과 제4스위치를 구비한 제2로컬 비트라인의 일단이 상기 제2스위치와 상기 제2센스 앰프사이에 연결되어 이루어진 제1로컬 비트라인쌍과; 제5스위치를 구비한 제3로컬 비트라인의 일단이 상기 제1스위치와 상기 제1센스 앰프 사이에 연결되고, 상기 워드라인에 의해 구동되는 제2메모리 셀과 제6스위치를 구비한 제4로컬 비트라인이 상기 제2스위치와 상기 제1센스 앰프 사이에 연결되어 이루어진 제2로컬 비트라인쌍을 포함하여 이루어져서, 종래의 양방향성 글로벌 비트라인의 비트라인 스위치 부분의 조밀도를 동일한 폴디드 비트라인 피치 하에서 절반으로 줄임으로써 비트라인 스위치의 레이아웃이 용이하다.
Description
제1도는 종래의 글로벌 비트라인을 갖는 디램의 비트라인 구조를 나타낸 도면
제2도는 본 고안에 따른 글로벌 비트라인을 갖는 디램의 비트라인 구조를 나타낸 도면
*도면의 주요부분에 대한 부호의 설명
10,20:로컬 비트라인 군 11,21:메모리 셀
12,22:글로벌 비트라인 분리 스위치 13,23:로컬 비트라인 연결 스위치
14,24,14',24':센스 증폭기 21':레퍼런스 셀
WL:워드라인 GB:글로벌 비트라인
LB:로컬 비트라인
본 고안은 글로벌 비트라인(global bit line)을 가지는 디램(DRAM:dynamic random access memory)에 관한 것으로, 특히 양방향 글로벌 비트라인(bidirectional matched global bit line)의 레이아웃(lay-out)이 용이하도록 한 글로벌 비트라인을 가지는 디램에 관한 것이다.
디램에서는 셀에 저장된 정보(실제로는 저장용 캐패시터에 충전되어 있는 전하)를 읽어내기 위하여 매트릭스 구조로 배열되어 있는 워드라인과 비트라인을 지정하여 하나의 셀을 선택하는데, 셀의 정보가 비트라인을 통하여 센스앰프에 전달되어 판독되고 데이터버스를 통하여 디램 밖으로 전달되게 된다.
비트라인 셀 구조는 폴디드 비트라인 셀(folded bit line cell) 구조와 오픈 비트라인 셀(open bit line cell) 구조로 구분할 수 있다. 양자의 차이는 오픈 비트라인 셀 구조의 경우 워드라인과 만나는 모든 교차점에 셀을 형성시켜 센싱하는데 반하여 폴디드 비트라인 셀 구조는 워드라인과 만나는 교점중 일부에 셀을 형성하여 센싱하고 나머지는 레퍼런스 셀로 센싱하는 형식이다. 오픈 구조는 레퍼런스 셀이 마땅치 않아 노이즈에 약하다. 그러나 폴디드 구조는 하나의 셀을 센싱할 때 이웃 셀을 레퍼런스 셀로 이용하기 때문에 노이즈의 문제가 없다. 또한 2쌍의 로컬 비트라인이 한쌍의 글로벌 비트라인을 통하여 데이터를 전달하기 때문에 글로벌 비트라인의 수가 감소하고, 결과적으로 회로의 레이아웃 면적이 감소한다. 따라서 오픈 비트라인 구조보다는 폴디드 비트라인 구조가 비교적 많이 채용된다.
로컬 비트라인은 해당 워드라인이 활성화됨으로써 각각의 메모리 셀에 저장되어 있는 데이터가 출력되었을 때 이 데이터가 실리는 데이터 라인이다. 즉, 각각의 메모리 셀에 직접 연결되어 있는 비트라인인 것이다. 그러나 글로벌 비트라인은 로컬 비트라인과 달리, 메모리 셀에 직접 연결되어 있지는 않으나, 로컬 비트라인에 실린 데이터를 센스 앰프에 전달하는 역할을 한다. 즉 글로벌 비트라인은 센스 앰프에 연결되어 있는 비트라인인 것이다. 이와 같은 구조는 적어도 두 쌍의 로컬 비트라인 쌍에 실린 데이터를 한 쌍의 글로벌 비트라인을 통하여 센스 앰프에 전달할 수 있는 장점을 가지고 있다. 이는 곧 일반적인 비트라인 구조보다 훨씬 적은 수의 센스 앰프가 요구되는 것을 의미하며, 글로벌 비트라인과 로컬 비트라인의 분리된 비트라인 구조를 채용하는 가장 큰 이유이다.
이와같은 종래의 글로벌 비트라인을 가지는 디램의 비트라인 구조를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 양방향 글로벌 비트라인(bidirectional matched global bit line)의 회로도이다. 제1도의 (a)와 (b)는 각각 상부 워드라인과 하부 워드라인이 선택되었을 때의 글로벌 비트라인 분리 스위치(global bit line separation switch)(12) 및 로컬 비트라인 연결 스위치(local bit line connection switch)(13)의 온·오프 상태를 나타낸 것이다.
제1도에 나타낸 바와 같이 한 쌍의 센스 증폭기(14,14')사이에 다수 쌍의 글로벌 비트라인(GB)이 연결된다. 각각의 글로벌 비트라인쌍 사이에는 두 개의 로컬 비트라인쌍(10)이 글로벌 비트라인(GB)과 나란히 배열되어 있다. 제1도의 상부에 위치한 센스 앰프(14) 부분에 국한하여 설명하면, 글로벌 비트라인(GB)에는 글로벌 비트라인 분리 스위치(12)가 각각 하나씩 형성되어 있다. 또한 각 로컬 비트라인(LB)에도 모두 두 개씩의 로컬 비트라인 연결 스위치(13)가 형성되어 있다.
각 로컬 비트라인쌍(10)에는 하나씩의 메모리 셀(11)이 연결되어 있어 워드라인(WL)에 의해 구동하도록 되어있다. 즉 하나의 로컬 비트라인쌍(10)은 셀이 연결되어 있는 셀 비트라인 및 이와 쌍을 이루는 레퍼런스 비트라인으로 이루어진다.
제1도(a)에서 좌측 글로벌 비트라인은 각 로컬 비트라인쌍의 레퍼런스 비트라인을 센스앰프(14)(14')와 연결하도록 되어 있다. 그러나 두 개의 레퍼런스 비트라인이 연결되어 있는 글로벌 비트라인의 부분은 글로벌 비트라인 분리 스위치(12)에 의해 분리되도록 되어 있다. 따라서 글로벌 비트라인 분리 스위치(12)를 중심으로 하여, 우측 로컬 비트라인의 레퍼런스 비트라인을 센스앰프(14)와 연결하고, 좌측 로컬 비트라인의 레퍼런스 비트라인을 또 다른 센스앰프(14')와 연결한다.
우측의 글로벌 비트라인은 각 로컬 비트라인쌍의 셀 비트라인을 센스앰프(14)(14')와 연결하도록 되어 있다. 그러나 두 개의 셀 비트라인이 연결되어 있는 글로벌 비트라인의 부분은 또 다른 글로벌 비트라인 분리 스위치(12)에 의해 분리되도록 되어 있다. 따라서 글로벌 비트라인 분리 스위치(12)를 중심으로 하여, 우측 로컬 비트라인의 셀 비트라인을 센스앰프(14)와 연결하고, 좌측 로컬 비트라인의 레퍼런스 비트라인을 또 다른 센스앰프(14')와 연결한다.
각각의 로컬 비트라인에서도 좌측 또는 우측 글로벌 비트라인과 연결된 지점을 중심으로 하여 양쪽에 각각 하나씩의 로컬 비트라인 연결 스위치(13)가 형성되어 있어서, 각각의 로컬 비트라인을 두 부분으로 분할하도록 되어있다.
이와 같이 많은 수의 로컬 비트라인과 글로벌 비트라인을 연결하기 위해서는 역시 많은 수의 스위치가 필요한 것을 알 수 있다. 특히 각 스위치가 형성되는 위치가 다수의 비트라인이 밀집해 형성되어 있는 부분이고, 또 각각의 스위치를 제어하기 위한 제어 신호선도 고려해야 하기 때문에, 실제로 이와같은 회로를 레이아웃하기가 매우 까다롭다.
따라서, 본 고안은 이러한 글로벌 비트라인과 로컬 비트라인을 운용하는데 필요한 스위치의 수를 줄이고, 그 위치를 달리하여, 레이아웃이 용이하도록 하는데 그 목적이 있다.
이와같은 목적의 본 고안은, 제1 및 제2센스앰프와; 제1스위치를 구비한 제1글로벌 비트라인과, 제2스위치를 구비한 제2글로벌 비트라인으로 이루어져서 그 양단이 상기 제1센스앰프와 상기 제2센스앰프에 각각 연결된 글로벌 비트라인쌍과; 제3스위치를 구비한 제1로컬 비트라인의 일단이 상기 제1스위치와 상기 제2센스앰프 사이에 연결괴되고, 워드라인에 의해 구동되는 제1메모리 셀과 제4스위치를 구비한 제2로컬 비트라인의 일단이 상기 제2스위치와 상기 제2센스앰프 사이에 연결되어 이루어진 제1로컬 비트라인쌍과; 제5스위치를 구비한 제3로컬 비트라인의 일단이 상기 제1스위치와 상기 제1센스앰프 사이에 연결되고, 상기 워드라인에 구동되는 제2메모리셀과 제6스위치를 구비한 제4로컬 비트라인이 상기 제2스위치와 상기 제1센스앰프 사이에 연결되어 이루어진 제2로컬 비트라인쌍을 포함하여 이루어진다.
이와같은 목적의 바람직한 실시예를 제2도를 참조하여 설명하면 다음과 같다.
제2도는 종래에 발표된 양방향성 글로벌 비트라인를 도시한 것으로, 각각 상부 워드라인과 하부 워드라인이 선택되었을 때의 글로벌 비트라인 분리 스위치(22) 및 로컬 비트라인 연결 스위치(23)의 온오프 상태를 나타낸 것이다.
제2도에서 보는 바와 같이, 본 고안에 따른 글로벌 비트라인의 구조는 한 쌍의 센스 증폭기(24,24') 사이에 다수 쌍의 글로벌 비트라인(GB)이 연결된다. 각각의 글로벌 비트라인쌍 사이에는 두 개의 로컬 비트라인(LB)이 글로벌 비트라인(GB)과 나란히 배열되어 있다.
제2도의 상부에 위치한 센스앰프(24)에 연결된 두 개의 글로벌 비트라인쌍 가운데 좌측 글로벌 비트라인쌍에 국한하여 설명하면, 글로벌 비트라인(GB)에는 글로벌 비트라인 분리 스위치(22)가 각각 하나씩 형성되어 있다. 또한 각 로컬 비트라인(LB)에도 모두 두 개씩의 로컬 비트라인 연결스위치(23)가 형성되어 있다. 각 로컬 비트라인쌍(20)에는 하나씩의 메모리셀(21)이 연결되어 있어 워드라인(WL)에 의해 구동하도록 되어있다. 즉 하나의 로컬 비트라인쌍은 셀이 연결되어 있는 셀 비트라인 및 이와 쌍을 이루는 레퍼런스 비트라인으로 이루어진다.
이와달리 제2도(a)의 우측 글로벌 비트라인(GB)과 그 사이에 형성된 두 개의 로컬 비트라인(LB)은 본 고안에 따라 이루어진 것으로, 이를 구체적으로 설명하면 다음과 같다.
센스앰프(24)에는 한 쌍의 글로벌 비트라인(GB)이 연결되어 있다. 각 글로벌 비트라인(GB)에는 글로벌 비트라인 분리 스위치(22)가 하나씩 형성되어 있다. 또한 각 글로벌 비트라인(GB) 사이에는 두 쌍의 로컬 비트라인(LB)이 글로벌 비트라인(GB)과 나란히 형성되어 있다. 각각의 로컬 비트라인(LB)에는 로컬 비트라인 연결 스위치(23)가 형성되어 있다. 형성 위치는 센스앰프(24)와 워드라인(WL) 사이로 제한되는데, 이 워드라인(WL)은 센스앰프(24)에 가장 가까운 위치에 형성된 워드라인이다.
각 로컬 비트라인쌍은 메모리 셀이 직접 연결되어 있는 셀 비트라인 및 그와 쌍을 이루는 셀이 연결되어 있지 않은 레퍼런스 비트라인으로 이루어진다. 각 로컬 비트라인쌍(LB)에서 각각의 레퍼런스 비트라인은 좌측의 글로벌 비트라인(GB)을 통하여 센스앰프(24)(24')와 연결되며, 각각의 셀 비트라인은 우측의 글로벌 비트라인(GB)을 통하여 센스앰프(24)(24')와 연결된다.
그러나 좌측 글로벌 비트라인에서, 각각의 레퍼런스 비트라인과 연결된 지점 사이에는 글로벌 비트라인 분리 스위치(22)가 형성되어 있기 때문에 두 개의 레퍼런스 비트라인이 상호 단락되지 않는다. 또한 우측 글로벌 비트라인에서도, 각각의 셀 비트라인과 연결된 지점에 또 다른 글로벌 비트라인 분리 스위치(22)가 형성되어 있기 때문에, 두 개의 셀 비트라인 역시 상호 단락되지 않는다.
이와 같이 살펴본 본 고안의 글로벌 비트라인을 가지는 디램은 종래의 양방향성 글로벌 비트라인을 가지는 디램의 제작시에 비트라인내의 스위치부 즉 스위치 역할을 하는 트랜지스터를 동일층안에 일직선 방향으로 연속하여 형성시켜야 하는 문제점을 글로벌 비트라인 쌍의 비트라인 스위치 부분을 서로 떨어지게 형성시키므로써, 종래의 양방향성 글로벌 비트라인의 비트라인 스위치 부분의 조밀도를 동일한 폴디드 비트라인 피치 하에서 절반으로 줄임으로써 비트라인 스위치의 레이아웃이 용이한 것을 특징으로 한다.
Claims (2)
- 글로벌 비트라인을 갖는 디램에 있어서, 제1 및 제2센스앰프와; 제1스위치를 구비한 제1글로벌 비트라인과, 제2스위치를 구비한 제2글로벌 비트라인으로 이루어져서 그 양단이 상기 제1센스앰프와 상기 제2센스앰프에 각각 연결된 글로벌 비트라인쌍과; 제3스위치를 구비한 제1로컬 비트라인의 일단이 상기 제1스위치와 상기 제2센스앰프 사이에 연결되고, 워드라인에 의해 구동되는 제1메모리셀과 제4스위치를 구비한 제2로컬 비트라인의 일단이 상기 제2스위치와 상기 제2센스앰프 사이에 연결되어 이루어진 제1로컬 비트라인쌍과; 제5스위치를 구비한 제3로컬 비트라인의 일단이 상기 제1스위치와 상기 제1센스앰프 사이에 연결되고, 상기 워드라인에 의해 구동되는 제2메모리셀과 제6스위치를 구비한 제4로컬 비트라인이 상기 제2스위치와 상기 제1센스앰프 사이에 연결되어 이루어진 제2로컬 비트라인쌍을 포함하는 글로벌 비트라인을 갖는 디램.
- 청구항 1에 있어서, 상기 워드라인이 상기 제1센스앰프와 이웃한 워드라인인 것이 특징인 글로벌 비트라인을 갖는 디램.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940034152U KR0118501Y1 (ko) | 1994-12-15 | 1994-12-15 | 글로벌 비트라인을 가지는 디램 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940034152U KR0118501Y1 (ko) | 1994-12-15 | 1994-12-15 | 글로벌 비트라인을 가지는 디램 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960024979U KR960024979U (ko) | 1996-07-22 |
| KR0118501Y1 true KR0118501Y1 (ko) | 1998-08-01 |
Family
ID=19401440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019940034152U KR0118501Y1 (ko) | 1994-12-15 | 1994-12-15 | 글로벌 비트라인을 가지는 디램 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0118501Y1 (ko) |
-
1994
- 1994-12-15 KR KR2019940034152U patent/KR0118501Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024979U (ko) | 1996-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100215595B1 (ko) | 다이나믹형 반도체 기억장치 | |
| KR900004631B1 (ko) | 반도체 메모리 | |
| US5111434A (en) | Semiconductor memory device | |
| EP0323172B1 (en) | Dynamic random access memories having shared sensing amplifiers | |
| US6169684B1 (en) | Semiconductor memory device | |
| US6961271B2 (en) | Memory device in which memory cells having complementary data are arranged | |
| US5249165A (en) | Memory cell array divided type multi-port semiconductor memory device | |
| EP0264929B1 (en) | Semiconductor memory device with improved bit line arrangement | |
| JPH0772991B2 (ja) | 半導体記憶装置 | |
| US20030151943A1 (en) | Semiconductor memory | |
| US5499205A (en) | Bit line structure | |
| KR100292170B1 (ko) | 반도체기억장치 | |
| US6140704A (en) | Integrated circuit memory devices with improved twisted bit-line structures | |
| KR0118501Y1 (ko) | 글로벌 비트라인을 가지는 디램 | |
| KR100288819B1 (ko) | 반도체기억장치 | |
| US5349563A (en) | Mask ROM | |
| EP0079220A2 (en) | Semiconductor memory devices | |
| US6278647B1 (en) | Semiconductor memory device having multi-bank and global data bus | |
| US20010007540A1 (en) | Input/output line structure of a semiconductor memory device | |
| JPS6134792A (ja) | 半導体記憶装置 | |
| JPH11145426A (ja) | Ｄｒａｍ及びそのメモリセルアレイ | |
| JPH0982910A (ja) | 半導体記憶装置 | |
| WO2002054405A2 (en) | Memory architecture with controllable bitline lengths | |
| JP4063502B2 (ja) | Ｄｒａｍメモリ | |
| EP0180054A2 (en) | Dual ended adaptive folded bitline scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20080218 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |