JP4425952B2 - 信号受信回路および信号受信システム - Google Patents

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Description

本発明は信号受信回路（レシーバ回路）および信号受信システムに関し、特に、ＬＳＩチップ間の信号の伝送，或いは，１つのＬＳＩチップ内の複数の素子や構成回路間での信号の伝送を行う信号受信回路および信号受信システムに関する。
近年、ＬＳＩ（Large Scale Integration Circuit)間の信号伝送、例えば、ＤＲＡＭ（Dynamic Random Access Memory) とプロセッサとの間の信号伝送、或いは、１つの半導体集積回路（チップ）における各構成回路間の信号伝送を高速に行うことが要望されている。
従来、ＤＲＡＭおよびプロセッサの性能は、時代と共に大きく向上して来た。すなわち、プロセッサは高速速度の面での性能向上が著しかったのに対し、ＤＲＡＭは主として容量増加の面での性能向上が著しかった。しかしながら、ＤＲＡＭにおける動作速度の向上は、容量の増加ほど大きなものではなく、その結果、ＤＲＡＭとプロセッサとの間の速度ギャップが大きくなり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴って、１つのＬＳＩチップ（半導体集積回路）内の素子や構成回路間の信号伝送速度も、チップの性能を制限する大きな要因となって来ている。
ところで、プロセッサとＤＲＡＭ（ＤＲＡＭモジュール）の間との信号伝送方式として、ここ数年先での普及が見込まれているものにＳＳＴＬ（Series-Stub Terminated Logic）、Ｒａｍｂｕｓチャネル、および、その他の小振幅信号の規格が知られている。
ＳＳＴＬおよびＲａｍｂｕｓチャネル（或いは、類似の小振幅信号方式）では、信号伝送路（伝送線路）の終端を線路の特性インピーダンスに近い抵抗で終端することにより終端での反射を抑え、高速の信号伝送を可能にしている。さらに、信号を小振幅とすることにより、伝送線路を充放電する電力を小さくし、高速動作でも低電力の伝送を可能とするようになっている。
図１は従来の信号伝送システムの一例を概略的に示すブロック図であり、ＳＳＴＬを適用したバスシステムの一例を示すものである。図１において、参照符号１０１はドライバ回路、１０２は信号伝送路、１０３および１０４は終端抵抗（ＲT ）、１５１〜１５３はスタブ抵抗（Ｒs)、１６１はプロセッサ（コントローラ）、そして、１６２および１６３はＤＲＡＭモジュールを示している。また、参照符号ＶTTは、電源電圧Ｖccと接地電圧Ｖssとの中間電位（電源線）を示している。
図１に示されるように、従来のバスシステムでは、例えば、伝送線路の両端（終端）には、それぞれ終端抵抗１０３および１０４が設けられ、中間電位の電源線ＶTTに接続されている。また、プロセッサ１６１およびＤＲＡＭモジュール１６２，１６３は、それぞれ伝送線路１０２の途中に設けられたスタブ抵抗１５１および１５２，１５３を介して伝送線路１０２に接続されている。
ここで、伝送線路１０２の特性インピーダンスはほぼ５０オーム程度であり、また、終端抵抗１０３および１０４の抵抗値も該線路の特性インピーダンスＺ0 と同じ５０オーム程度に設定されている。すなわち、終端抵抗１０３および１０４により、両方の終端でトータル２５オームの並列抵抗となり、ドライバ回路はこの抵抗を駆動して信号電圧を発生させることになる。なお、ドライバ回路１０１の出力インピーダンスは、大きな駆動能力を持たせるために小さくなるように設定され、すなわち、該ドライバ回路１０１を構成するトランジスタは、サイズの大きいトランジスタにより構成されている。
具体的に、例えば、ＳＳＴＬを適用したバスシステムを考えた場合、信号振幅は最低４００ｍＶ必要であるため、ドライバ回路は１６ｍＡ程度の電流を流すことが必要であり、また、余裕を見た設計では２倍の３２ｍＡ程度の電流を流すことが必要になる。
上述したように、例えば、ＳＳＴＬを適用したバスシステム（信号伝送システム）では、整合終端（終端抵抗ＲT ）およびスタブ抵抗（Ｒs)により高速の信号伝送が可能であり、消費電力も小振幅信号を使うため従来のものより小さい。しかしながら、将来、ＤＲＡＭとプロセッサ間の信号伝送帯域をさらに大きくすることが求められ、また、それにも関わらず装置全体での消費電力は同等か現在以下に抑えることが求められるため、より低消費電力の信号伝送方式が必要となる。すなわち、例えば、１ビットあたり３２ｍＡの電流を消費することは、将来、バス幅が６４ビット或いは１２８ビットと増加した場合には、許容できない値となる。
本発明は、上述した技術が有する課題に鑑み、より一層低消費電力で高速動作が可能な信号伝送システムの提供を目的とする。
本発明（本発明の第５の形態）によれば、差動アンプと、前記差動アンプの第１入力部に接続された第１容量及び第２容量と、前記第１容量を介して前記第１入力部に接続された第１バス線と、前記差動アンプの第２入力部に接続された第３容量及び第４容量と、前記第３容量を介して前記第２入力部に接続された第２バス線と、前記第１バス線と前記第２容量の接続を制御する第１スイッチと、前記第１バス線と前記第４容量の接続を制御する第２スイッチと、前記第２バス線と前記第２容量の接続を制御する第３スイッチと、前記第２バス線と前記第４容量の接続を制御する第４スイッチと、前記第１入力部と前記第２入力部に接続され、基準電位線との間に設けられた第５スイッチと、を有し、前記第１および第４スイッチがオフで前記第２および第３スイッチがオンで前記第５スイッチがオンとなる第１状態において、前記第１バス線並びに前記第２バス線の第１信号状態を前記第１および第４容量並びに前記第３および第２容量に保持し、その後、前記第１および第４スイッチがオンで前記第２および第３スイッチがオフで前記第５スイッチがオフとなる第２状態において、前記第１バス線並びに前記第２バス線の第２信号状態を前記第１および第２容量並びに前記第３および第４容量に入力して、前記第２信号状態を前記差動アンプにより判定することを特徴とする信号受信回路が提供される。
また、本発明によれば、差動アンプと、前記差動アンプの第１入力部に接続された第１容量及び第２容量と、前記第１容量を介して前記第１入力部に接続された第１バス線と、前記差動アンプの第２入力部に接続された第３容量及び第４容量と、前記第３容量を介して前記第２入力部に接続された第２バス線と、前記第１バス線と前記第２容量の接続を制御する第１スイッチと、前記第１バス線と前記第４容量の接続を制御する第２スイッチと、前記第２バス線と前記第２容量の接続を制御する第３スイッチと、前記第２バス線と前記第４容量の接続を制御する第４スイッチと、前記第１入力部と前記差動アンプの出力部との間に設けられた第５スイッチと、前記第２入力部に接続され、基準電位線との間に設けられた第６スイッチと、を有し、前記第１および第４スイッチがオフで前記第２および第３スイッチがオンで前記第５および第６スイッチがオンとなる第１状態において、前記第１バス線並びに前記第２バス線の第１信号状態を前記第１および第４容量並びに前記第３および第２容量に保持し、その後、前記第１および第４スイッチがオンで前記第２および第３スイッチがオフで前記第５および第６スイッチがオフとなる第２状態において、前記第１バス線並びに前記第２バス線の第２信号状態を前記第１および第２容量並びに前記第３および第４容量に入力して、前記第２信号状態を前記差動アンプにより判定することを特徴とする信号受信回路が提供される。
本発明（本発明の第５の形態）に係る信号伝送システムによれば、データバスのプリチャージは行わずに高速のデータ転送が可能となる。また、１ビット当たりのデータによるバスのレベル変化量を少なくしてデータを送ることができるため、バスの消費電力も低減することができる。
以下、図面を参照して、本発明に係る信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置の各実施例を説明する。
図２は本発明の第１の形態が適用される信号伝送システム（バスシステム）の原理構成を示すブロック図である。図２において、参照符号１はドライバ回路、２は信号伝送路、３および４は終端抵抗（ＲT ）、５１〜５３はスタブ抵抗（Ｒs)、６１はプロセッサ（コントローラ）、６２および６３はＤＲＡＭモジュール、そして、７はダンピング抵抗（ＲD ）を示している。また、参照符号ＶTTは、電源電圧Ｖccと接地電圧Ｖssとの中間電位（電源線）を示している。
図２に示されるように、本発明の第１の形態のバスシステムでは、例えば、伝送線路の両端（終端）には、それぞれ終端抵抗３および４が設けられ、中間電位の電源線ＶTTに接続されている。ここで、終端抵抗３および４の抵抗値ＲT は、伝送線路２の特性インピーダンスＺ0 よりも大きく設定され（ＲT ＞Ｚ0 ）ている。さらに、ドライバ回路１の出力インピーダンスは大きく設定され、すなわち、該ドライバ回路１を構成するトランジスタは、小さいサイズのトランジスタにより構成されている。
また、プロセッサ６１およびＤＲＡＭモジュール６２，６３は、それぞれ伝送線路２の途中に設けられたスタブ抵抗６１および６２，６３を介して伝送線路２に接続されている。さらに、伝送線路２には、複数のダンピング抵抗７が挿入されている。
すなわち、本発明の第１の形態に係るバスシステム（信号伝送システム）は、(1) 終端抵抗ＲT を伝送線路の特性インピーダンスＺ0 よりも大きくし、(2) ドライバ回路の出力インピーダンスを増加させ、および／または、(3) 必要に応じて伝送線路に直列に１個または複数のダンピング抵抗ＲD を挿入することにより、低消費電力化（低電力化）するように構成されている。ここで、終端抵抗ＲT を大きくすると、同じ信号振幅では終端で消費される電力が小さくなり、また、ドライバ回路の出力インピーダンスを増加させると、信号電流が小さくなると共に、ドライバ回路を駆動するための電力も削減できることになる。なお、伝送線路に直列にダンピング抵抗ＲD を挿入する代わりに、該伝送線路自身を抵抗を有する物質により構成することもできる。
ただし、上述したような低電力化を行うと、伝送線路の周波数特性が劣化し、該伝送線路上の電圧信号が応答する固有の応答時間が長くなってしまう。そのため、符号の長さＴの間に信号電圧が本来のフル振幅に達しない上、大きな符号間干渉の項を生じて、通常の方法では信号を検出できなくなる恐れが生じる。
そこで、本発明の第２の形態では、レシーバ（信号伝送システムのレシーバ回路）に対して符号間干渉を過去の信号から予測する手段を用い、該予測された符号間干渉を現在受信された信号電圧から差し引くことにより、信号を部分的な応答（Partial Response）の検出を行うように構成する。
図３は従来の一般的な信号伝送システムにおける符号の長さと応答時間との関係を示す図である。
図３に示されるように、従来の一般的なバスシステム（信号伝送システム）においては、例えば、伝送線路（バス）における信号の多重反射等により、信号が本来のフル振幅になるまでには所定の時間を要する。ここで、応答時間τは、例えば、信号電圧がフル振幅の９０％になるまでの時間として定義され、従来の一般的なバスシステムにおいては、伝送線路上の信号の伝送（伝達）を確実に行うために、応答時間τを伝送される符号（Simbol）の長さ（データの１周期）Ｔよりも十分短く、すなわち、符号長Ｔを該応答時間τよりも十分長く設定（Ｔ>>τ）するようになっている。具体的に、従来の一般的なバスシステムにおいて、例えば、符号長Ｔは応答時間τの２〜３倍程度（Ｔ≒２〜３τ）とされており、応答時間τが長いと、信号の伝送を高速化することはできない。
これに対して、本発明の第２の形態では、応答時間τを伝送される符号の長さ（データの１周期）Ｔと同程度或いはより長く、すなわち、符号長Ｔを信号伝送路の応答時間τと同程度或いはより短く設定（Ｔ≦τ：例えば、Ｔ≒０．３τ）し、そして、伝送される信号が符号長Ｔの間に示す部分的な応答を検出するようになっている。従って、本発明の第２の形態では、信号の伝送を高速に行うことが可能となる。
図４は本発明の信号伝送システムにおける符号の長さと応答時間との関係を示す図である。
図４に示されるように、例えば、伝送される符号のデータが期間Ｐn-2,Ｐn-1,Pn+1 でデータ”０”で、期間Ｐn,Ｐn+2 でデータ”１”と変化する場合、本発明では、例えば、伝送される符号長Ｔを応答時間τよりも短く設定するようになっている。従って、例えば、期間Ｐn におけるデータ”１”の信号は、応答時間τ後の信号電圧が十分に上昇した状態で検出されるのではなく、信号電圧が変化（上昇）している途中の時間Ｔの範囲内において検出されるようになっている。ここで、図４から明らかなように、データ”０”が連続した後にデータ”１”となった場合の信号電圧の変化（期間Ｐn ）と、データが”１”→”０”→”１”となった場合の信号電圧の変化（期間Ｐn+2 ）とは異なっているが、本発明では、様々なデータの連続的な変化に対しても、前回までのデータ変化の影響を除いて、実際に伝送線路（バス）における信号電圧の変化（データ信号）を捉えるようになっている。
このように、本発明の第２の形態では、伝送される符号長Ｔを信号伝送路の応答時間τと同程度或いはより短く（Ｔ≦τ）設定し、そして、伝送される信号が符号長Ｔの間に示す部分的な応答を検出することにより、信号伝送の高速化を図るようになっている。
なお、符号間干渉の予測（過去のデータ変化の影響の取り除き；部分応答検出回路：Partial Response Detector(ＰＲＤ))は、後述するように、回路の応答が線型の場合には、過去の受信信号の”１”または”０”の判定結果を重み付の加算（線型 Decision Feedback；Decision Feedback Equalizer(ＤＦＥ))等により実現することができ( 図１２および図１３参照）、また、非線型の符号間干渉がある場合には、メモリに予め干渉の大きさを記録しておき、過去の受信信号列をアドレスとして該メモリを読み出すことにより干渉項の予測を行うことができる（図１４および図１５参照）。
上記符号間干渉の予測は、１クロック前に受信した信号電圧のアナログ値を使用して行うこともできる。この手法は、信号電圧の応答が一次遅れ系で現されるときに最も良い予測を与えるものである。
すなわち、一次遅れ系において、信号電圧Ｖ(nＴ）は、ｎ＝０，±１，±２，…として、
Ｖ(nＴ）＝ｘＶTT＋（１−ｘ）Ｖ((n-1)Ｔ）＋ｘ（Ｖinf −ＶTT）…… (1)
と表される。
ただし、ｘ＝１−ｅｘｐ（−Ｔ／τ）となることを利用する。
ここで、τは回路の時定数（応答時間）、Ｖinf はデータ”１”または”０”が十分な長さ送られた場合の信号電圧（フル振幅）、そして、ＶTTは基準電圧を示している。なお、基準電圧ＶTTは、対称なＣＭＯＳドライバを使用した場合には、Ｖcc／２である。
上記の (1)式において、第１項および第２項が符号間干渉を示す項であり、第３項が正味の信号の項である。すなわち、 (1)式から、符号間干渉は１クロック前の信号電圧を記憶しておき、該１クロック前の信号電圧と固定の基準電圧との線形和を取ることにより得られることがわかる。そして、このアナログ電圧の記憶と固定電圧との線形和は、以下に述べるキャパシタを用いた回路により容易に発生させることができる。
図５は本発明に係る信号伝送システムにおけるレシーバ回路の一構成例を示す図であり、図６は図５のレシーバ回路の動作を説明するための図である。ここで、図５（ａ）は部分応答検出回路（レシーバ回路）のブロック回路図であり、図５（ｂ）は図５（ａ）の部分応答検出回路におけるオートゼロ・コンパレータの一例を示す回路図である。また、図６（ａ）は部分応答検出回路に使用される各信号のタイミングを示す図であり、図６（ｂ）はデータの変化に伴う伝送線路上の電圧（信号電圧）の変化の一例を示す図である。
図５（ａ）に示されるように、部分応答検出回路８は、オートゼロ・コンパレータ８１，８２、ＤＬＬ(Delay Locked Loop) 回路８３、および、選択回路（ＭＵＸ）８４を備えている。オートゼロ・コンパレータ８１および８２には、それぞれ基準電圧ＶTT（Ｖcc／２）、入力電圧（信号電圧）Ｖin、および、ＤＬＬ回路８３の出力である制御信号φ１，φ２が供給されている。そして、選択回路８４は、所定のタイミングでオートゼロ・コンパレータ８１または８２の出力信号を選択して出力（データ出力）するようになっている。
図５（ｂ）に示されるように、オートゼロ・コンパレータ８１（８２）は、２つのキャパシタ８１５，８１６、ＣＭＯＳインバータ８１８、および、スイッチ８１１〜８１４，８１７を備えて構成されている。そして、制御信号φ１およびφ２によりスイッチ８１１〜８１４を制御し、キャパシタ８１５および８１６に対する印加電圧の制御（基準電圧ＶTTまたは信号電圧Ｖin）並びに該キャパシタ８１５および８１６の接続を制御するようになっている。なお、スイッチ８１７は、インバータ８１８と並列に設けられ、制御信号φ１によりオン・オフ制御されるようになっている。ここで、図６（ａ）から明らかなように、制御信号φ１およびφ２は、クロックＣＬＫの立ち下がりおよび立ち上がりタイミングに同期して一瞬高レベルとなる信号である。また、スイッチ８１１〜８１４および８１７は、２つのトランジスタより成るトランスファーゲートまたは１つのスイッチング用トランジスタ等を使用して構成することができる。
すなわち、まず、オートゼロ・コンパレータ８１（８２）は、制御信号φ１（信号φ１が高レベルとなるタイミング）により信号電圧Ｖ((n-1)Ｔ）とＶTTをキャパシタ８１５，８１６に蓄積し、このとき、インバータ８１８の入出力を接続してオートゼロ(auto-zero) の操作を行うようになっている。このオートゼロの操作により、インバータ８１８の入力ノードはＶon（インバータの入出力をショートした時に得られる電圧で、インバータの出力が”０”から”１”に切り替わるしきい値電圧）となる。これにより、キャパシタ８１５および８１６に蓄えられる電荷Ｑ１およびＱ２は、キャパシタ８１５および８１６の容量をＣ１およびＣ２とすると、
Ｑ１＝（Ｖ((n-1)Ｔ）−Ｖon）Ｃ１
Ｑ２＝（ＶTT−Ｖon）Ｃ２
となる。
次に、制御信号φ１が低レベルになった後、制御信号φ２（信号φ２が高レベルとなるタイミング）により、キャパシタ８１５および８１６を並列に繋いで入力Ｖ(nＴ）をインバータ８１８の入力ノードに導く。このとき、インバータ８１８の入力ノードの電圧Ｖは、電荷保存の法則により、
Ｖ＝Ｖ(nＴ）−（Ｑ１＋Ｑ２）／（Ｃ１＋Ｃ２）
＝Ｖ(nＴ）−（１−ｘ）Ｖ((n-1)Ｔ）−ｘＶTT＋Ｖon）
＝ｘ（Ｖinf −ＶTT）＋Ｖon …… (2)
となる。
この (2)式の右辺は、前述した (1)式から符号間干渉の項を引いたもの（つまり、正味の信号）に電圧Ｖonを加えたものになっている。従って、正味の信号が正か負かによりインバータ８１８の出力が反転するため、正しく正味の信号のみを判定することができることになる。すなわち、図６（ｂ）に示されるように、データが変化した場合でも、１クロック前に受信した信号電圧のアナログ値を使用し、過去のデータ変化の影響の取り除いて、データ信号の検出を正確に行うことができる。
ここで、図５（ａ）の部分応答検出回路８において、２つのオートゼロ・コンパレータ８１および８２の出力（ＯＵＴc)を選択回路８４により選択するようになっているのは、上記の入力信号（Ｖin) の判定処理が２Ｔごとに行われることになるため、２つのオートゼロ・コンパレータをインターリーブ動作させて１Ｔごとに判定処理を行うようになっている。なお、上述した制御信号φ１およびφ２による動作（処理）は、一方のオートゼロ・コンパレータ８１と他方のオートゼロ・コンパレータ８２とでは逆になる。
図７は本発明が適用される信号伝送システムの一構成例を示すブロック回路図であり、図８は図７の信号伝送システムにおける各メモリブロックにおける信号波形のシミュレーション結果を示す図である。
図７において、参照符号２０１はドライバ回路、２０２（２２１〜２２６）は信号伝送路、２５０〜２５４はスタブ抵抗（Ｒs)、２６１〜２６４はメモリ（ＤＲＡＭモジュール）、そして、２０７はダンピング抵抗（ＲD ）を示している。ここで、伝送線路２２１および２２６は特性インピーダンスが７０Ωで長さが１０ｍｍ、そして、伝送線路２２２〜２２５は特性インピーダンスが７０Ωで長さが１２．５ｍｍとして構成されている。さらに、スタブ抵抗２５０〜２５４の抵抗値はそれぞれ２５Ωとされ、また、ダンピング抵抗２０７の抵抗値はそれぞれ７Ωとされている。ここで、伝送線路２２２〜２２５（２１５）の特性インピーダンスは７０Ωに設定されているが、これは伝送線路に対して様々な回路（メモリ２６１〜２６４等）が接続され、また、該伝送線路の寄生容量等の影響によって、実効的に５０Ω程度の特性インピーダンスとなるからである。
ドライバ回路２０１は、Ｐチャネル型ＭＯＳトランジスタ２１１、Ｎチャネル型ＭＯＳトランジスタ２１２、キャパシタ２１３、インダクタ２１４、および、伝送線路２１５で構成されている。ここで、キャパシタ２１３の容量は４ｐＦ、インダクタ２１４のインダクタンスは２．５ｎＨ、さらに、伝送線路２１５は特性インピーダンスが７０Ωで長さが１５ｍｍとして構成されている。そして、トランジスタ２１１および２１２のゲート幅は数十μｍと小さく設定（例えば、トランジスタ２１１のゲート幅を６０μｍ、且つ、トランジスタ２１２のゲート幅を３０μｍと設定）することにより、回路の応答はほとんど一次遅れ系で近似できるようになり、その結果、前述した (1)式を使って符号間干渉を除くことが可能となる。なお、伝送線路に直列に抵抗（ダンピング抵抗２０７）を入れることによって、信号電圧の振動的挙動が無くなり、より正確な符号間干渉除去（符号間干渉成分の推定）を行うことができるようになる。
すなわち、図８に示されるように、上記の条件によりシミュレーションを行った結果、メモリ”２”（２６２）およびメモリ”４”（２６４）における信号電圧（データ”１”）の変化は、式Ｖ＝ｐ０ｅｘｐ（−ｔｄ）により十分に近似されることがわかる。
なお、図７中の括弧で示すように、信号伝送路２０２の両端に終端抵抗２０３および２０４（ＲT ）を設けるようにしてもよい。ここで、例えば、伝送線路のインピーダンスを７０Ωに設定し、終端抵抗ＲT を∞≧ＲT ≧２００Ωの範囲に設定し、ダンピング抵抗ＲD を７Ω≧ＲD ＞０Ωの範囲に設定し、且つ、スタブ抵抗Ｒs を２５Ω程度に設定するのが好ましい。
上述したように、本発明の第１の形態に係る信号伝送システムによれば、終端抵抗を信号伝送路の特性インピーダンスより大きくし、ドライバ回路の出力抵抗を大きくし、或いは、信号伝送路に直列にダンピング抵抗を設けることによって、信号電力を大幅に減少することができる。具体的に、例えば、回路シミュレーションによると、消費電力をＳＳＴＬの約１／４に減少させることができる。さらに、本発明の第２の形態に係る信号伝送システムのレシーバ回路によれば、上記の信号伝送システムにおいて生じる符号間干渉を、過去の信号から予測して除去することにより、高速動作においても正確なデータの受信（伝送）が可能となる。
図９は本発明の第１の形態に係る信号伝送システムの第１実施例を示すブロック図である。図９において、参照符号３０１はドライバ回路、３０２（３２１〜３２５）は信号伝送路、３０３および３０４は終端抵抗（ＲT ）、３５１〜３５４はスタブ抵抗（Ｒs)、３６１〜３６４はメモリモジュール（ＤＲＡＭモジュール）、そして、３１０はプロセッサ或いはコントローラ（ＤＲＡＭコントローラ）を示している。
伝送線路３０２の両端を電源線ＶTTに接続（終端）する終端抵抗３０３および３０４の抵抗値は、例えば、２００Ωとされ、伝送線路３０２の特性インピーダンス（約５０Ω）よりも十分に大きくなるように設定されている。さらに、各メモリモジュール３６１〜３６４は、それぞれスタブ抵抗３５１〜３５４を介して伝送線路３０２に接続されている。ここで、電源線ＶTTの電位は、例えば、電源電圧Ｖccと接地電圧Ｖssとの中間電位（Ｖcc／２）に設定されている。
ドライバ回路３０１は、Ｐチャネル型ＭＯＳトランジスタ３１１およびＮチャネル型ＭＯＳトランジスタ３１２より成るＣＭＯＳインバータとして構成されている。ここで、トランジスタ３１１のゲート幅は、例えば、６０μｍとして構成され、また、トランジスタ３１２のゲート幅は、例えば、３０μｍとして構成されている。すなわち、本第１の形態の第１実施例におけるドライバ用トランジスタのゲート幅は、例えば、従来の低出力インピーダンス型のドライバ回路におけるトランジスタのゲート幅の約１／７〜１／８程度とされている。これにより、ドライバ回路の出力インピーダンスを大きく設定するようになっている。
本第１の形態の第１実施例の具体的なシミュレート結果によれば、例えば、５３３ＭＨｚという高速の転送レートでも、１ビット当たりの消費電力が１２ｍＷ程度となり、ＳＳＴＬでの１ビット当たりの消費電力５０ｍＷ以上に比べて、１／４以下の電力で済むことになる。
図１０は本発明の第１の形態に係る信号伝送システムの第２実施例を示すブロック図である。
図１０に示す信号伝送システムの第２実施例は、図９の第１実施例における終端抵抗３０３および３０４を取り除き、各伝送線路３２１〜３２５（３０２）の間にダンピング抵抗３０７（ＲD ）を直列に設けるように構成したものである。ここで、伝送線路３０２に直列に挿入されるダンピング抵抗３０７は、全体で７０Ω程度の値とされている。そして、このダンピング抵抗３０７により信号伝送系の応答は一次遅れ系でよく近似できるようになり、容量結合を用いた受信回路により符号間干渉を除去して正確な信号の受信が可能となる。
この第１の形態の第２実施例の固有の効果としては、終端抵抗が設けられていないため（解放なため）直流電力の消費が無くなり、殆どの時間においてデータ”１”あるいは”０”の一方の値しか取らない信号の消費電力を実質的に零とすることができる点にある。
図１１は本発明の第１の形態に係る信号伝送システムの第３実施例を示すブロック図である。
図１１に示す信号伝送システムの第３実施例は、図９の第１実施例にいて、各伝送線路３２１〜３２５（３０２）の間にダンピング抵抗３０７（ＲD ）を直列に設けるように構成したものである。ここで、伝送線路３０２に直列に挿入されるダンピング抵抗３０７は、全体で３０Ω程度の値とされ、また、終端抵抗３０３および３０４は、約３００Ωに設定されている。
すなわち、本第１の形態の第３実施例は、約３００Ωの終端抵抗とトータルで約３０Ωのダンピング抵抗の両方を設けるようにしたものである。これにより、線路上を伝わる信号の減衰を抑えながら波形の振動的挙動をほぼ完全に抑えることができ、信号伝送の安定性を向上させることができる。
図１２は本発明の第２の形態に係る信号伝送システムのレシーバ回路の第１実施例を示すブロック回路図である。図１２において、参照符号４１は差動増幅器、４２は判定回路、４３はシフトレジスタ、４４は抵抗、そして、４５は抵抗ラダー回路を示している。
図１２に示すレシーバ回路の第１実施例は、符号間干渉を予測するための予測器を設け、予測器の出力（参照電圧：Ｖref)を差動増幅器４１の参照電圧側（−）に供給し、信号電圧Ｖinを信号入力側に入れたものである。予測器としてはいわゆるデシジョンフィードバック方式（Decision Feedback: Decision Feedback Equalizer (ＤＦＥ))を用いて、過去の４ビット分のディジタル信号（ｄ４〜ｄ１）をシフトレジスタ４３に保持し、抵抗ラダー４５（非直線重みＡＤコンバータ）を介して符号間干渉の項を発生させるようになっている。
すなわち、シフトレジスタ４３には、４ビットだけ前のデータｄ４，３ビットだけ前のデータｄ３、２ビットだけ前のデータｄ２、および、直前（１ビット前）のデータｄ１を保持し、前のビット（４ビット前のデータ〜直前のデータ）による影響に対応する抵抗値を有する抵抗４５４〜４５１を介して差動増幅器４１の参照電圧側に供給するようになっている。ここで、抵抗４５４は、４ビット前のデータによる影響は小さいため、その抵抗値は大きく設定されており、また、抵抗４５１は、直前のデータによる影響は大きいため、その抵抗値は小さく設定されている。
そして、差動増幅器４１において、信号電圧Ｖinを参照電圧Ｖref により差動増幅し、該差動増幅器４１の出力を判定回路４２で判定することにより、伝送されたデータ（信号電圧Ｖin）の判定を行うようになっている。
この図１２に示すレシーバ回路の第１実施例によれば、過去の受信信号の十分長い系列を記憶することで一次遅れ系だけでなく、様々な応答に対して正しい符号間干渉の予測（過去のデータ変化の影響の取り除き）を行って、正確なデータを出力することができる。
図１３は本発明の第２の形態に係る信号伝送システムのレシーバ回路の第２実施例を示すブロック回路図である。
図１３に示すレシーバ回路の第２実施例では、上述した第２の形態の第１実施例における抵抗４４および抵抗ラダー回路４５をキャパシタ４４’および４５’による容量結合に置き換えたものである。すなわち、本第２の形態の第２実施例では、非直線重みのＡ／Ｄコンバータが容量結合により実現されており、上述した抵抗ラダーを用いる第２の形態の第１実施例に比べて消費電力を小さくできる利点がある。なお、キャパシタ４５１’〜４５４’には、スイッチ４６１〜４６４が接続されていて、シフトレジスタ４３に保持された４ビット前のデータ〜直前のデータと、グランド電位（Ｖss）とを選択するようになっている。さらに、差動増幅器４１の参照電圧側（−）にはスイッチ４７が接続されている。
図１３のレシーバ回路において、まず、イニシャライズ時においては、スイッチ４６１〜４６４をグランド電位側に接続すると共に、スイッチ４７をオン状態とする。次いで、スイッチ４７をオフ状態とした後、スイッチ４６１〜４６４をシフトレジスタ４３の出力側に切り換えて、該シフトレジスタ４３に保持されている直前のデータ〜４ビット前のデータ（ｄ１〜ｄ４）をそれぞれ対応するキャパシタ４５１’〜４５４’の一端に印加する。ここで、キャパシタ４５１’〜４５４’の他端は、差動増幅器４１の参照電圧側に共通接続されている。なお、４ビット前のデータに対応するキャパシタ４５４’は、該４ビット前のデータの影響は小さいため、その容量値は小さく設定されており、また、キャパシタ４５１’は、直前のデータによる影響は大きいため、その容量値は大きく設定されている。
図１４は本発明の第２の形態に係る信号伝送システムのレシーバ回路の第３実施例を示すブロック回路図である。図１４において、参照符号４８はメモリ、また、４９はＤ／Ａコンバータを示している。
図１４に示すレシーバ回路の第３実施例では、前述した第２の形態の第１実施例と同様に、過去の４ビット分のディジタル信号（ｄ４〜ｄ１）をシフトレジスタ４３に保持し、該過去の受信信号のディジタル信号列をアドレスとしてメモリ４８の内容を読み出すようになっている。すなわち、シフトレジスタ４３に保持された信号に応じた出力をメモリ４８から読み出すようになっている。そして、メモリ４８の出力は、Ｄ／Ａコンバータ４９を介して差動増幅器４１の参照電圧側へ参照電圧Ｖref として供給され、差動増幅器４１の信号入力側（＋）に供給された信号電圧のＶinとの差動増幅を行い、さらに、該差動増幅器４１の出力を判定回路４２で判定することにより、伝送されたデータ（信号電圧Ｖin）の判定を行うようになっている。
このように、図１４に示す本第３実施例によれば、例えば、トランジスタやダイオード等の影響により符号間干渉が非線型になった場合でも、この非線型要素を含めた値をメモリ４８に格納しておくことにより、正しい予測値が出せる（正しい伝送データの判定が行える）という利点がある。
図１５は本発明の第２の形態に係る信号伝送システムのレシーバ回路の第４実施例を示すブロック回路図である。
図１５に示すレシーバ回路の第４実施例は、基本的には、図５に示すキャパシタおよびスイッチを組み合わせて１クロック前に受信した信号電圧のアナログ値を使用して過去のデータ変化の影響の取り除く構成と、図１３のキャパシタを使用したデシジョンフィードバック方式の予測器の構成とを備えたものであり、キャパシタとスイッチを組み合わせた回路により前述した (1)式で示される符号間干渉を入力信号から差し引き、さらに、デシジョンフィードバック方式の予測器により残った誤差を差動増幅器の参照側入力を用いて消去するようになっている。この第２の形態の第４実施例は、通常のデシジョンフィードバック方式の予測器に比べて少ない記憶段数で高い精度の符号間干渉除去ができる利点がある。
すなわち、図１５のレシーバ回路において、まず、スイッチ５１１をオフ状態とし、且つ、スイッチ５１２および５１３をオン状態として、キャパシタ５１４に対して電圧Ｖｂと信号電圧（Ｖin）との差電圧を印加（蓄積）し、キャパシタ５１５に対して電圧Ｖｂと電圧ＶTTとの差電圧を印加する。このとき、スイッチ５６１〜５６４は接地電位Ｖssに接続される。ここで、電圧Ｖｂは、差動増幅器５４１の動作を確実に行わせるためのバイアス電圧である。また、スイッチ５４５をオン状態とすることにより、差動増幅器５４１のオートゼロ操作も行われる。
次に、スイッチ５１２，５１３，５４５をオフ状態とし、スイッチ５１１をオン状態として、キャパシタ５１４および５１５を並列に繋いで差動増幅器５４１の信号入力側（＋）のノードに導く。このとき、スイッチ５６１〜５６４は、シフトレジスタ５４３に保持されている過去のビット情報（４ビット前のデータ〜直前のビットデータ）を選択するように制御され、これにより該過去のビット情報に対応して、差動増幅器５４１の参照電圧側（−）のノードの電位（Ｖref)が変化する。ここで、差動増幅器５４１の参照電圧側と電圧（電源線）ＶTTとの間には直列にキャパシタ５４４が設けられている。これにより、前述した図１３と同様に、例えば、過去の４ビット分のデータによる符号間干渉の予測値が参照電圧Ｖref として差動増幅器５４１に印加され、該参照電圧Ｖref により信号入力側の信号の差動増幅が行われる。そして、差動増幅器５４１の出力は、判定回路５４２で判定され、伝送されたデータ（信号電圧Ｖin）の判定が行われることになる。
ここで、４ビット前のデータに対応するキャパシタ５５４は、その容量値が小さく設定され、また、直前のビットデータに対応するキャパシタ５５１は、その容量値が大きく設定されているのは、前述したのと同様である。なお、符号間干渉を予測するための予測器として、上記のキャパシタおよびスイッチにより構成したものに限定されず、図１２の抵抗ラダーを使用したもの、或いは、図１４のメモリを使用したもの等を使用することができるのはもちろんである。
図１６は図５のレシーバ回路におけるオートゼロ・コンパレータの一例を示す回路図であり、図１７は図５のレシーバ回路におけるオートゼロ・コンパレータの他の例を示す回路図である。
すなわち、図１６に示すオートゼロ・コンパレータは、図５（ｂ）の回路において、スイッチ８１１〜８１４および８１７をＮチャネル型ＭＯＳトランジスタで構成したものである。
また、図１７に示すオートゼロ・コンパレータは、図５（ｂ）の回路において、スイッチ８１１〜８１４および８１７をＮチャネル型およびＰチャネル型ＭＯＳトランジスタより成るトランスファーゲートで構成したものである。ここで、図１７において、インバータ８１０および８２０は、それぞれ制御信号φ２およびφ１の反転信号を生成するためのものであり、これにより各トランスファーゲートをの相補信号により駆動が可能となる。
図１８は図５のレシーバ回路におけるオートゼロ・コンパレータのさらに他の例を示す回路図である。
図１８に示すオートゼロ・コンパレータは、 図１７の回路において、インバータ８１８を差動増幅器８１８１およびインバータ８１８２により構成（８１８’）したものである。図１８に示されるように、スイッチ（トランスファーゲート）８１７は、差動増幅器８１８１の信号入力側とインバータ８１８２の出力との間に設けられ、オートゼロの処理を行うようになっている。また、差動増幅器８１８１の参照電圧側には参照電圧Ｖｒが印加されている。さらに、差動増幅器８１８１は、イネーブル信号ＣＭｅにより動作状態が制御され、該イネーブル信号ＣＭｅが高レベルの時に活性化されて動作するようになっている。
図１９〜図２４は、それぞれ本発明の信号伝送システムが適用される例を示すブロック図である。
図１９において、参照符号６０１はコントローラ（メモリコントローラまたはプロセッサ）、６０２はメモリ（ＤＲＡＭ）を示している。コントローラ６０１は、位相の異なる複数の制御信号（クロック信号：クロック）を出力することのできるマルチフェーズＤＬＬ（Multi-phase Delay Locked Line: MP-DLL)６１１、部分応答検出回路（Partial Response Detector:ＰＲＤ）６１３、および、ドライバ回路６１２，６１４を備えている。また、メモリ６０２は、ＭＰ−ＤＬＬ６２１、ＰＲＤ６２２，６２３、および、ドライバ回路６２４を備えている。
コントローラ６０１とメモリ６０２とは、コントローラ側からメモリ側へのｎｉビットの単方向性アドレス信号線（信号伝送路；アドレスバス）６１５と、ｎｊビットの双方向性データ信号線（信号伝送路；データバス）６１６により繋がれている。また、ドライバ回路６１２，６１４，６２４は、前述したように、高出力インピーダンスとされ、これらドライバ回路６１２，６１４，６２４の出力は、それぞれ対応するＰＲＤ６２２，６２３，６１３により部分応答検出が行われるようになっている。ここで、ＰＲＤ６２２，６２３，６１３の構成およびその動作は、例えば、図５，図６および図１２〜図１５等で説明した通りであり、また、信号伝送路６１５および６１６の構成は、図２および図７〜図１１等で説明した通りである。なお、以下の図２０〜図２４においても、各信号伝送路（アドレスバスおよびデータバス）、ドライバ回路、および、レシーバ回路（ＰＲＤ）等の構成は、上記各図を参照して説明したものを適用することができる。
なお、図１９から明らかなように、コントローラ６０１においては、同期制御されたＭＰ−ＤＬＬ６１１からの制御信号（クロック）が各ＰＲＤ６１３およびドライバ回路６１２，６１４に供給され、また、メモリ６０２においては、同期制御されたＭＰ−ＤＬＬ６２１からの制御信号が各ＰＲＤ６２２，６２３およびドライバ回路６２４に供給されている。また、クロックＣＬＫは、本適用例においては、通常の信号線（例えば、ＳＳＴＬ：Series-Stub Terminal Logic）により各回路ブロック（コントローラおよびメモリ）へ供給されるようになっている。
図２０において、参照符号６０３はコントローラ（或いは、プロセッサまたはロジックチップセットの１つ）、６０４ａ〜６０４ｄはメモリ、そして、６５１および６５２はロジックチップを示している。コントローラ６０３は、ＭＰ−ＤＬＬ６３１、ＰＲＤ６３２，６３３、および、ドライバ回路６３４，６３５，６３６を備えている。また、メモリ６０４ａ〜６０４ｄは同様の構成とされ、例えば、メモリ６０４ａは、ＭＰ−ＤＬＬ６４１、ＰＲＤ６４２，６４３、および、ドライバ回路６４４を備えている。さらに、ロジックチップ６５１はＤＬＬ６５１１およびドライバ回路６５１２を備え、また、ロジックチップ６５２はＤＬＬ６５２１およびＰＲＤ６５２２を備えている。
コントローラ６０３とメモリ６０４ａ〜６０４ｄとは、コントローラ側からメモリ側へのｎｉビットの単方向性アドレスバス６３７と、ｎｊビットの双方向性データバス６３８により繋がれている。これらのバス６３７および６３８は、１：４のバスとして構成されているが、メモリの数は４つに限定されず様々に変形することができるのはいうまでもない。
コントローラ６０３とロジックチップ６５１とは、ロジックチップ６５１側からコントローラ６０３側へのｎｐビットの単方向性データ信号線（データバスＡ）６５３と、コントローラ６０３側からロジックチップ６５２側へのｎｑビットの単方向性データ信号線（データバスＢ）６５４により繋がれている。すなわち、本発明の信号伝送システムにおける信号伝送路（本発明の信号伝送路）は、単方向の信号伝送路６３７，６５３，６５４、および、双方向の信号伝送路６３８に適用されている。
また、ドライバ回路６３４，６３５，６３６，６４４，６５１２は、高出力インピーダンスとされ、これらドライバ回路６３４，６３５，６３６，６４４，６５１２の出力は、それぞれ対応するＰＲＤ６５２２，６４２，６４３，６３３，６３２により部分応答検出が行われるようになっている。すなわち、本発明の信号伝送システムにおけるレシーバ回路（本発明のレシーバ回路）は、ＰＲＤ６５２２，６４２，６４３，６３３，６３２に適用されている。なお、本発明の信号伝送システムにおけるドライバ回路（本発明のドライバ回路）は、ドライバ回路６３４，６３５，６３６，６４４，６５１２に適用されている。
なお、図２０から明らかなように、コントローラ６０３においては、同期制御されたＭＰ−ＤＬＬ６３１からの制御信号が各ＰＲＤ６３２，６３３およびドライバ回路６３４〜６３６に供給され、また、メモリ６０４ａ（６０４ａ〜６０４ｄ）においては、ＭＰ−ＤＬＬ６４１からの制御信号が各ＰＲＤ６４２，６４３およびドライバ回路６４４に供給されている。さらに、ロジックチップ６５１においては、ＤＬＬ６５１１からの制御信号がドライバ回路６５１２に供給され、また、ロジックチップ６５２においては、ＤＬＬ６５２１からの制御信号がＰＲＤ６５２２に供給されている。
図２１に示す信号伝送システムは、図２０の信号伝送システムの変形例であり、図２０におけるロジックチップ６５１および６５２の代わりにプロセッサ（或いはグラフィックエンジン）６０５を設けたものである。なお、参照符号６０３’は、コントローラ（或いは、ロジックチップの１つ）を示している。
プロセッサ６０５は、ＭＰ−ＤＬＬ６０５１、ＰＲＤ６０５２およびドライバ回路６０５３，６０５４を備えている。図２０と図２１との比較から明らかなように、本適用例においては、図２０における単方向性データ信号線６５４が、双方向のデータ信号線６５４’として構成され、それに対応して、コントローラ６０３’にＰＲＤ６３２’が設けられるようになっている。すなわち、本発明の信号伝送路は、単方向の信号伝送路６３７，６５３、および、双方向の信号伝送路６３８，６５４’に適用され、また、本発明のレシーバ回路は、ＰＲＤ６０５２，６４２，６４３，６３３，６３２，６３２’に適用され、そして、本発明のドライバ回路は、ドライバ回路６３４，６３５，６３６，６４４，６０５３，６０５４に適用されている。
図２２に示す信号伝送システムは、図２１の信号伝送システムのさらなる変形例であり、プロセッサ６０５としてロジックチップ６０５’を設けたものであり、図２１の信号伝送システムにおいて、本発明が適用される信号伝送路６５４’を通常のＳＳＴＬの信号線で構成したものである。
すなわち、ロジックチップ６０５’とコントローラ６０３”を繋ぐｎｑビットの双方向信号線をＳＳＴＬの信号線とし、ドライバ回路６０５４’および６３４”とレシーバ６０５２’および６３２”をＳＳＴＬ用のものとして構成するようになっている。従って、本発明の信号伝送路は、単方向の信号伝送路６３７，６５３、および、双方向の信号伝送路６３８に適用され、また、本発明のレシーバ回路は、ＰＲＤ６４２，６４３，６３３，６３２に適用され、そして、本発明のドライバ回路は、ドライバ回路６３５，６３６，６４４，６０５３に適用されている。
図２３において、参照符号６０６はコントローラ（或いは、プロセッサ）、６０７はメモリ、そして、６６４，６７４は差動増幅器を示している。図２３に示す信号伝送システムは、クロックＣＬＫの供給を相補信号ＣＬＫ，／ＣＬＫを差動増幅器６６４，６７４を介してＤＬＬ６６１，６７１へ供給するようにしたものである。
すなわち、相補のクロックＣＬＫ，／ＣＬＫは、コントローラ６０６およびメモリ６０７へ供給され、それぞれ差動増幅器６６４および６７４で差動増幅された後、ＤＬＬ６６１および６７１へ供給される。そして、ＤＬＬ６６１の出力（制御信号）はドライバ回路６６２およびＰＲＤ６６３へ供給され、また、ＤＬＬ６７１の出力はドライバ回路６７２およびＰＲＤ６７３へ供給されるようになっている。これにより、本適用例では、クロックの伝送を高速、且つ、低電力で行うようになっている。なお、本発明の信号伝送路は、双方向の信号伝送路６６５に適用され、また、本発明のレシーバ回路は、ＰＲＤ６６３，６７３に適用され、そして、本発明のドライバ回路は、ドライバ回路６６２，６７２に適用されている。
図２４において、参照符号６０８はコントローラ（或いは、プロセッサ）、６０９はメモリ、そして、６８４，６９４は差動増幅器、６８５，６８６，６９５，６９６はドライバ回路を示している。図２４に示す信号伝送システムは、クロックＣＬＫは通常の信号線により供給し、代わりに、データの出力タイミングに合わせてＤＬＬ６８１および６９１から相補のストローブ信号ＳＴ−Ｂ，／ＳＴ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａを出力するようになっている。これら相補のストローブ信号ＳＴ−Ｂ，／ＳＴ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａは、信号を受ける側の差動増幅器６９４および６８４で受け取り、ＤＬＬ６９１および６８１を介してＰＲＤ６９２および６８２を制御するようになっている。
これにより、本適用例では、信号伝送路による遅延と同様の遅延をストローブ信号ＳＴ−Ｂ，／ＳＴ−ＢおよびＳＴ−Ａ，／ＳＴ−Ａにおける遅延で相殺し、信号の同期を厳密に行うことが可能となる。なお、本発明の信号伝送路は、双方向の信号伝送路６８７に適用され、また、本発明のレシーバ回路は、ＰＲＤ６８３，６９３に適用され、そして、本発明のドライバ回路は、ドライバ回路６８２，６９２に適用されている。
以下、本発明の第３の形態としての信号伝送システムを説明するが、その前に、図２５を参照して従来の信号伝送システムおよびその課題を説明する。
図２５は従来の信号伝送システムの他の例（Ｒａｍｂｕｓチャネル）を概略的に示すブロック図である。図２５において、参照符号９０１および９０２は終端抵抗、９０３は信号伝送路（バス）、９０４はクロック線用の終端抵抗、９０５はクロック発生源、そして、９０６はクロック線を示している。また、参照符号９−０はコントローラ（ＤＲＡＭコントローラ）を示し、また、９−１〜９−ｎはデバイス（ＤＲＡＭチップ）を示している。なお、ＤＲＡＭチップ９−１〜９−ｎは、１つのチップ内に設けられた様々な構成回路、或いは、複数のＤＲＡＭチップを搭載したＤＩＭＭ（Dual Inline Memory Module)等のＤＲＡＭモジュールの場合もある。
図２５に示されるように、Ｒａｍｂｕｓチャネルでは、ＤＲＡＭコントローラ９−０と複数のＤＲＡＭチップ９−１，９−２，…９−ｎとの間は共通の信号伝送路（バス）で接続されている。
ところで、高速の信号を送受信するには、信号の送り手および受け手のタイミングを正確に合わせることが必要になる。そのため、Ｒａｍｂｕｓチャネルでは、折り返したクロック線９０６にクロックＣＬＫ（ＣＬＫs,ＣＬＫr)を送り、ＤＲＡＭコントローラ９−０は、折り返し地点の付近（Ｐ９０２）からクロックを取り出す。そして、ＤＲＡＭコントローラ９−０は、このクロックに合わせて信号の取り込みや送信のタイミングを決定する。
また、各ＤＲＡＭチップ（ＤＲＡＭモジュール）９−１〜９−ｎは、ＤＲＡＭコントローラ９−０へ信号を送る場合、折り返しクロック線９０６のうちＤＲＡＭコントローラへ向かって進んでいるクロック（ＣＬＫs)を取り出して、これに合わせて信号送出タイミングを生成する。さらに、各ＤＲＡＭモジュール（ＤＲＡＭ）９−１〜９−ｎは、ＤＲＡＭコントローラ９−０から信号を受信する場合、ＤＲＡＭコントローラからやってくる向きのクロック（ＣＬＫr)を取り出して受信タイミングを生成する。
すなわち、ＤＲＡＭチップからデータを読み出してその信号をＤＲＡＭコントローラ９−０へ伝送する場合、具体的に、ＤＲＡＭチップ９−１は、クロック発生源９０５から出力されクロック線９０６を介して供給されたクロックＣＬＫs をクロック線９０６上のポイントＰ９１２で受け取り、読み出しデータを信号伝送路９０３上のポイントＰ９１１およびＰ９０１を介してＤＲＡＭコントローラ９−０へ伝送する。また、ＤＲＡＭチップ９−２は、クロックＣＬＫs をクロック線９０６上のポイントＰ９２２で受け取り、読み出しデータを信号伝送路９０３上のポイントＰ９２１およびＰ９０１を介してＤＲＡＭコントローラ９−０へ伝送する。さらに、ＤＲＡＭチップ９−ｎは、クロックＣＬＫs をクロック線９０６上のポイントＰ９ｎ２で受け取り、読み出しデータを信号伝送路９０３上のポイントＰ９ｎ１およびＰ９０１を介してＤＲＡＭコントローラ９−０へ伝送する。
ここで、クロックＣＬＫs は、ＤＲＡＭチップ９−１とＤＲＡＭコントローラ９−０との間では、クロック線９０６上のポイントＰ９１２とポイントＰ９０２との距離に相当する時間のずれ（遅れ）が生じるが、このずれは、ＤＲＡＭチップ９−１からＤＲＡＭコントローラ９−０へ信号（読み出しデータ）を伝送するときの信号伝送路９０３上のポイントＰ９１１とポイントＰ９０１との距離に相当する時間のずれ（遅れ）により相殺されるため、ＤＲＡＭコントローラ９−０では正確な（同期のとれた）信号の取り込みを行うことが可能となる。
同様に、ＤＲＡＭチップ９−２では、クロック線９０６上のポイントＰ９２２とポイントＰ９０２との距離に相当する時間のずれは、信号伝送路９０３上のポイントＰ９２１とポイントＰ９０１との距離に相当する時間のずれにより相殺され、また、ＤＲＡＭチップ９−ｎでは、クロック線９０６上のポイントＰ９ｎ２とポイントＰ９０２との距離に相当する時間のずれは、信号伝送路９０３上のポイントＰ９ｎ１とポイントＰ９０１との距離に相当する時間のずれにより相殺され、ＤＲＡＭコントローラ９−０では正確な信号の取り込みを行うことが可能となる。
一方、ＤＲＡＭコントローラ９−０からの信号をＤＲＡＭチップへ伝送する場合、ＤＲＡＭコントローラ９−０は、クロックＣＬＫr(ＣＬＫs)をクロック線９０６上のポイントＰ９０２で受け取り、信号を信号伝送路９０３上のポイントＰ９０１を介して伝送する。具体的に、ＤＲＡＭチップ９−１へ信号（書き込みデータ）を伝送する場合、該書き込みデータは、信号伝送路９０３上のポイントＰ９０１とポイントＰ９１１との距離に相当する時間だけずれる（遅れる）。しかしながら、ＤＲＡＭチップ９−１に伝送されるクロックＣＬＫr も、クロック線９０６上のポイントＰ９０２とポイントＰ９１３との距離に相当する時間だけずれるため、信号（書き込みデータ）のずれを相殺してＤＲＡＭチップ９−１では、正確な（同期のとれた）書き込みデータの取り込みを行って書き込み処理をすることが可能となる。
同様に、ＤＲＡＭチップ９−２では、信号伝送路９０３上のポイントＰ９０１とポイントＰ９２１との距離に相当する書き込みデータの時間のずれがクロック線９０６上のポイントＰ９０２とポイントＰ９２３との距離に相当するクロックＣＬＫr の時間のずれにより相殺され、また、ＤＲＡＭチップ９−ｎでは、信号伝送路９０３上のポイントＰ９０１とポイントＰ９ｎ１との距離に相当する書き込みデータの時間のずれがクロック線９０６上のポイントＰ９０２とポイントＰ９ｎ３との距離に相当するクロックＣＬＫr の時間のずれにより相殺され、各ＤＲＡＭチップでは、正確な書き込み処理をすることが可能となる。
このように、図２５に示す信号伝送システム（Ｒａｍｂｕｓチャネル）は、クロック線９０６と信号伝送路９０３とが全く同じルートを通り、且つ、電気的特性も全く同じ場合には、送受信とも正しいタイミングを与えることができる。すなわち、図２５に示す信号伝送システムは、クロック線９０６と信号伝送路９０３とが同一の電気的特性で同じルートを通っていることを要求する。
しかしながら、クロック線９０６と信号伝送路（バス）９０３とでは負荷の特性が異なることが避けられない。なぜなら、信号伝送路９０３は受信タイミングに合わせて動作するラッチ回路で高感度な受信が行えるのに対して、クロック線９０６はラッチが使えないため差動増幅器等を用いる必要があるからである。すなわち、ラッチ回路と差動増幅器等とでは負荷の性質が異なるため、クロックと信号とでは線路の電気的性質（例えば、単位距離あたりの遅延）等が異なってしまう。また、たとえ負荷特性を完全に合わせたとしても、現実のボード上の配線引き回しではクロックと信号線とで完全に同じルートを辿ることは不可能である。そのため、より高い周波数では、図２５に示す信号伝送システムにより正しいタイミング生成を行うのはますます困難になってしまう。
さらに、図２５に示す信号伝送システムに限らず、現在の信号伝送方式では、バス（信号伝送路）上で信号を送信するデバイスが次々に変化する場合には、信号と信号の間にギャップ（時間的な余裕）を設ける必要があった。すなわち、信号同士が重なってしまうと誤って受信されるため、このような信号同士の重なりを防ぐためである。そして、このギャップを無くすか最小限にするためには、極めて厳密に送受信のタイミングを規定する必要があるが、これも周波数が高くなるとより一層困難になる。
そこで、クロック線と信号線（信号伝送路：バス）との対称性を要求せずにタイミング信号を生成することができ、しかも、送信デバイスが切り替わったときのギャップを最小限にすることができる信号伝送システムの提供が要望されている。
次に、本発明の第３の形態としての信号伝送システムを詳述するが、まず、本発明の第３の形態の特徴を概略する。
本発明の第３の形態では、信号伝送路を信号が走る最大の時間より十分短い精度（例えば、１０パーセント程度）で共通タイミングを生成し、この共通タイミングに全ての素子（デバイス，ＬＳＩチップ等）が合わせて動作するように構成する。ここで、共通タイミングは、クロック線をそれぞれ反対方向に進むクロックから合成する。さらに、受信側に符号間干渉を除去する機能を持たせ（ＰＲＤ等：図４、および、図１２，図１３並びに図１４，図１５参照）、全ての素子を共通タイミングで動作するように構成する。
各素子から受信素子（例えば、コントローラ）へ信号が到達する時間は信号の走行時間に対応して変化する。送信素子を切り替えると、この時間差の下で共通タイミングで受信するため、符号間の干渉が増加してしまう。しかしながら、受信側で符号間干渉を除去する手段を用いることにより、全ての送信素子（デバイス，ＬＳＩチップ等）に対して共通タイミングで受信させることができ、さらに、素子に応じて受信や送信のタイミングを調整する場合でも、符号間干渉除去（符号間干渉成分推定）手段（ＰＲＤ）を用いることにより、厳密なタイミング調整を行う必要がないためコストの低い回路を使用することが可能となる。
すなわち、本発明の第３の形態では、信号伝送路（バス）に繋がる全てのデバイス（チップの構成回路、ＤＲＡＭチップ、或いは、ＤＲＡＭモジュール等）が共通の時間基準としての共通基準時間（以下、ＧＭＴ：Global Mean Timeとも称する) を使用し、受信には符号間干渉を除去する前述したような受信方式（本発明の第２の形態に係る信号伝送システムのレシーバ回路）を用い、さらに、ドライバ回路（駆動回路）としてはプッシュ・プルのドライバ（定電流または出力抵抗の大きなプッシュ・プル・ドライバ）を使用することが各構成の特徴となっている。その結果として、異なるデバイスへの読出／書込動作におけるギャップレス転送が可能になり、しかも、前述したデータ線（伝送信号線路）に沿って走るデータクロック（クロック線）の伝送特性をデータ線と同一にしたり、送信用クロック（ＣＬＫs)および受信用クロック（ＣＬＫr)の制御（ＲａｍｂｕｓチャネルやＶｅｒｎｉｅｒ等）を不要にすることができる。
図２６は本発明の第３の形態としての信号伝送システムの原理構成を示すブロック図である。図２６において、参照符号７０１および７０２は終端抵抗、７０３は信号伝送路（バス）、７０４はクロック線用の終端抵抗、７０５はクロック発生源、そして、７０６はクロック線を示している。また、参照符号７−０はコントローラ（ＤＲＡＭコントローラ）を示し、また、７−１〜７−ｎはデバイス（ＤＲＡＭチップ）を示している。なお、ＤＲＡＭチップ７−１〜７−ｎは、１つのチップ内に設けられた様々な構成回路、或いは、複数のＤＲＡＭチップを搭載したＤＩＭＭ等のＤＲＡＭモジュール等であってもよく、さらに、ＤＲＡＭはＥＰＲＯＭ（Erasable and Programmable Read Only Memory) やフラッシュＥＥＰＲＭ（Electrically Erasable and Programmable Read Only Memory)等であってもよい。また、コントローラ（７−０）は、ＡＳＩＣ（Application Specified Integrated Circuit) 、グラフィックコントローラ、或いは、マイクロプロセッサ等であってもよい。
図２７は図２６の信号伝送システムの動作を説明するための図（その１）である。
図２６および図２７に示されるように、信号伝送路７０３に繋がる全てのＤＲＡＭコントローラ７−０およびＤＲＡＭチップ７−１〜７−ｎの共通基準時間（共通タイミング）ＧＭＴは、折り返したクロック線７０６を使用して生成する。すなわち、本発明の第３の形態では、送信用クロックＣＬＫs および受信用クロックＣＬＫr を使用するのではなく、折り返したクロック線７０６の往路側のクロックと復路側のクロックの中間のタイミングとして共通タイミングＧＭＴを生成する。
具体的に、ＤＲＡＭチップ７−１では、往路側のクロックＣＬＫをクロック線７０６上のポイントＰ７１２から取り込み、復路側のクロックＣＬＫをクロック線７０６上のポイントＰ７１３から取り込み、そして、これら２つのクロックの中間（中間位相）のタイミングを共通タイミングとする共通基準時間ＧＭＴを生成する。同様に、ＤＲＡＭチップ７−２では、クロック線７０６上のポイントＰ７２２およびＰ７２３から往路および復路側のクロックＣＬＫを取り込んで、その中間のタイミングを共通タイミングとする共通基準時間ＧＭＴを生成し、また、ＤＲＡＭチップ７−ｎでは、クロック線７０６上のポイントＰ７ｎ２およびＰ７ｎ３から往路および復路側のクロックＣＬＫを取り込んで、その中間のタイミングを共通タイミングとする共通基準時間ＧＭＴを生成する。これにより、クロック線７０６におけるＤＲＡＭチップの位置に関わらず、正確に周期ＴＴ毎の共通タイミング（共通基準時間ＧＭＴ）が得られることになる。
このとき、クロック線７０６の往き（往路）と復り（復路）が正確に同じ道（経路）を通っている必要はあるが、クロック線７０６自体の伝送特性は信号伝送路（データ線）７０３の伝送特性と大きく異なっていてもかまわない。また、折り返しクロック線７０６の通る道もデータ線７０３とは別で良い。要するに、往きのクロックと復りのクロックの中間の位相を選べば、これが共通タイミングＧＭＴとなる。なお、共通基準時間ＧＭＴが一意に決まるにはクロック線７０６の長さに制限が付くが、実際のクロックＣＬＫをｎ分周（例えば、４分周）して４倍の周期（１／４の周波数）としたクロックを使うことによりクロック線７０６の長さの限界をｎ倍（例えば、４倍）に拡大することができるので、実用上問題のない距離にわたって共通タイミングＧＭＴを分配することができる。この場合、ＤＲＡＭコントローラ７−０および各ＤＲＡＭチップ７−１〜７−ｎには、周期がｎ倍（例えば、４倍）にされたクロックを元に戻すためのｎ逓倍（例えば、４逓倍：周波数を４倍にする）を行うＰＬＬ回路またはＤＬＬ回路がそれぞれ設けられることになる。
上述のように、折り返しクロック線７０６を用い、往路および復路側クロックの中間位相の信号を作ることで共通タイミングが生成できるが、必要なのはクロックのルートを両方向に進む信号であって、必ずしもクロック線が折り返されていなくとも良い。例えば、後述するように、一本のクロック線上に往きと復りのクロックを同時に走行させることもできる（クロック線に定在波を立たせたことに相当する）。クロック線の長さが波長の半分の場合の定在波上では、どこの位置で見ても同じ位相のクロックが得られる。つまり、定在波によっても共通タイミングを分配できる。
次に、信号を受信する回路としては、前述した部分応答検出回路（ＰＲＤ：Partial Response Detector)に代表される受信回路（図４、および、図１２，図１３並びに図１４，図１５参照）を用いるが、ＰＲＤを使うためにデータ線（バス）７０３の長さＬに制限を付ける。ここでは、波が往復するのに要する時間（往復時間：Round Trip Time)を信号のビットタイムＴ以下とするという条件にする。この条件は、実際には、もう少し緩くすることができる。
図２８は図２６の信号伝送システムの動作を説明するための図（その２）であり、図２８（ａ）はＤＲＡＭチップ７−１〜７−ｎで送信するユニットパルス信号を示し、図２８（ｂ）はＤＲＡＭチップ７−１〜７−ｎから送信された信号をＤＲＡＭコントローラ７−０で受信したときの波形を示している。
図２８（ｂ）に示されるように、受信側（ＤＲＡＭコントローラ７−０）で符号間干渉の除去を行い、共通タイミングで受信（ｔ＝ＴＴで受信）し、何れの素子（ＤＲＡＭチップ）でも十分な信号強度となるように各素子からの遅延の上限が定められていれば、すべての素子が共通タイミングで送信・受信を行なうことができる。ここで、各素子はビットタイム（bit time) の始めの位置に同期して新たな信号を送出し、ビットタイムの終りに同期して受信を行うようになっている。また、送信タイミングおよび受信タイミングは、信号強度を最適化するために若干前後させてもよいが、時間の基準はあくまでも共通タイミングＴＴとする。
ドライバ回路（駆動回路）は、プッシュ・プルのドライバ（定電流または出力抵抗の大きなプッシュ・プル・ドライバ）として構成する。なお、出力抵抗の大きなドライバとは、定電流のドライバまでいかなくとも、該ドライバの出力インピーダンスが信号ラインの特性インピーダンスよりも大きな値のものであり、具体的に、例えば、ＣＭＯＳドライバの出力トランジスタのサイズを適当に小さくすることにより構成される。
これによって、どのドライバ回路（ＤＲＡＭコントローラ７−０またはＤＲＡＭチップ７−１〜７−ｎ）がバス７０３を駆動しようとも（また、どのドライバ回路もバスを駆動していなかったとしても）バスの時定数（より厳密には、応答関数）は時間に依存せず一定となる。つまり、系は「線型時不変系」となり、従って、受信される信号はユニットパルス応答ｈ（ｔ）の重ね合せで得られることになる。
ここで、最悪条件、つまり往復時間がちょうど信号のビットタイムＴの場合に対してｈ（ｔ）を求めると、ステップ応答の最終値で正規化したｈ（ｎＴ）は、ｎ＝０，１，２…に対して０，１−ｓ**２，（１−ｓ**２）Ｓ**２，（１−ｓ**)S**４…となる。
なお、Ｓは線路端での電圧反射係数で、線路の両端は同じ抵抗で終端されていると仮定している。これは、Ｅｘｐ（−Ｔ／τ）＝ｓ**２とすると、まさしく指数関数的な応答である。
ここで、Ｓ**２を０．５程度にしておけば、ＰＲＤで問題なく受信できることがわかる。なお、この反射係数は、終端抵抗ＲT （７０１，７０２）の値に換算して特性インピーダンスの５．８倍となる。これは５０オーム系で２９０オームの終端抵抗に相当し、もう少し小さな終端抵抗とすれば符号間干渉が小さくなるので受信が容易に行えることになる。
次に、ドライバ回路の電流値を、例えば、ｉo ＝３．５ｍＡとすると、ステップ応答の最終値はｉo ×ＲT ／２でほぼ５００ｍＶとなり、従って、ネットの信号の大きさはこれに１−ｓ**２を乗じて２５０ｍＶとなる。これにより、最悪条件でもＰＲＤの受信が可能であることがわかる。従って、チップ（７−１〜７−ｎ）が切り替わっても、バス７０３上に乗っている過渡電圧の波の振幅はＴごとにｓ**２倍に減衰していくから、ＰＲＤで号間干渉を除去することができ、問題なく受信が可能である。つまりギャップレス伝送が可能となる。
最悪条件で受信が可能であるから、後は、共通基準時間ＧＭＴのタイミングですべてのデバイス（チップ）が信号を送ったり受信したりすれば良い。従って、Ｖｅｒｎｉｅｒを使ったり、Ｒａｍｂｕｓチャネルのように送信用クロックおよび受信用クロックに合わせたＰＬＬ（Phase Locked Loop)やＤＬＬは必要が無いことになる。
このように、本発明の第３の形態に係る信号伝送システムでは、受信回路で符号間干渉を除去することにより、一定の精度で共通のタイミング信号を全ての素子が共通に使うことが可能になる。ここで言う一定の精度は、符号間干渉の除去ができる程度のタイミング誤差を許すということから導かれ、信号線上を信号が伝送（伝達）するのに要する時間より十分小さい（例えば１０パーセント程度）時間精度があれば良い。また、共通のタイミング信号を形成するにはクロックのルートの両方（往路および復路）の方向に走るクロックさえあれば良く、クロック線と信号線の電気的特性およびルートを一致させる必要が全く無いため、クロック線の配置や形式に対する制約が生じないという利点がある。
以下、本発明の第３の形態に係る信号伝送システムの各実施例を図面を参照して詳述する。
図２９は本発明の第３の形態に係る信号伝送システムの第１実施例を示すブロック図である。図２９において、参照符号７０１および７０２は終端抵抗、７０３は信号伝送路（バス）、７０４はクロック線用の終端抵抗、７０５はクロック発生源、７０６はクロック線、そして、７７０〜７７４はスタブ抵抗を示している。また、参照符号７−０はコントローラ（ＤＲＡＭコントローラ）を示し、また、７−１〜７−４はデバイス（ＤＲＡＭチップ）を示している。
図２６および図２７を参照して説明したように、ＤＲＡＭコントローラ７−０およびＤＲＡＭチップ７−１〜７−４は、折り返されたクロック線７０６から往復のクロックをそれぞれ取り出し、中間位相の信号を生成することでこれを共通タイミング信号（共通基準時間ＧＭＴ）とするようになっている。ＤＲＡＭコントローラ７−０および各ＤＲＡＭチップ７−１〜７−４は、それぞれ共通タイミング信号（ＧＭＴ）に合わせて信号の送信と受信を行うようになっている。なお、終端抵抗７０１および７０２としては、例えば、２５０オームの抵抗を使用し、スタブ抵抗７７０〜７７４としては、例えば、それぞれ２５オームの抵抗を使用するようになっている。
このように、本発明の第３の形態に係る信号伝送システムの第１実施例によれば、共通タイミング信号（ＧＭＴ）は、折り返したクロック線７０６の往路側のクロックと復路側のクロックの中間のタイミングとして得ることができる。すなわち、クロック線７０６におけるＤＲＡＭチップの位置に関わらず、正確な共通タイミングを有する共通タイミング信号を得ることができる。
図３０は図２９の信号伝送システムの変形例を示すブロック図であり、マルチプロセッサシステムを示すものである。図３０において、参照符号７−１〜７−４は、プロセッサエレメントを示している。
図３０に示されるように、本発明の第３の形態は、図２９に示すようなバス（信号伝送路）７０３を使用した信号伝送システムに限らず、相互に一対一接続を行うようなマルチプロセッサシステムに対しても適用することができる。
図３１は本発明の第３の形態に係る信号伝送システムにおける各デバイスの要部構成の一例を示すブロック図である。図３１において、参照符号７８１はドライバ回路（駆動回路）を示し、また、７８２はＰＲＤ（部分応答検出回路）を示している。
図３１に示されるように、ＤＲＡＭチップ７−１（各ＤＲＡＭチップ７−２〜７−４、または、ＤＲＡＭコントローラ７−０）には、符号間干渉の影響を取り除くためのＰＲＤ７８２が搭載され、前述した図２８（ｂ）に示されるような受信波形から符号間干渉の影響を低減して、共通タイミングＴＴでデータの受信を行うようになっている。このように、受信回路としてオートゼロ・コンパレータ（図５および図１６〜図１８等参照）を用いたＰＲＤ７８２を使用することにより、大きな符号間干渉も簡単な回路で除去することができる。
図３２は本発明の第３の形態に係る信号伝送システムにおける各デバイスの要部構成の他の例を示すブロック図である。図３２において、参照符号７８１はドライバ回路を示し、また、７８３はイコライザを示している。
図３２に示されるように、ＤＲＡＭチップ７−１（各ＤＲＡＭチップ７−２〜７−４、または、ＤＲＡＭコントローラ７−０）には、符号間干渉の影響を最少にするためのイコライザ回路７８３が搭載されている。すなわち、本構成では、受信回路として、図３１のＰＲＤ７８２の代わりにイコライザ回路７８３を使用し、前述した図２８（ｂ）に示されるような受信波形から符号間干渉の影響を低減して、共通タイミングＴＴでデータの受信を行うようになっている。
図３３は本発明の第３の形態に係る信号伝送システムの第２実施例を示すブロック図である。
図３３に示されるように、本第３の形態の第２実施例では、信号伝送路（信号線）７０３の長さを、ビットタイムＴの時間で信号線上を信号が一往復以上できる大きさに制限するようになっている。すなわち、ｖ0 を信号線７０３上の波の伝搬速度、Ｌを信号線７０３の長さ、そして、Ｔを１ビットタイム（１ビットの長さ）として、２Ｌ／ｖ0 ≦Ｔの制限を設ける。これにより、符号間干渉を小さく保ちやすくなり、しかも、全ての素子（ＤＲＡＭコントローラおよびＤＲＡＭチップ）が往復のクロックの位相の中間位相の信号を作ることで、共通タイミング信号（ＧＭＴ）を生成できることになる。
図３４は本発明の第３の形態に係る信号伝送システムの第３実施例を示すブロック図である。図３４において、参照符号７０１，７０１’および７０２は終端抵抗、７０３および７０３’は信号伝送路（バス）、７０６はクロック線、７−０はコントローラ（ＤＲＡＭコントローラ）、７−１〜７−ｎおよび７−１’，…はデバイス（ＤＲＡＭチップ）、そして、７０８はバッファを示している。
図３４に示されるように、本第３の形態の第３実施例では、信号伝送路（信号線）７０３および７０３’の間にバッファ７０８を設けるようになっている。すなわち、例えば、信号線の長さが上記の２Ｌ／ｖ0 ≦Ｔを越える場合には、適宜、バッファ７０８を設けるようになっている。
ここで、バッファ７０８は、信号（信号線７０３上で伝送される信号）を１ビットタイムＴの整数倍だけ遅延を与えて再送信する機能を有している。そして、バッファの遅延がＴの整数倍であるため、バッファおよびこれにつながる素子（ＤＲＡＭチップ等）は、全てそれまでの共通タイミング信号で動作させることが可能となる。当然、バッファ７０８の信号送受信も共通タイミングにもとづいて行われることになる。
図３５は図３４の信号伝送システムの変形例を示すブロック図である。
図３５に示されるように、本変形例は、図３４の第３実施例において、バッファ７０８が信号線７０３上で伝送される信号だけでなく、クロック線７０６（７０６’）上で伝送されるクロックに対しても設けられている。すなわち、バッファ７０８が当該バッファ７０８に繋がれる他のデバイス（ＤＲＡＭチップ７−１’，…）のためのクロックを供給する手段を備えている。
これは、バッファにより信号を伝送する距離を延ばすことが可能になるが、クロック分配用配線の距離が長くなると、単純に往復のクロックの中央の位相をもつ信号を生成するだけでは、共通クロックを一意に決定できなくなるためである。そこで、バッファ７０８がＤＬＬやＰＬＬを用いて共通クロックより一定位相進んだ波形と同じ位相だけ遅れた波形を作って送ってやれば、このクロックを受信したデバイス（ＤＲＡＭチップ７−１’，…）は、バッファ７０８と同じ共通タイミングを持つことができる。
図３６は本発明の第３の形態に係る信号伝送システムの第４実施例を示すブロック図である。図３６において、参照符号７８０〜７８ｍはバッファを示し、７０３はバス（信号線）を示し、また、７−１〜７−ｎはデバイス（ＤＲＡＭチップ）を示している。
図３６に示されるように、本第３の形態の第４実施例は、各バッファ７８０〜７８ｍがそれぞれ複数セットのバス線群７０３に接続されるようになっている。このようなバッファ７８０〜７８ｍを用いることにより、でツリー状に多数のデバイス（ＤＲＡＭチップ）７−１〜７−ｎと信号を送受信することができ、大規模なシステムを容易に構成することができる。バッファ７８０〜７８ｍを用いた信号線７０３のトポロジーとしてはツリー状、スター状、および、リング状等の様々なものが可能なのはいうまでもない。
図３７は本発明の第３の形態に係る信号伝送システムにおけるドライバ回路の一例を示す回路図であり、例えば、図３１および図３２におけるドライバ回路（駆動回路）７８１を示すものである。
図３７に示されるように、信号線（信号伝送路７０３）を駆動するドライバ回路は、Ｐチャネル型ＭＯＳトランジスタ７８１１，７８１２、Ｎチャネル型ＭＯＳトランジスタ７８１５，７８１６、電流源７８１３，７８１７、および、ＣＭＯＳインバータ７８１４，７８１８を備えて構成されている。ここで、トランジスタ７８１２はトランジスタ７８１１とカレントミラー接続され、また、トランジスタ７８１６はトランジスタ７８１５とカレントミラー接続されている。そして、ドライバ回路は、対称的なカレントミラー型の定電流駆動回路のトランジスタ７８１２および７８１６ソース側をそれぞれＣＭＯＳインバータ７８１４および７８１８で駆動することにより、定電流をスイッチさせる回路方式となっている。すなわち、図３７に示すドライバ回路７８１は、対称性を有する定電流駆動のプッシュ・プル・ドライバとして構成されている。
これにより、ドライバ回路の出力インピーダンスが高くなり、各回路ブロック（ＤＲＡＭチップ等）の任意のドライバ回路がスイッチしても信号線系の応答関数が一定となり、符号間干渉の除去率を高くしてより一層正確な信号の伝送を行うことができる。さらに、たとえ、各ブロック回路で生成される共通タイミング信号同士に誤差が生じて、複数のドライバ回路が同時に信号線を駆動する期間が生じた場合ても、定電流駆動ならば貫通電流が流れたりする問題が生じないという利点がある。
図３８は本発明の第３の形態に係る信号伝送システムの第５実施例を示すブロック図である。図３８において、参照符号７１１は共通タイミング信号生成回路、７１２は可変遅延回路、７１３は位相比較回路、７１４はＮＡＮＤゲート、７１５はドライバ回路（リアルドライバ）、そして、７１６はダミーのドライバ回路（ダミードライバ）を示している。ここで、可変遅延回路７１２および位相比較回路７１３は、ＤＬＬ（Delay Locked Loop)回路を構成している。また、ダミードライバ７１６は、リアルドライバ７１５と同様の構成（同じ遅延時間を有する）とされ、該ダミードライバ７１６の出力を位相比較回路７１３へフィードバックすることにより、リアルドライバ７１５における遅延を取り除くようになっている。なお、ＮＡＮＤゲート７１４の一方の入力には、出力データが供給され、可変遅延回路７１２の出力（タイミング信号）に応じて該出力データをリアルドライバ７１５へ供給するようになっている。
すなわち、本第３の形態の第５実施例では、図２７を参照して説明したような往きと復りを折り返したクロック線に伝わるクロックを取り込み、これらの往きと復りのクロックの立ち上がりタイミングの中間時点のタイミングを共通タイミングとして生成する共通タイミング信号生成回路７１１に対して、さらに、ドライバ回路（リアルドライバ）７１５における遅延を除くための位相比較回路７１３，可変遅延回路７１２およびダミードライバ７１６を設けるようになっている。そして、可変遅延回路７１２の遅延量を制御することによって、リアルドライバ７１５での遅延および遅延バラツキを補償してより精度の高い信号送信を行うようになっている。なお、例えば、ＤＬＬを使用した同様の調整は、入力タイミングに対して行うことも可能である。
図３９は本発明の第３の形態に係る信号伝送システムの第６実施例を示すブロック図である。
図３９（ａ）に示されるように、本第３の形態の第６実施例において、クロック線７０６は、往復のクロック線ではなく、一本のクロック線として構成されている。そして、１本のクロック線７０６の一端を直接接地することにより、すなわち、図２６におけるクロック用終端抵抗７０４を取り除いて短絡することにより、該クロック線７０６に定在波を立て（図３９（ｂ）参照）、該定在波を共通タイミング（ＧＭＴ）として使用するようになっている。
従って、本第３の形態の第６実施例では、クロック線７０６に定在波が立っている場合、波長の半分の長さの領域で同じ位相の電圧振動が得られることを利用している。この方法では、クロック線７０６が往復の場合の半分の本数で済むこと、および、一本の線の中でクロックを往復させていることになるので往復の特性が完全に一致して共通タイミングの精度が高くなるという利点がある。
図４０は本発明の第３の形態に係る信号伝送システムの第７実施例を示すブロック図である。図４０（ａ）において、参照符号７６１および７６２は、能動ターミネータを示し、また、図４０（ｂ）において、参照符号７６１１は遅延部、７６１２は制御電源部を示している。
図３９に示す第６実施例では、クロック線７０６の端部は短絡されているが、本第３の形態の第７実施例では、クロック線７０６の両端部に対して能動ターミネータ（能動終端回路）７６１および７６２を設けて終端するようになっている。ここで、能動ターミネータ７６１および７６２は、例えば、終端部で発生する反射波がちょうど終端部より波長の１／１６だけ進んだ位置で線路が短絡されている場合と同じになるように制御している。この能動ターミネータ７６１（７６２）は、例えば、図４０（ｂ）に示されるように、遅延部７６１１および制御電源部７６１２を備えて構成され、終端部での電圧をモニターし、遅延部７６１１により該電圧と一定の位相関係の電流信号を発生させて終端部に帰還する（制御電源部７６１２）ことで実現され、公知のＰＬＬ回路やＤＬＬ回路と定電流駆動回路等を使用して容易に実現することができる。なお、本第３の形態の第７実施例により、クロック線７０６の長さを正確にクロック周波数に対して合わせなくとも該クロック線に定在波を立てることができ、クロック線７０６上でのクロックの振幅も一様になる利点がある。
図４１は本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路（７１１）の一例を示す回路図である。図４１において、参照符号７１１１および７１１２はキャパシタ、７１１３および７１１４はＰチャネル型ＭＯＳトランジスタ、７１１５および７１１６はＮチャネル型ＭＯＳトランジスタ、７１１７は抵抗、７１１８および７１１９は電圧源、そして、７１２０は電流源を示している。なお、クロック線７０６を伝わるクロックＣＬＫとしては、正弦波が使用される。
図４１に示す共通タイミング信号生成回路７１１は、共通タイミング信号生成回路７１１は、クロックＣＬＫとして正弦波を用いると、第一の正弦波（往きのクロック）ｓ１と第二の正弦波（復りのクロック）ｓ２との和をとることでちょうど真ん中の位相を持つ正弦波（共通タイミング信号）ｓ３が生成できることを利用している。すなわち、２つのキャパシタ７１１１および７１１２を容量結合することで二つのクロック（ｓ１，ｓ２）を差動増幅型のコンパレータに供給し、共通タイミング信号（ｓ３）を生成するようになっている。この方式は、共通テイミング信号を生成するための回路量が少なくてすむ利点がある。
図４２は本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路の他の例を示す回路図である。なお、本回路においても、クロック線７０６を伝わるクロックＣＬＫとしては、正弦波が用いられる。
図４２に示す共通タイミング信号生成回路７１１は、２つのコンパレータ７２０および７３０および２つのインバータ７４０および７５０により構成されている。ここで、各コンパレータ７２０（７３０）に供給するクロックとしては、例えば、往路側（往き）のクロックｓ１と復路側（復り）のクロックを反転した信号／ｓ２を使用し、往復のクロックの中間の位相を持つ共通タイミング信号ｓ３および／ｓ３を生成するようになっている。
図４３は図４２の共通タイミング信号生成回路におけるコンパレータの一例を示す回路図である。図４３に示されるように、コンパレータ７２０（７３０）は、複数のＰチャネル型ＭＯＳトランジスタ７２１，７２２，７２６および複数のＮチャネル型ＭＯＳトランジスタ７２３，７２４，７２５，７２７を備えて構成されている。
図４４は本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路のさらに他の例を示す回路図である。
図４４に示す共通タイミング信号生成回路は、従来より知られているフェーズ・インターポレータであり、該フェーズ・インターポレータを使用して、折り返したクロック線上の往きと復りのクロックを取り込み、該往復のクロックの中間位相のクロックを生成する共通タイミング信号生成回路７１１を構成することができる。
図４４に示されるように、フェーズ・インターポレータ（共通タイミング信号生成回路）７１１は、複数のＰチャネル型ＭＯＳトランジスタ７７１〜７８４、複数のＮチャネル型ＭＯＳトランジスタ７８５〜７９１、キャパシタ７９２，７９３、および、コンパレータ７９４を備えて構成されている。
この図４４に示すようなフェーズ・インターポレータを使用して共通タイミング信号生成回路７１１を構成することにより、クロックとして通常のＣＭＯＳドライバで駆動される矩型波を使用することができ、通常のＤＬＬやＰＬＬより少ない回路量で共通タイミング信号生成回路を構成するこができるという利点がある。なお、フェーズ・インターポレータとしては、図４４に示すものの他に様々なものが使用できるのはいうまでもない。
図４５は本発明の第３の形態に係る信号伝送システムの第８実施例を示すブロック図である。図４５において、参照符号７９０〜７９３はＤＬＬ回路を示している。
図４５に示されるように、本第３の形態の第８実施例では、クロック線７０６に供給するクロックＣＬＫ’を通常のクロックＣＬＫのｎ倍（例えば、４倍）の周期を有するものとしている。
すなわち、本第３の形態の第８実施例では、クロックの周期を長く（例えば、４倍）して往復のクロックの真ん中の位相信号を作ることにより、共通タイミング信号を生成することのできるクロック線７０６の長さの上限を長くするようになっている。ここで、往復のクロック線を用いる方法（および、定在波クロックを用いる方法）では、往復の遅延がクロックの周期より長くなると共通タイミングに位相にして１８０度の不確定性が生ることになるが、本第３の形態の第８実施例のように、クロック周期を長くすることにより、不確定性の生ずる長さを長くすることができる。
図４５に示されるように、ＤＲＡＭコントローラ７−０および各ＤＲＡＭチップ７−１〜７−３には、周期がｎ倍（例えば、４倍）にされたクロックを元の周期に戻す（周期を１／ｎとする、すなわち、周波数をｎ倍とする）ためのｎ逓倍（例えば、４逓倍）を行うＤＬＬ回路７９０〜７９３がそれぞれ設けられることになる。なお、ＤＬＬ回路７９０〜７９３としてＰＬＬ回路を使用してもよい。
図４６は本発明の第３の形態に係る信号伝送システムにおけるクロック分配用の伝送路の一例を示す図である。図４６において、参照符号７０６１はシールドを示し、また、７０６２はクロックペア線（ツイスト線）を示している。
図４６に示されるように、クロックＣＬＫを分配する伝送路（クロック線７０６）は、一定距離ごとに交差させた差動ペア（ツイスト線７０６２）で伝送され、両側をグランドレベルのガードパターンでシールド（７０６１）されている。このようなクロック線７０６は、明らかに信号線とは伝送特性が異なるが、本方式では信号線７０３とクロック線７０６の伝送特性が異なっていてもよいため問題が生じることはない。このため、常に電圧の変動しているクロック線に対して十分なシールドを施すことができ、クロック起因の雑音を減らすことができるという利点がある。なお、クロック系と信号系の伝送特性が大きく異なっても良いため、クロック系のみ同軸ケーブルや光ファイバ等を使うように構成することができるのはもちろんである。
このように、本発明の第３の形態に係る信号伝送システムによれば、クロック系と信号系の配置の自由度が高く、素子が切り替わったときのギャップを最小限にすることが容易で、消費電力も小さな信号伝送系を構成することができる。
次に、本発明の第４の形態に係る信号伝送システムを詳述するが、まず、本発明の第４の形態の原理構成を図４７および図４８を参照して説明する。上述した第３の形態では、折り返しクロック線（７０６）を使用して往きおよび復りのクロックを各ＤＲＡＭチップ等へ供給するようになっているが、本第４の形態では、往きおよび復りクロック用のクロック配線（往きおよび復りクロック線１００１，１００２）と、往きおよび復り用のクロック生成回路（往きおよび復りクロック生成回路１１００，１２００）を使用するようになっている。
図４７は本発明の第４の形態に係る信号伝送システムの原理構成を示すブロック図であり、また、図４８は図４７の信号伝送システムの動作を説明するためのタイミング図である。図４７において、参照符号１０−１〜１０−ｎはデバイスを示し、例えば、ＤＲＡＭチップ（ＤＲＡＭモジュール）或いはＤＲＡＭコントローラ等であり、１１００は往きクロック生成回路、そして、１２００は復りクロック生成回路を示している。なお、図４８は、前述した本発明の第３の形態における図２７に相当するものである。
図４７に示されるように本発明の信号伝送システムは、一組の信号線（クロック線）１００１，１００２に対して往復のクロックを生成するための（一組以上の）往きクロック生成回路１１００および復りクロック生成回路１２００が設けられている。信号を送受信するデバイス１０−１〜１０−ｎは、往きクロック生成回路１１００からの往きクロックφ１と復りクロック生成回路１２００からの復りクロックφ２を受け、これらのクロックφ１，φ２の立ち上がりと立ち下がりの中間時点のタイミングを抽出することで中間位相の信号（共通タイミング信号ＧＭＴ：Global Mean Time）を生成するようになっている。
すなわち、図４８に示されるように、デバイス１０−１では、クロック線１００１を介して伝えられる往きクロックφ１−１とクロック線１００２を介して伝えられる復りクロックφ２−１の中間の位相を有する信号として共通タイミング信号ＧＭＴを生成し、また、デバイス１０−ｎでは、クロック線１００１を介して伝えられる往きクロックφ１−ｎとクロック線１００２を介して伝えられる復りクロックφ２−ｎの中間の位相を有する信号として共通タイミング信号ＧＭＴを生成する。
ここで、復りクロック生成回路１２００は、各デバイス１０−１〜１０−ｎにおいて、往きクロックφ１と復りクロックφ２の中間時点（中間位相）のタイミングの抽出が一意に行われるようなクロック（φ２）を生成する必要がある。すなわち、信号線（クロック線）１００１，１００２の上における往復のクロックの位相差（厳密には、タイミング情報を運んでいる往きおよび復りクロックφ１，φ２のエッジ同士の位相の差）が、所定の範囲内（最大で±１８０度以内）に収まるように選ばれる。また、後述するように、復りクロック生成回路１２００は、中間時点のタイミング抽出ができるだけ簡単な回路で行われるように復りクロックφ２を生成するのが望ましい。
そして、本発明の信号伝送システム（信号伝送方式）によれば、各受信回路（デバイス１０−１〜１０−ｎ）で符号間干渉を除去することにより、一定の精度で共通タイミング信号（ＧＭＴ）を全ての素子が共通に使うことが可能になる。なお、上記の一定の精度とは、符号間干渉の除去ができる程度のタイミング誤差を許すということから導かれるもので、信号線上を信号が伝達するのに要する時間よりも十分小さい（例えば、１０％程度）時間精度があればよい。また、共通タイミング信号を生成ＧＭＴするには、クロックの配線ルートの両方向に走るクロック信号（１００１，１００２）さえあれば良く、前述した図２５に示すような従来の信号伝送システムのように、クロック線とデータ線（信号伝送路）との電気的特性およびルートを一致させる必要が無いため、クロック線の配置や形式に対する制約が生じないことになる。
以下、図面を参照して本発明の第４の形態に係る信号伝送システムの実施例を説明する。
図４９は本発明の信号伝送システムの第１実施例を示すブロック図である。図４９において、参照符号１０−０はＤＲＡＭコントローラ等のチップ，１０−１〜１０−４はＤＲＡＭ等のチップ，１１００は往きクロック生成回路、そして、１２００は復りクロック生成回路を示している。また、参照符号１００１は往きクロックφ１用のクロック線，１００２は復りクロックφ２用のクロック線，１００３は信号伝送路（平行に走る複数本の信号線：例えば、１６本のデータ線），そして，１００４は基準クロックｃｌｋ用のクロック線を示している。
図４９に示されるように、ＤＲＡＭコントローラ１０−０，往きクロック生成回路１１００および復りクロック生成回路１２００は、それぞれ基準クロック用のクロック線１００４の端子Ｐ１０１０，Ｐ１１００およびＰ１２００から基準クロック(Free Running Clok：フリーランニング・クロック）ｃｌｋを受信するようになっており、各ＤＲＡＭチップ１０−１〜１０−４は、それぞれ往きおよび復り用のクロック線１００１，１００２を介して往きおよび復りクロックφ１，φ２を受け取り、中間位相の信号を生成することでこれを共通タイミング信号ＧＭＴ（Global Mean Time）とするようになっている。なお、図４９では、ＤＲＡＭコントローラ１０−０には、基準クロック用のクロック線１００４の端子Ｐ１０１０を介して基準クロックｃｌｋが供給されているが、ＤＲＡＭチップ１０−１〜１０−４と同様に、往きクロックφ１および復りクロックφ２を受け取って中間位相の信号を生成するこにより該ＤＲＡＭコントローラ１０−０において共通タイミング信号ＧＭＴを生成するように構成してもよい。
図５０は図４９の信号伝送システムに適用される共通タイミング信号生成回路１３００の一例を示すブロック図である。なお、この共通タイミング信号生成回路１３００は、例えば、各ＤＲＡＭチップ１０−１〜１０−４にそれぞれ設けられている。また、参照符号Ｔはクロック周期を示し、τは遅延時間（遅延量）を示している。
図５０に示されるように、共通タイミング信号生成回路１３００は、往きクロックφ１を受け取り＋τの遅延を与える第１の可変遅延回路１３０１、復りクロックφ２を受け取り−τの遅延を与える第２の可変遅延回路１３０２、第１および第２の可変遅延回路１３０１，１３０２の出力信号の位相を比較する位相比較回路１３０３、および、該位相比較回路１３０３の比較結果に応じて（第１および第２の可変遅延回路１３０１，１３０２の出力信号の位相差が零になるように）第１および第２の可変遅延回路１３０１，１３０２の遅延量（＋τ，−τ）を制御する制御回路１３０４を備えて構成されている。ここで、後述するように、第１および第２の可変遅延回路１３０１，１３０２は、縦列接続された複数の遅延段（遅延ユニット）により構成され、制御回路１３０４により所定の遅延段までの遅延量が与えられるようになっている。なお、制御回路１３０４により制御される遅延量τは、第１可変遅延回路１３０１ではクロック周期Ｔに加算され（Ｔ＋τ）、逆に、第２可変遅延回路１３０２ではクロック周期Ｔから減算され（Ｔ−τ）るようになっている。そして、第１の可変遅延回路１３０２の出力信号（Ｔ＋τ）が共通タイミング信号ＧＭＴとして使用されることになる。
上述のように、制御回路１３０４は、第１および第２の可変遅延回路１３０１，１３０２の出力信号の位相差が零になるように遅延量τを制御（｜τ｜＜Ｔ／２）する。ここで、第１の可変遅延回路１３０１の出力信号（ＧＭＴ）をｔ１とし、第２の可変遅延回路１３０２の出力信号をｔ２とすると、
ｔ１＋（Ｔ＋τ）＝ｔ２＋（Ｔ−τ）
から、
τ＝（ｔ２−ｔ１）／２
よって、
ｔ１＋（Ｔ＋τ）＝（ｔ２＋ｔ１）／２＋Ｔ
となって、中間タイミングが得られることになる。
図５１は図４９の信号伝送システムに適用される往きクロック生成回路１１００の一例を示すブロック図である。
図５１に示されるように、往きクロックφ１を生成する往きクロック生成回路１１００は、端子Ｐ１１００を介して供給される基準クロック（フリーランニング・クロック）ｃｌｋを入力とするドライバ１１０１により構成することができる。
図５２および図５３は図４９の信号伝送システムに適用される共通タイミング信号生成回路の他の例を示すブロック図であり、図５２は共通タイミング信号生成回路１３００のメインＤＬＬ（Digital Locked Loop)部分１３００ａを示し、また、図５３は共通タイミング信号生成回路１３００のサブＤＬＬ部分１３００ｂを示している。
まず、図５２に示されるように、メインＤＬＬ部分１３００ａは、往きクロックφ１（または、復りクロックφ２）を受け取り、該往きクロックφ１そのものと可変遅延回路１３０５を介して遅延されたものとを位相比較回路１３０６により位相比較し、両信号の位相差が無くなるように（すなわち、１周期Ｔだけ遅延するように）制御回路１３０７を介して制御するようになっている。これにより、クロック（φ１，φ２）の１周期分の遅延Ｔを得ることができる。
さらに、上述した図５２のメインＤＬＬ部分１３００ａにより得られた１周期分の遅延Ｔ（１周期Ｔに対応する遅延段の数）を利用し、サブＤＬＬ部分１３００ｂによりそれぞれ時間τを加算および減算して往きクロックφ１および復りクロックφ２の位相合わせを行う。
すなわち、図５３に示されるように、往きクロックφ１に対しては、第１の可変遅延回路１３０１により１周期分の遅延Ｔに対してτの遅延を加算（Ｔ＋τ）し、また、復りクロックφ２に対しては、第２の可変遅延回路１３０２により１周期分の遅延Ｔからτの遅延を減算（Ｔ−τ）する。すなわち、前述した図５０の共通タイミング信号生成回路１３００と同様に、位相比較回路１３０３は、第１の可変遅延回路１３０１の出力信号（Ｔ＋τ）と第２の可変遅延回路１３０２の出力信号（Ｔ−τ）との位相比較を行い、これらの信号（Ｔ−τ，Ｔ＋τ）の位相差が零になるように制御回路１３０４を介して遅延段の選択が行われる。
図５４は図４９の信号伝送システムに適用される復りクロック生成回路１２００の一例を示すブロック図である。
図５４に示されるように、復りクロックφ２を生成する復りクロック生成回路１２００は、端子Ｐ１２００を介して供給される基準クロック（フリーランニング・クロック）ｃｌｋを入力とし、所定の遅延量を与える遅延回路１２０１により構成することができる。ここで、遅延回路１２０１により与えられる遅延量（遅延時間）を適切な値とすることにより、例えば、クロック線（１００１，１００２）上の往復のクロック（φ１，φ２）の位相差を±９０度以内（好ましくは、±４５度）に設定することができる。
図５５は図４９の信号伝送システムの共通タイミング信号生成回路に適用される位相比較回路（図５０および図４８の位相比較回路１３０３（図５２の位相比較回路１３０６))の一例を示す回路図である。
図５５に示されるように、位相比較回路１３０３は、例えば、第１および第２の入力信号（Ｔ＋τ，Ｔ−τ）の周波数をそれぞれ半分にする２つの２分周器，複数のＰチャネル型ＭＯＳトランジスタ，複数のＮチャネル型ＭＯＳトランジスタ，複数のインバータ，複数のナンドゲート，および，複数のノアゲートを備えて構成されている。そして、第１の入力信号φ１：Ｔ＋τと第２の入力信号φ２：Ｔ−τとの位相差に応じて出力信号（／ＤＯＷＮ，／ＵＰ）を出力して、後述するように、制御回路１３０４を介して第１および第２の可変遅延回路１３０１，１３０２における遅延時間τを制御し、第１および第２の入力信号の位相差を無くすようになっている。
図５６は図４９の信号伝送システムの共通タイミング信号生成回路に適用される制御回路（図５０および図５３の制御回路１３０４（図５２の制御回路１３０７))の一例を示すブロック図である。
図５６に示されるように、制御回路１３０４は、例えば、位相比較回路１３０３からの制御信号（／ＤＯＷＮ，／ＵＰ）を受け取るアップダウンカウンタ（Ｕ／Ｄカウンタ）１３４１，および，該Ｕ／Ｄカウンタ１３４１の出力信号を受け取るデコーダ１３４２を備えて構成され、位相比較回路１３０３からの制御信号（／ＤＯＷＮ，／ＵＰ）に応じて、デコーダ１３４２が後述の図５７の可変遅延回路における所定の遅延段を選択するようになっている。
図５７は図４９の信号伝送システムの共通タイミング信号生成回路に適用される可変遅延回路（図５０および図５３の第１および第２の可変遅延回路１３０１，１３０２（図５２の可変遅延回路１３０５))の一例を示す回路図である。
図５７に示されるように、第１の可変遅延回路１３０１（第２の可変遅延回路１３０２）は、複数の遅延段（遅延ユニット）ＤＵを備えて構成されている。各遅延ユニットＤＵは、インバータ，および，２つのナンドゲートにより構成され、それぞれ遅延線１３１０に共通に接続されている。そして、デコーダ１３４２により選択される任意の１つの遅延ユニットＤＵにより規定される遅延量が可変遅延回路の遅延量として与えられるようになっている。なお、これらの構成は、知られている様々なＤＬＬ回路の技術を適用することができるのはもちろんである。
図５８は本発明の第４の形態に係る信号伝送システムの第２実施例を示すブロック図である。
本発明の第４の形態において、共通タイミング信号ＧＭＴは、往復のクロック信号（φ１，φ２）の中間タイミングを取ることにより生成されるが、この共通タイミング信号ＧＭＴを一意に生成するためには、往復のクロック信号の位相差が或る限界内に入っている必要がある。しかしながら、往復のクロック信号の位相差は、クロック線（１００１，１００２）が長くなると、クロック線の全長に渡って位相差を或る限界内に収めることが困難になる。そこで、本第２実施例においては、往復のクロック線（１０１１，１０２１；１０１２，１０２２）を共通タイミング信号ＧＭＴの一意の配達が可能な長さに分割し、信号線の全長が長い場合にも共通タイミング信号ＧＭＴを生成可能なように構成されている。
すなわち、図５８に示す本第２実施例は、図４９に示す第１実施例において、一定の距離ごとにクロック生成回路およびデータバッファ１１２０，１１２１，１１２２を設けて、各往きおよび復りクロック用の信号線１０１１，１０２１；１０１２，１０２２に対してそれぞれ往きおよび復りクロックφ１１，φ２１；φ１２，φ２２を伝達すると共に、データ線１０３１，１０３２に対して十分な振幅のデータを伝達するようになっている。
ここで、各クロック生成回路およびデータバッファ１１２０，１１２１，１１２２は、前のブロックから送られてきたクロックを基に共通タイミング信号ＧＭＴを生成すると共に、この共通タイミング信号ＧＭＴから次のブロックに対する往きクロック（および、前のブロックに対する復りクロック）を生成するようになっている。
図５９は本発明の第４の形態に係る信号伝送システムの第３実施例を示すブロック図である。
図５９に示す第３実施例では、図５８におけるバス接続されたデータ線を、全て一対一（point-to-point）接続するようになっている。この場合、複数のデバイス毎（ＤＲＡＭチップ１０−１１，１０−２１，１０−３１）に往きおよび復り用のクロックを生成するためのクロック生成回路１２１１，１２１２，１２１３を設け、その他のデバイス（１０−１ｍ，１０−２ｍ等）では、対応するクロック生成回路からの往きおよび復りクロックφ１１，φ２１；φ１２，φ２２から共通タイミング信号ＧＭＴを生成して信号の送受信を行うようになっている。本第３実施例は、信号伝送がバス形式ではないため、信号分岐による反射がなく、高速の信号伝送に好適なものである。
図６０は本発明の第４の形態に係る第４実施例としての信号伝送システムに適用される往きクロック生成回路の一例を示すブロック図である。図６０において、参照符号１１０２はドライバ，１１０３は共通タイミング信号生成回路，１１０４は位相比較回路，１１０５は制御回路，そして，１１０６は可変遅延回路を示している。
図６０に示されるように、本第４実施例においては、往きクロック生成回路１１００を図５１に示すような単なるドライバ１１０１で構成するのではなく、基準クロックｃｌｋを受けて所定の遅延を与える可変遅延回路１１０６の出力信号をドライバ１１０２を介して往きクロックφ１として出力するようになっており、共通タイミング信号生成回路１１０３により該ドライバ１１０２の出力信号（φ１）と復りクロックφ２から共通タイミング信号（中間位相信号）ＧＭＴを生成し、この共通タイミング信号と基準クロックｃｌｋとを位相比較回路１１０４で位相比較して制御回路１１０５を介して可変遅延回路１１０６における遅延量（遅延段数）を制御するようになっている。
すなわち、本第４実施例では、共通タイミング信号ＧＭＴが基準クロックｃｌｋの立ち上がりと一致するようにフィードバックを行うようになっており、これにより、クロックドライバ１１０２や可変遅延回路１１０６の特性が製造バラツキ或いは環境温度の変化等により変動した場合でも、安定した位相の復りクロック信号φ２が得られるようにすると共に、信号線上のデバイス（例えば、ＤＲＡＭチップ）が生成する共通タイミング信号ＧＭＴが基準クロックｃｌｋと同一のタイミングとなるように構成されている。なお、基準クロックｃｌｋは、特定のチップ（例えば、ＤＲＡＭコントローラ１０−０）に供給されるクロック信号である。
図６１は本発明の第４の形態に係る第５実施例としての信号伝送システムに適用される復りクロック生成回路の一例を示すブロック図である。図６１において、参照符号１２３１は可変遅延回路，１２３２は演算増幅器，１２３３および１２３４は抵抗およびキャパシタ，１２３５は入力信号を反転して出力する反転ドライバ，１２３６は位相比較回路，そして，１２３７は制御回路を示している。
図６１に示されるように、本第５実施例においては、復りクロック生成回路１２００を図５４に示すような単なる遅延回路１２０１で構成するのではなく、復りクロックφ２を基準クロックｃｌｋを受けて所定の遅延を与える可変遅延回路１２３１の出力信号として取り出し、該可変遅延回路１２３１の出力信号（φ２）を演算増幅器１２３２および反転ドライバ１２３５を介して、位相比較回路１２３６により往きクロックφ１と位相比較するようになっている。そして、この位相比較結果に基づき、制御回路１２３７を介して可変遅延回路１２３１における遅延量（遅延段の数）を制御するようになっている。これにより、復りクロックφ２は、往きクロックφ１の位相から９０度だけずれた（進んでいる）位相の信号として出力される。
このように、本第５実施例の復りクロック生成回路１２００によれば、受信された往きクロックφ１と復りクロックφ２の位相差が一定（往きクロックφ１よりも復りクロックφ２の方が９０度進んでいる）になるようにフィードバック制御することにより、クロックドライバ（反転ドライバ１２３５）や可変遅延回路（１２３１）等の特性が製造バラツキや環境温度の変化等により変動した場合でも安定した位相の復りクロックφ２を得ることができる。ここで、図６１に示すようなアナログ回路を用いて構成した復りクロック生成回路１２００は、クロック（φ２）の可変範囲が狭い場合には、回路規模を小さくすることができて好ましい。
図６２は本発明の第４の形態に係る第６実施例としての信号伝送システムに適用される復りクロック生成回路の他の例を示すブロック図である。図６２において、参照符号１２４１〜１２４４は可変遅延回路，１２４５は位相比較回路，そして，１２４６は制御回路を示している。ここで、４つの可変遅延回路１２４１〜１２４４は、制御回路１２４６により同じ遅延量が与えられるようになっている。
図６２に示されるように、本第６実施例においては、位相比較回路１２４５により、往きクロックφ１と該往きクロックφ１を４つの可変遅延回路１２４１〜１２４４により遅延した信号との位相比較を行い、制御回路１２４６により４つの可変遅延回路１２４１〜１２４４に対して同じ遅延量を与えるようになっているため、３段目の可変遅延回路１２４３の出力信号を復りクロックφ２として取り出すことにより、往きクロックφ１に対して２７０度（−９０度）の位相差を有する、すなわち、往きクロックφ１よりも位相が９０度進んでいる復りクロックφ２を生成するようになっている。これにより、各回路の製造バラツキや温度変化等に依存しない位相の復りクロックφ２を得ることができる。ここで、図６２に示すようなＤＬＬ回路を用いて構成した復りクロック生成回路１２００は、クロック（φ２）の可変範囲が広い場合でも対応することが可能である。
図６３は本発明の第４の形態に係る第７実施例としての信号伝送システムに適用される復りクロック生成回路１２００の動作（機能）を説明するための図である。ここで、縦軸θは位相差を示し、また、横軸ｘはクロック線（１００１，１００２）上の位置を示している。なお、参照符号Ｌは、クロック線の全長を示している。
図６３に示されるように、本第７実施例においては、往きクロックをφ１と復りクロック／φ２（クロックφ２の反転信号）の位相差がクロックを受信するいずれのデバイス（ＤＲＡＭチップ１０−１〜１０−ｎ）においても±９０度以下になっている。すなわち、本実施例において、復りクロックφ２は、受信した往きクロックφ１をクロック線（１００２）での位相遅れを保障するだけの位相進みを与えた上で反転したものになっている。この機能は、例えば、図６１に示す復りクロック生成回路においてフィードバックループの出力を反転することにより実現される。
このように、本第７実施例によれば、往復のクロック信号φ１，φ２の位相差が一定範囲内に入っていることが保障されるため、共通タイミング信号ＧＭＴの生成を高精度で行うことが可能となり、さらに、差動の受信回路で往復のクロック信号φ１，φ２を受信することにより同相ノイズの影響を低減することができる。
図６４は本発明の第４の形態に係る第８実施例としての信号伝送システムに適用される復りクロック生成回路のさらに他の例を示すブロック図である。
図６４に示されるように、本第８実施例において、復りクロック生成回路１２００は、入力信号（往きクロックφ１）を反転して出力する反転ドライバ１２０５により構成されている。
すなわち、例えば、クロックの受信回路、ドライバ、クロック線等におけるクロック信号（φ１，φ２）の位相遅れが問題にならないような短い信号線の場合には、復りクロック生成回路１２００を反転ドライバ１２０５により構成することができ、復りクロック生成回路１２００の回路構成を簡略化することが可能となる。
図６５は本発明の第４の形態に係る第９実施例としての信号伝送システムに適用される正弦波発生回路の一例を示すブロック回路図である。本第９実施例はクロックとして正弦波（疑似正弦波）を使用するもので、正弦波生成回路１４００によりパルス状（矩形波）のクロック（基準クロック）ｃｌｋから正弦波クロックを生成するようになっている。
図６５に示されるように、正弦波生成回路１４００は、Ｐチャネル型ＭＯＳトランジスタ１４０１，１４０２およびＮチャネル型ＭＯＳトランジスタ１４０３，１４０４で構成したフル振幅ＣＭＯＳ回路により矩形波クロックｃｌｋから三角波クロックを生成し、さらに、非線形増幅器１４０５により正弦波クロック（疑似正弦波クロック）を生成するようになっている。
なお、正弦波以外でも、三角波や台形波等の立ち上がり・立ち下がり時間がクロック周期の無視できない割合を占める波形のクロックを使用してもよい。このようなクロック波形（正弦波クロック波形）は、矩型波クロック波形に比べて高調波成分が少ないため、他の信号線に対する相互干渉を少なくすることができるという利点がある。さらに、図６７に示すように、各デバイス（ＤＲＡＭチップ等）に設ける共通タイミング信号生成回路１３００を差動コンパレータにより構成することができるという利点もある。
図６６は図６５の正弦波発生回路における非線形増幅器１４０５の一例を示す回路図である。
図６６に示されるように、非線形増幅器１４０５は、Ｐチャネル型ＭＯＳトランジスタ１４５１〜１４５３およびＮチャネル型ＭＯＳトランジスタ１４５４〜１４６で構成することができる。ここで、各トランジスタのサイズは適切な大きさに設定され、例えば、トランジスタ１４５１および１４５２のゲート長は、それぞれトランジスタ１４５４および１４５５のゲート長の約２程度とし、また、トランジスタ１４５２および１４５５のゲート長は、それぞれトランジスタ１４５１および１４５４のゲート長よりも大きく形成するのが好ましい。なお、トランジスタ１４５３および１４５６は、駆動する負荷に応じて規定され、通常、大きなサイズのトランジスタにより構成する。
図６７は本発明の第４の形態に係る第１０実施例としての信号伝送システムに適用される共通タイミング信号生成回路１３００の一例を示すブロック図である。
上述したように、例えば、正弦波等のクロックを使用した場合、各デバイス（ＤＲＡＭチップ等）１０に設けられる共通タイミング信号生成回路１３００を、往きおよび復りのクロックφ１，φ２（／φ２）を入力とする差動コンパレータ１３０８により構成することができる。
すなわち、差動コンパレータ１３０８により共通タイミング信号（中間タイミング）ＧＭＴを生成することができる理由は、往きクロックφ１および復りクロックの反転／φ２をそれぞれ、φ１＝Ａ・ｓｉｎθ１，／φ２＝Ａ・ｓｉｎθ２とすると、
φ１−／φ２＝２Ａ・ｃｏｓ（（θ１−θ２）／２）・ｓｉｎ（（θ１＋θ２）／２）
となり、
（θ１−θ２）／２の値が±９０度以内ならば、この信号をコンパレートすることで共通タイミング信号ＧＭＴ（中間位相（θ１＋θ２）／２に相当する信号）を取り出すことが可能なことがわかる。
図６８は図６７の共通タイミング信号生成回路における差動コンパレータ１３０８の一例を示す回路図である。
図６８に示されるように、差動コンパレータ１３０８は、Ｐチャネル型ＭＯＳトランジスタ１３８０，１３８１およびＮチャネル型ＭＯＳトランジスタ１３８５〜１３８７で構成されＮ型トランジスタ１３８５，１３８６を入力とする第１の差動増幅部、Ｐチャネル型ＭＯＳトランジスタ１３８２〜１３８４およびＮチャネル型ＭＯＳトランジスタ１３８８，１３８９で構成されＰ型トランジスタ１３８３，１３８４を入力とするた第２の差動増幅部、並びに、バッファ部１３９０を備えている。ここで、バッファ部１３９０は、縦列接続されたインバータ１３９１〜１３９３により構成されている。
このように、回路規模の大きいＤＬＬ回路等を使用することなく、簡単な回路構成を有する差動コンパレータ１３０８により、共通タイミング信号生成回路１３００を構成することができる。
図６９は本発明の第４の形態に係る第１１実施例としての信号伝送システムにおける終端抵抗の一例を示すブロック図である。
本第１１実施例においては、往きおよび復りクロックφ１，φ２の波形として正弦波を使った上で、往きクロックφ１を伝達するクロック線１００１の終端を、該クロック線の特性インピーダンス（例えば、５０オーム、或いは、７５オーム）よりも大きな抵抗値（例えば、２００オーム）を有する終端抵抗１５０１により終端し、同様に、復りクロックφ２を伝達するクロック線１００２の終端を、該クロック線の特性インピーダンス（例えば、５０オーム、或いは、７５オーム）よりも大きな抵抗値（例えば、２００オーム）を有する終端抵抗１５０２により終端するようになっている。
ところで、本第１１実施例では、終端抵抗１５０１，１５０２の抵抗値を各クロック線１００１，１００２の特性インピーダンスよりも大きくするが、往きおよび復りクロックφ１，φ２は正弦波のクロックであるため、終端抵抗１５０１，１５０２が特性インピーダンスから大きくずれていてもクロック波形は正弦波のままである。また、線路の反射の影響で波（往きおよび復りクロックφ１，φ２）の伝搬特性は、信号線（クロック線１００１，１００２）の特性とは変わってしまうが、往復のクロックの中間タイミング（共通タイミング信号ＧＭＴ）を抽出する場合には、問題を生じることはない。そして、終端抵抗１５０１，１５０２の抵抗値をクロック線１００１，１００２の特性インピーダンスよりも大きくすることにより、該終端抵抗１５０１，１５０２により消費される電力（クロック系での消費電力）を低減することができる。
図７０は本発明の第４の形態に係る第１２実施例としての信号伝送システムにおける往きクロックの供給方式を説明するためのブロック図である。
本第１２実施例は、往きクロック線を差動伝送（１００１ａ，１００１ｂ）とし、相補の往きクロックφ１，／φ１を伝達するようになっているため、復り信号生成回路１２００において、往きクロックに混入する同相ノイズの影響を低減させて復りクロックφ２を生成することができるようになっている。すなわち、復り信号生成回路１２００は、相補の往きクロックφ１，／φ１が入力された差動コンパレータ１２６１および復りクロック生成部１２６２（および、バッファ１２６３）により構成されている。
ここで、各デバイス（ＤＲＡＭチップ等）に設けられる共通タイミング信号生成回路１３００は、図６７で説明した共通タイミング信号ＧＭＴを生成するための差動コンパレータ１３０８として構成することができる。このとき、差動コンパレータ１３０８には、相補の往きクロックφ１，／φ１の一方（真信号φ１）および復りクロックφ２が入力されるが、この場合にも、同相ノイズの影響を低減させることが可能となる。
図７１は本発明の第４の形態に係る第１３実施例としての信号伝送システムをプリント基板に適用した場合の要部を示すブロック図である。
図７１に示されるように、本第１３実施例は、プリント基板上に複数の信号生成回路（往きクロック生成回路１１００および復りクロック生成回路１２００）１２７０を設け、これら各信号生成回路１２７０において、プリント基板上を走る基準クロック（フリーランニング・クロック）ｃｌｋを使用して往きクロックφ１および復りクロックφ２を生成するようになっている。すなわち、各信号生成回路１２７０は、往きクロック用の可変遅延回路１２７３，復りクロック用の可変遅延回路１２７２，および，制御回路１２７０を備えて構成され、基準クロックｃｌｋを可変遅延回路１２７３および１２７２により制御回路１２７０に応じて遅延させることで、それぞれ往きクロックφ１および復りクロックφ２を生成するようになっている。
すなわち、前述した図５８に示す第２実施例のように、前段のクロック（φ１，φ２）から後段のクロックを順次生成すると、段数を重ねるごとに遅延段でのジッタが増加することになるが、例えば、プリント基板上における多数の信号生成回路１２７０に対しては、図７１に示す第１３実施例のように構成することで、ジッタの集積を無くすことができる。
図７２は本発明の第４の形態に係る第１４実施例としての信号伝送システムを半導体集積回路に適用した場合の要部を示すブロック図である。
図７２に示されるように、本第１４実施例では、例えば、半導体集積回路（半導体チップ）において、共通タイミング信号ＧＭＴを生成する共通タイミング信号生成回路１３００に供給する信号（往きクロックφ１および復りクロックφ２）を、往きクロック生成回路（クロックドライバ）１１００の出力をそのまま使用するのではなく、パッド１２８１を介して出力される往きクロックφ１をパッド１２８２を介して共通タイミング信号生成回路１３００に取り込んで、パッド１２８３を介して供給される復りクロックφ２と比較することにより、クロックドライバおよびパッド等で生じるクロック（φ１）の位相差を補償して共通タイミング信号ＧＭＴを生成するようになっている。ここで、パッド１２８１を介して出力される往きクロックφ１をパッド１２８２を介して取り込む位置（ＩＰ０）としては、パッド１２８１および所定の外部端子（パッケージの端子）を介してクロック線（１００１）に出されたクロック信号（φ１）を再び他の外部端子およびパッド１２８２を介してチップ（回路）内に取り込んでもよいが、専用の外部端子が余分に必要となるため、外部端子を増加させずにワイヤボンディング等だけを行ってクロック信号を取り込むように構成してもよい。
以上のように、本発明の第４の形態に係る信号伝送システムによれば、クロック系と信号系の配置の自由度を向上させ、素子が切り替わったときのギャップを最小限にすることが容易で、しかも、消費電力の少ない信号伝送系を構成することが可能となる。
次に、本発明の第５の形態を詳述するが、まず、本発明の第５の形態に対応する従来の技術および従来技術における課題を図面を参照して説明する。
図７３は本発明の第５の形態に対応する従来の半導体記憶装置の一例を模式的に示すブロック図である。図７３において、参照符号２００１はメモリセルアレイ，２００２はワードデコーダ（ワードデコーダ列），２００３はセンスアンプ（センスアンプ列），２００４はローカルデータバス，２００５はグローバルデータバス，２００６はデータバスアンプ，２００７はローカルデータバス・プリチャージ回路，２００８はグローバルデータバス・プリチャージ回路，２００９はローカルバススイッチ，そして，２０１０はライトアンプを示している。
図７３に示されるように、従来の半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモリアレイ２００１、ワードデコーダ（ワードデコーダ列）２００２、センスアンプ（センスアンプ列）２００３、ローカルデータバス２００４、および、グローバルデータバス２００５を備えている。さらに、従来の半導体記憶装置は、データ読み出し時にグローバルデータバス２００５のデータを増幅するデータバスアンプ２００６、ローカルデータバス２００４をプリチャージするローカルデータバス・プリチャージ回路２００７、グローバルデータバス２００５をプリチャージするグローバルデータバス・プリチャージ回路２００８、グローバルデータバス２００５とローカルデータバス２００４との接続を制御するローカルバススイッチ２００９、および、メモリセルへデータを書き込むためのライトアンプ２０１０を備えている。
図７４は図７３の半導体記憶装置におけるセンスアンプ２００３の一例を示す回路図である。
図７４に示されるように、センスアンプ２００３は、ラッチ型のセンスアンプ（ラッチ型センスアンプ部）２０３１、カラムトランスファーゲート２０３２、カラム線ショートプリチャージ回路２０３３、および、ビット線トランスファーゲート２０３４を備えて構成されている。ここで、参照符号ＢＬ，／ＢＬはビット線を示し、また、ＣＬはカラム選択線を示している。
図７５は図７３の半導体記憶装置におけるデータバスアンプ２００６の一例を示す回路図であり、また、図７６は図７３の半導体記憶装置におけるデータバスショートプリチャージ回路（グローバルデータバス・プリチャージ回路２００８（ローカルデータバス・プリチャージ回路２００７))の一例を示す回路図である。
図７５および図７６に示されるように、データバスアンプ２００６およびグローバルデータバス・プリチャージ回路２００８（ローカルデータバス・プリチャージ回路２００７）は、それぞれ複数のＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタにより構成されている。ここで、参照符号ＤＢ，／ＤＢはデータバス、ＰＲＥ，／ＰＲＥはプリチャージ制御信号、Ｖprはプリチャージ用基準電圧、そして、ＥＳはイネーブル信号を示している。
図７７は図７３の半導体記憶装置におけるデータの読み出し（バースト読み出し）シーケンスの一例を説明するためのタイミング図である。ここで、図７７では、データバスアンプ２００６がディスエーブルのときには、出力が高レベル“Ｈ”になる場合を示している。なお、バースト読み出しとは、一つのワード線につながっているメモリセルのデータを続けて読み出す、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で採用されている方式である。
図７７に示されるように、従来の半導体記憶装置におけるデータのバースト読み出し処理において、例えば、相補のデータバスＤＢ，／ＤＢ、相補のビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３）の場合、まず、ビット線ＢＬ，／ＢＬおよびデータバスＤＢ，／ＤＢを所定のレベル（プリチャージ用基準電圧Ｖpr）にプリチャージしておき、特に、相補のビット線或いは相補のデータバスは、対をなす相手と等しい電位にプリチャージする。
さらに、図７４および図７７に示されるように、データを読み出す時には、データがビット線対ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３）に現れると、それによって等しい電位であったビット線対ＢＬ，／ＢＬに差電位が生じ、この差電位をセンスアンプ２００３（ラッチ型センスアンプ部２０３１）で或る程度増幅した後、選択されたカラムアドレスに対応するカラムトランスファーゲート２０３２をあける。すなわち、カラム選択信号ＣＬ０〜ＣＬ３を順次与えることにより、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３の電位は、プリチャージされて初めは同電位であったローカルデータバス対ＤＢ，／ＤＢ（２００４）に伝えられる。この差電位は、ローカルデータバススイッチ２００９を経由して、プリチャージされて初めは同電位であったグローバルデータバス対ＤＢ，／ＤＢ（２００５）に転送され、グローバルデータバスアンプ（データバスアンプ２００６）により増幅されて、さらに、バッファ等や他のアンプ等を通って外部に読み出しデータ（リードデータ）として出力される。
そして、次ぎのデータを読み出すときには、センスアンプ２００３は活性化したまま、ローカルデータバス（対）２００４、グローバルデータバス（対）２００５をプリチャージすることによって、系をイニシャライズした後、カラムトランスファーゲート２０３２をあけ、この差電位をローカルデータバス２００４およびグローバルデータバス２００５に伝え、グローバルデータバスアンプ２００６で増幅し、以下同様にして外部にリードデータを出力する。
ここで、図７７に示されるように、メモリ（半導体記憶装置）の動作におけるバスのプリチャージ、すなわち、イニシャライズ動作は、読み出しデータごとに毎回行わなくてはならない。しかしながら、クロックに同期してデータを出力する場合、これらのバスは通常容量が重くプリチャージに時間がかかり、例えば、クロック周期の約半分の時間がバスのプリチャージ時間となっている。
本発明の第５の形態では、上記のプリチャージ時間を無くしてデータ転送レートを２倍以上にせんとするものである。すなわち、デバイス・プロセス・テクノロジの開発による高速化では、クロックを倍にするだけでも何年もかかってしまうが、従来の方式では本質的に欠くことのできなかったプリチャージ時間を除去することによりデータ転送レートを増大させることを目的とする。
そこで、本発明の第５の形態では、例えば、半導体記憶装置における信号伝送システム（データバスの駆動法やグローバルデータバスアンプの方式等）を改良することで、根本から半導体記憶装置の読み出しシーケンスを変え、バスのプリチャージ時間を読み出しサイクルから除去することでデータ転送レートの増大をはかるものである。さらに、従来の技術では、各カラムトランスファーゲートの選択は必ず時間的に完全に分離していなければならなかったが、本発明の第５の形態によれば、時間的な各カラム選択ゲートの選択のオーバーラップが可能になる。これらにより、プリチャージ時間を零とし且つカラム選択ゲートのオーバーラップにより、メモリから読み出されるデータレートを飛躍的に増大させることができる。
そのために、データバスのデータ転送には、前述したＰＲＤ（Partial Response Detection）方式を採用することになる。なお、ＰＲＤに関しては、チップ間のデータ伝送の高速化のためのインターフェース方式を示した H.Tamura et al., “Partial Response Detection Technique for Driver Power Reduction in High-Speed Memory-to-Processor Comunications", 1997 IEEE International Solid-State Conference, ISSC97/SESSION 20/CLOCKING AND I/O/PAPER SA 20.7, pp342-343が参照される。
ここで、ＰＲＤ方式とは、前述したように、帯域制限された伝送路に帯域以上の信号を伝送しようとすると信号の符号間干渉成分により信号が乱れてしまうのを、この符号間干渉成分を除去することにより、乱れた信号を再生する方式である。このＰＲＤ方式は、符号間干渉成分を除去すると同時に、符号間干渉成分の除去過程で自分自身で参照レベルを作りだすために、隠れた特性として伝送路のプリチャージをしないでデータを伝送することも可能になる。そこで、このプリチャージ無しでデータが転送できる特性を、データバスのプリチャージ時間をデータリードサイクルから除去することに適用する。
また、ＰＲＤ方式を用いると、前のサイクルのデータが伝送路上に残っていても、その前のデータが受信側に到達した後に、次ぎのデータが到達しさえすれば、データのある程度のオーバーラップも許される。すなわち、この特性を用いればメモリのバスに適用した場合、ある程度のカラム選択ゲートの選択のオーバーラップも許されることになる。また、ＰＲＤ方式はバスの振幅が小さくなり、且つ、プリチャージも原理的には無くす（無くさなくてもよいが）ことができるので、バスの充放電による消費電力を低減することも可能になる。さらに、ＰＲＤ方式によりデータレートの増大が回路上の工夫で可能になり、しかも、従来のメモリのコア部（センスアンプ、メモリセルアレイ、ワードデコーダ等）に大きな変更を行う必要もない。
図７８は本発明の第５の形態に係る信号伝送システムの第１の原理構成を示すブロック図であり、図７９は図７８の信号伝送システムの動作を説明するための波形図である。なお、図７８は、ＰＲＤを用いたプリチャージのいらない信号伝送方式を示すものである。
図７８において、参照符号２１００はドライバ、２２００はフローティングのバス（信号伝送路）、そして、２３００はＰＲＤ方式バスアンプ（ＰＲＤ方式データバスアンプ）を示している。ここで、ＰＲＤ方式では、バス２２００をフルスイングさせる必要が無いので、ドライバ２１００は充分に小さい駆動力でかまわず、本第１原理（第５の形態の第１原理）の場合には、各信号の波形は、図７９のようになる。なお、図７９において、参照符号Ａはドライバ２１００の出力信号の波形、ＢはＰＲＤ方式バスアンプ２３００の入力信号の波形、そして、ＣはＰＲＤ方式バスアンプ２３００の出力信号の波形を示している。
図７９に示されるように、ドライバ２１００は駆動力が小さくされているので、ＰＲＤ方式バスアンプ２３００の入力波形（Ｂ）は乱れているが、このＰＲＤ方式バスアンプ２３００はＰＲＤ方式であるため、再生された出力波形（Ｃ）は、ドライバ２１００の出力波形（Ａ）に対応したものとなっている。
すなわち、本第１原理によれば、ドライバ２１００から出力されるデータをフルスイングすることなく、また、受け側（ＰＲＤ方式バスアンプ２３００）での信号も必ずしも或るしきい値レベルを挟んで、高い（Ｈｉｇｈ）または低い（Ｌｏｗ）というようにレベルが遷移しなくても、ＰＲＤ方式バスアンプ２３００によりデータを正確に再生できることがわかる。なお、本第１原理では、プリチャージ回路は設けられていないので、データの伝送（信号伝送）開始前は、前回のデータの伝送終了時の状態となっており、データの伝送後では、バス２２００のレベルはこのデータの伝送終了時の状態を保持することになる。
図８０は本発明の第５の形態に係る信号伝送システムの第２の原理構成を示すブロック図であり、図８１は図８０の信号伝送システムの動作を説明するための波形図である。図８０に示す本第２原理では、図７８の第１原理の信号伝送システムに対して、プリチャージ回路２４００を付加したものである。
上述のように、ＰＲＤ方式では、プリチャージを行う必要はないが、例えば、バス２２００が動いていないときに、中途半端なレベルで置いておくよりは、或るレベルに固定しておいた方が好ましい場合もある。そこで、本第２原理では、図８１に示されるように、バス２２００が動いてないとき、動き始める前、或いは、動いた後に、バス２２００を或るレベル（プリチャージレベル）にするために、プリチャージ回路２４００を付加したものである。
図８２は本発明の第５の形態に係る信号伝送システムの第３の原理構成を示すブロック図であり、図８３および図８４は図８２の信号伝送システムの動作を説明するための波形図である。図８２に示す本第３原理では、図８０の第２原理の信号伝送システムに対して、さらに、ロード２５００を付加したものである。
この本第３原理は、例えば、ドライバ２１００出力の高レベル“Ｈ”と低レベル“Ｌ”への駆動力が非対称の場合や、何等かの理由でバス２２００のレベルが動作中に徐々に低レベル“Ｌ”側または高レベル“Ｈ”側へシフトしてしまう場合等において、そのシフトを抑える目的でロード２５００を設けたものである。
図８３は、ロード２５００が設けられていない場合でバス２２００のレベル（ＰＲＤ方式バスアンプ２３００の入力信号のレベルＢ）が低レベル“Ｌ”側へシフトしている状態の波形、また、図８４は、本第３原理によりロード２５００を設けた場合のシフトが抑えられた波形を示している。
実際に、ＰＲＤ方式を用いた場合には、信号があるレベルに向かってシフトしてそのレベルに張り付いてしまうような場合でも、データの読み出しは問題無いが、本第３原理のように、ロード２５００を付加することにより、バス２２００のレベルがあるレベルに張り付いてしまった場合の、ＰＲＤ方式バスアンプ２３００の動作マージンを大きくすることが可能になる。
図８５は本発明の第５の形態に係る信号伝送システムを適用した半導体記憶装置の一例を模式的に示すブロック図である。図８５において、参照符号２００１はメモリセルアレイ，２００２はワードデコーダ（ワードデコーダ列），２１００はセンスアンプ（センスアンプ列），２２０１はローカルデータバス，２２０２はグローバルデータバス，２３００はＰＲＤ方式データバスアンプ，２４０１はローカルデータバス・プリチャージ回路，２４０２はグローバルデータバス・プリチャージ回路，２００９はローカルバススイッチ，２０１０はライトアンプ，そして，２５００はロードを示している。
図８５に示されるように、本発明の第５の形態を適用した半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモリアレイ２００１、ワードデコーダ（ワードデコーダ列）２００２、センスアンプ（センスアンプ列）２１００、ローカルデータバス２２０１、および、グローバルデータバス２２０２を備えている。さらに、半導体記憶装置は、データ読み出し時にグローバルデータバス２２０２のデータを増幅するＰＲＤ方式データバスアンプ２３００、ローカルデータバス２２０１をプリチャージするローカルデータバス・プリチャージ回路２４０１、グローバルデータバス２２０２をプリチャージするグローバルデータバス・プリチャージ回路２４０２、グローバルデータバス２２０２とローカルデータバス２２０１との接続を制御するローカルバススイッチ２００９、メモリセルへデータを書き込むためのライトアンプ２０１０、および、ロード２５００を備えている。
ここで、図８５におけるローカルデータバス２２０１およびグローバルデータバス２２０２は、前述した図７３におけるローカルデータバス２００４およびグローバルデータバス２００５に対応し、また、図８５におけるローカルデータバス・プリチャージ回路２４０１およびグローバルデータバス・プリチャージ回路２４０２は、前述した図７３におけるローカルデータバス・プリチャージ回路２００７およびグローバルデータバス・プリチャージ回路２００８に対応している。また、図８５の半導体記憶装置では、図７３におけるデータバスアンプ２００６がＰＲＤ方式のデータバスアンプ２３００として構成され、さらに、図８５の半導体記憶装置では、グローバルデータバス２２０２にロード２５００が設けられている。
図８５および前述した第５の形態の原理（図７８，図８０，図８２）において、センスアンプ２１００がドライバとしての役割をし、ローカルデータバス２２０１およびグローバルデータバス２２０２がバスであり、グローバルデータバスアンプ（ＰＲＤ方式データバスアンプ）２３００がＰＲＤ方式バスアンプに対応する。ここで、本明細書（図８５等）では、バスをローカルデータバスおよびグローバルデータバスというように分けているが、バスがこのように別名称で識別されることは本質的なことではない。なお、図８５では、図８２の第３原理に対応させて、プリチャージ回路（ローカルデータバス・プリチャージ回路２４０１およびグローバルデータバス・プリチャージ回路２４０２）およびロード２５００が設けられている。このような構成を有する半導体記憶装置により、前述したリードサイクル中にプリチャージが入らないデータリードが行うことが可能になる。
図８６は本発明の第５の形態に係る信号伝送システムの第１実施例の要部を模式的に示すブロック図であり、前述した図７８の第１原理構成（プリチャージ回路およびロードを設けないもの）に対応している。
図８６において、参照符号２１００はドライバ（図８５のセンスアンプに対応）、２２００はシンブルエンドのバス（信号伝送路）、そして、２３００はＰＲＤ方式バスアンプ（図８５のＰＲＤ方式データバスアンプに対応）を示している。なお、図８６において、参照符号Ａはドライバ２１００の出力信号の波形、ＢはＰＲＤ方式バスアンプ２３００の入力信号の波形、そして、ＣはＰＲＤ方式バスアンプ２３００の出力信号の波形を示している。
図８７は図８６の信号伝送システムにおけるドライバおよびバスアンプの構成例を示す回路図であり、図８７（ａ）および図８７（ｂ）はドライバ２１００の回路例を示し、また、図８７（ｃ）はＰＲＤ方式バスアンプ２３００の回路例を示している。
図８７（ａ）に示されるように、ドライバ２１００は、単に、入力するデータ（Ｄin）を反転増幅するインバータにより構成することもできるが、また、図８７（ｂ）に示されるように、イネーブル信号（／ＥＮ）を用いた高インピーダンス状態（Ｈｉｇｈ−Ｚ状態）を備えた回路として構成することもできる。
図８７（ｃ）に示されるように、ＰＲＤ方式バスアンプ２３００は、制御信号（φ１，／φ１；φ２，／φ２；φ１’，／φ１’；φ１”，／φ１”；φ２’，／φ２’；φ２”，／φ２”）によりスイッチング制御される複数のトランスファーゲート、インバータ、および、キャパシタ（Ｃ１ａ，Ｃ２ａ；Ｃ１ｂ，Ｃ２ｂ）を備えて構成されている。すなわち、図８７（ｃ）のＰＲＤ方式バスアンプ２３００は、２個一組でインターリーブを行う方式のもので、ＰＲＤブロック２３００ａおよび２３００ｂを備えて構成されている。
図８８は図８７のバスアンプを動作させるための信号波形の一例を示す図であり、図８９は図８６の信号伝送システムにおけるバスの動作波形の一例を示す図である。
図８７（ｃ）のＰＲＤ方式バスアンプ２３００は、図８８に示されるような信号により駆動される。ここで、制御信号φ１’，φ１”およびφ２’，φ２”は、制御信号φ１およびφ２とほぼ同様（ややタイミングが異なる）の波形とされ、ＰＲＤブロック２３００ａおよび２３００ｂをインターリーブ駆動するためにクロックに同期した交互のタイミング（クロックＣＬＫの立ち上がりおよび立ち下がりタイミング）で出力されるようになっている。すなわち、一方のＰＲＤブロック（例えば、２３００ａ）が次のクロックでのデータに対しての符号間干渉成分を除去（推定）するための計算を行っている間に、他方のＰＲＤブロック（例えば、２３００ｂ）がデータを受け取って出力信号を出力するようになっており、これを交互に行って高速にデータを再生するようになっている。
図８９に示す本第１実施例（第５の形態の第１実施例）の動作波形では、ドライバ２１００からの出力信号（Ａ）、ＰＲＤ方式バスアンプ２３００が受信する信号（Ｂ）、および、ＰＲＤ方式バスアンプ２３００が出力する信号（Ｃ）が示され、具体的に、５００Ｍｂｐｓのデータ転送の例を示している。このように、本第１実施例によれば、ドライバ２１００から出力されるデータをフルスイングすることなく、ＰＲＤ方式バスアンプ２３００によりデータを正確に再生できることがわかる。なお、本第１実施例では、データバス（２２００）のプリチャージは行わないため、データ転送をしないときには不特定のレベルにあることになるが、それにもかかわらず高速のデータ転送が可能である。また、信号伝送は、１ビット当たりのデータによるバスのレベル変化量を少なくしてデータを送ることができるため、実質的に小振幅バスとなるため、バスの消費電力も低減することができる。
図９０は本発明の第５の形態に係る信号伝送システムの第２実施例の要部を模式的に示すブロック図であり、図８６に示す第１実施例に対してさらにプリチャージ回路２４００を設けたものであり、前述した図８０の第２原理構成（プリチャージ回路を設けたもの）に対応している。
図９０に示す第２実施例は、データの転送を行っていない場合には、プリチャージ回路２４００によりプリチャージを行うようになっている。ここで、本第２実施例では、データ転送中にはプリチャージを行わないが、プリチャージ時間を行う時間的な余裕があれば、データ転送を一時止めてプリチャージ回路２４００によりプリチャージを行うように構成することもできる。ただし、従来技術のように１ビットごとにプリチャージするのはデータ転送の効率から好ましいものとはいえない。
本第２実施例では、データ転送はプリチャージレベルから始まり、転送が終わった後もプリチャージレベルに戻ることになるため、バス２２００の初期レベルがわかり、他の部分で設計上の問題があったときにおいても、問題の解析を容易に行うことができる。また、バス２２００の全体のレベルが或るレベルへと徐々に動いてしまうような場合でも、データ転送時でないときにプリチャージレベルに戻すため、そのレベルに張り付いてしまうようなことは少ない。ここで、少ないという意味は、非常に長くデータの読み出しが続けば張り付いてしまうようなことも生じ得るということであり、通常の読み出し動作では問題となることは殆ど無い。また、たとえバス２２００が或るレベルに張り付いてしまったとしても、前記の第１実施例と同様にデータの転送を行うことは可能である。
図９１は図９０の信号伝送システムにおけるプリチャージ回路の一例を示す回路図である。なお、ドライバ２１００およびＰＲＤ方式バスアンプ２３００は第１実施例と同様のものを使用することができる。
図９１に示されるように、プリチャージ回路２５００はトランスファーゲートにより構成され、プリチャージ制御信号ｐｒｅ，／ｐｒｅによりバス２２００に対してプリチャージレベル（Ｖｐｒ）を印加してプリチャージするようになっている。
図９２は図９０の信号伝送システムにおけるバスおよびバスアンプを動作させるための信号波形の一例を示す図である。ここで、図９２の信号波形図において、参照符号（Ｉ）はデータを伝送しないときはバス２２００をプリチャージする方式を示し、また、（II）はデータ伝送の前後のみバス２２００をプリチャージする方式を示している。すなわち、図９２（Ｉ）はデータ転送しないときはプリチャージを続けるシーケンスを示し、また、図９２（II）はデータ転送の前後のみプリチャージを行い、データ転送およびプリチャージ期間以外はバス２２００をフローティング状態とするシーケンスを示している。
図９３は図９０の信号伝送システムにおけるバスの動作波形の一例を示す図である。図９３に示されるように、本第２実施例によれば、例えば、データ転送の前後においてバス２２００のレベルがプリチャージレベル（Ｖｐｒ）に戻されることになる。
図９４は本発明の第５の形態に係る信号伝送システムの第３実施例の要部を模式的に示すブロック図である。
図９４と図８６との比較から明らかなように、本第３実施例は、図８６に示す第１実施例におけるシングルエンドバス２２００を相補型バス２２００’（ｂｕｓ，／ｂｕｓ）として構成したものであり、この相補型バス２２００’に対応したドライバ２１００’およびＰＲＤ方式バスアンプ（ＰＲＤ方式相補型差動バスアンプ）２３００’により信号伝送システムを構成するようになっている。
図９５は図９４の信号伝送システムにおけるドライバおよびバスアンプの構成例を示す図であり、図９５（ａ）および図９５（ｂ）はドライバ２１００’の回路例を示し、また、図９５（ｃ）はＰＲＤ方式バスアンプ（ＰＲＤ方式相補型差動バスアンプ）２３００’の回路例を示している。
図９５（ａ）に示されるように、ドライバ２１００’は、単に、入力する相補のデータ（Ｄin, ／Ｄin）をそれぞれ反転増幅する一対のインバータにより構成することもできるが、また、図９５（ｂ）に示されるように、入力信号（正論理の入力信号）Ｄinから相補の出力信号Ａ，／Ａを生成する回路として構成することもできる。
図９５（ｃ）に示されるように、ＰＲＤ方式相補型差動バスアンプ２３００’は、第１および第２のＰＲＤアンプ２３１０および２３２０、並びに、ラッチ型アンプ２３３０を備えて構成されている。第１のＰＲＤアンプ２３１０は、正論理の入力信号Ｂを受け取って出力信号Ｄをラッチ型アンプ２３３０に供給し、また、第２のＰＲＤアンプ２３２０は、負論理の入力信号／Ｂを受け取って出力信号Ｅをラッチ型アンプ２３３０に供給する。
図９６は図９５（ｃ）のバスアンプ（ＰＲＤ方式相補型差動バスアンプ）におけるＰＲＤアンプおよびラッチ型アンプの一例を示す回路図であり、図９６（ａ）はＰＲＤアンプ（第１および第２のＰＲＤアンプ２３１０，２３２０）の回路例を示し、また、図９６（ｂ）はラッチ型アンプ２３３０の回路例を示している。
図９６（ａ）と図８７（ｃ）との比較から明らかなように、第１のＰＲＤアンプ２３１０（第２のＰＲＤアンプ２３２０）は、図８７（ｃ）のシングルエンドバス用のＰＲＤ方式バスアンプ２３００と同様の構成とされている。また、図９６（ｂ）に示されるように、ラッチ型アンプ２３３０は、第１および第２のＰＲＤアンプ２３１０および２３２０の出力信号ＤおよびＥを受け取り、相補の出力信号Ｃ，／Ｃを出力するようになっている。このように、データ伝送システムを相補型にすることにより、同相ノイズの影響を低減してより小さい信号変化を検出することが可能になる。ただし、ＰＲＤ方式相補型差動バスアンプ２３００’等の回路規模は大きくなる。
なお、上述したドライバ２１００’およびＰＲＤ方式相補型差動バスアンプ２３００’の回路はあくまで一例であり、相補の信号が出せるものであれば他に様々な回路を適用することができるのはいうまでもない。
図９７は図９５のバスアンプを動作させるための信号波形の一例を示す図であり、図９８は図９４の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。
図９７に示されるように、制御信号φ１，φ２（φ１’，φ２’；φ１”，φ２”）は、前述した図８８と同様に、ＰＲＤブロック２３００ａおよび２３００ｂをインターリーブ駆動するためにクロックＣＬＫに同期した交互のタイミングで出力されるようになっている。
そして、図９８に示されるように、本第３実施例では、図８９に示す第１実施例における波形を相補信号にしたのに対応するドライバ２１００’の出力信号（Ａ，／Ａ）、ＰＲＤ方式相補型差動バスアンプ２３００’が受信する信号（Ｂ，／Ｂ）、および、ＰＲＤ方式相補型差動バスアンプ２３００’が出力する信号（Ｃ，／Ｃ）が得られる。このように、本第３実施例によれば、ドライバ２１００’から出力されるデータをフルスイングすることなく、ＰＲＤ方式相補型差動バスアンプ２３００’によりデータを正確に再生できることがわかる。
図９９は本発明の第５の形態に係る信号伝送システムの第４実施例の要部を模式的に示すブロック図である。
図９９に示す第４実施例は、上述した図９４の第３実施例において、プリチャージ回路２４００’を付加したものであり、また、ＰＲＤ方式相補型差動バスアンプ２３００”は正論理の出力信号（Ｃ）のみを出力するようになっている。
図１００は図９９の信号伝送システムにおけるプリチャージ回路およびバスアンプの構成例を示す図であり、図１００（ａ）はプリチャージ回路２４００’の回路例を示し、また、図１００（ｂ）はＰＲＤ方式相補型差動バスアンプ２３００”の回路例を示している。
図１００（ａ）に示されるように、プリチャージ回路２５００’は、複数のトランジスタにより構成され、プリチャージ制御信号ＰＲＥ，／ＰＲＥにより相補のバスｂｕｓ，／ｂｕｓ（２２００’）を短絡すると共に、プリチャージレベル（Ｖｐｒ）を印加するようになっている。
図１００（ｂ）に示されるように、ＰＲＤ方式相補型差動バスアンプ２３００”は、第１および第２のＰＲＤアンプ２３１０および２３２０、並びに、カレントミラー型アンプ２３４０を備えて構成されている。第１のＰＲＤアンプ２３１０は、正論理の入力信号Ｂを受け取って出力信号Ｄをカレントミラー型アンプ２３４０に供給し、また、第２のＰＲＤアンプ２３２０は、負論理の入力信号／Ｂを受け取って出力信号Ｅをカレントミラー型アンプ２３４０に供給する。
図１０１は図１００のバスアンプ（ＰＲＤ方式相補型差動バスアンプ）におけるＰＲＤアンプおよびカレントミラー型アンプの一例を示す回路図であり、図１０１（ａ）はＰＲＤアンプ（第１および第２のＰＲＤアンプ２３１０，２３２０）の回路例を示し、また、図１０１（ｂ）はカレントミラー型アンプ２３４０の回路例を示している。
図１０１（ａ）と図８７（ｃ）との比較から明らかなように、第１のＰＲＤアンプ２３１０（第２のＰＲＤアンプ２３２０）は、図８７（ｃ）のシングルエンドバス用のＰＲＤ方式バスアンプ２３００と同様の構成とされている。また、図１０１（ｂ）に示されるように、カレントミラー型アンプ２３４０は、第１および第２のＰＲＤアンプ２３１０および２３２０の出力信号ＤおよびＥを受け取り、出力信号（正論理の信号）Ｃを出力するようになっている。なお、カレントミラー型アンプ２３４０の各制御トランジスタにはイネーブル信号ｅｎ（／ｅｎ）が供給されている。
このように、相補型のカレントミラー型アンプ２３４０を使用することにより、同相ノイズの影響を低減してより小さい信号変化を検出することが可能になる。ただし、カレントミラー型アンプ２３４０の回路規模は大きくなる。
図１０２は図１００のバスアンプを動作させるための信号波形の一例を示す図である。
図１０２に示されるように、制御信号φ１，φ２（φ１’，φ２’；φ１”，φ２”）は、前述した図８８と同様に、ＰＲＤブロック２３００ａおよび２３００ｂをインターリーブ駆動するためにクロックＣＬＫに同期した交互のタイミングで出力されるようになっている。また、プリチャージ制御信号ＰＲＥは、バス２２００’が動いている（データが転送されている）以外の期間で高レベル“Ｈ”（／ＰＲＥは低レベル“Ｌ”）となって、バス２２００’をプリチャージするようになっている。また、カレントミラー型アンプ２３４０に供給されるイネーブル信号ｅｎはデータ転送時に高レベル“Ｈ”（／ｅｎは低レベル“Ｌ”）となって、カレントミラー型アンプ２３４０を活性化させてデータ（Ｃ）を出力するようになっている。
図１０３は図９９の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。
図１０３に示されるように、本第４実施例によれば、ドライバ２１００’が出力するの相補の信号（Ａ，／Ａ）が相補のバス２２００’を介して伝えられ、該ＰＲＤ方式相補型差動バスアンプ２３００’は相補の信号（Ｂ，／Ｂ）を受信して信号（正論理の信号Ｃ）を出力する様子がわかる。なお、本第４実施例では、プリチャージ回路２４００’が設けられているために、データ転送の前後において、ＰＲＤ方式相補型差動バスアンプ２３００’の入力信号（Ｂ，／Ｂ）は、或るレベル（プリチャージレベルＶｐｒ）に保持されることになる。
ここで、本第４実施例（第５の形態の第４実施例）は、上述した第３実施例に比べて消費電力は多くなるが、より一層の高速動作が可能になる。また、第３および第４実施例では、一度シングルエンドタイプのＰＲＤ方式のバッファにより符号間干渉成分が取り除かれると共に、或る程度の増幅も行われるので、相補型のアンプ欠点である入力オフセットは問題にならなくなる。なお、相補入力の差動型のカレントミラー型アンプも図１０１（ｂ）に示すもの限定するものではなく、差動入力が増幅できるものであれば様々なものを使用することができる。
図１０４は本発明の第５の形態に係る信号伝送システムの第５実施例の要部を模式的に示すブロック図であり、基本的な構成は上述した第４実施例に対応するものである。すなわち、本第５実施例では、ＰＲＤ方式相補型差動バスアンプ２３００”が特徴となっている。
図１０５は図１０４の信号伝送システムにおけるバスアンプの一例の要部を示すブロック回路図であり、ＰＲＤ方式相補型差動バスアンプ２３００”の回路例を示すものである。
上述した第３および第４実施例におけるＰＲＤ方式相補型差動バスアンプ２３００’は、シングルエンド用のＰＲＤ方式バスアンプの後で相補のアンプに入力しているが、本第５実施例において、ＰＲＤ方式相補型差動バスアンプ２３００”は、キャパシタ（容量Ｃ１０ａ，Ｃ２０ａ；Ｃ１０ｂ，Ｃ２０ｂ）で構成されるＰＲＤ機能部分２３０１の後段に差動アンプ２３０３および該差動アンプ２３０３の入力ノードに対するアンプ用プリチャージ回路２３０２を備えて構成されている。このＰＲＤ方式相補型差動バスアンプ２３００”も２系統のアンプ（主要部を２つもつという意味）を交互に切り替えて、高速にデータの再生および増幅を行う。
ここで、キャパシタＣ１０ａおよびＣ１０ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２を満たすように決めれば符号間干渉は理論的には完全に除去することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、ｔはバス２２００’の時定数を示し、Ｔは１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
図１０６はバスの時定数と１ビット分の周期との関係を示す波形図であり、図１０６（ａ）は元の波形（データ１−１−０）を示す図、図１０６（ｂ）は１ビット分のデータがバス２２００’に現れる時間Ｔを説明するための図、そして、図１０６（ｃ）は１ビット分の周期（Ｔ）を示す図である。
図１０６（ａ）に示すような元の波形（データ１−１−０）を伝送する場合、図１０６（ｂ）に示されるように、各１ビット分のデータがバス２２００’に現れた後に高インピーダンス状態（Ｈｉｇｈ−Ｚ状態）となる期間を設けてもよいし、また、図１０６（ｃ）に示されるように、１ビット分の周期Ｔ全体でデータを伝送するようにしてもよい。すなわち、図１０６（ｂ）および図１０６（ｃ）のどちらの波形でも、図１０６（ａ）に示す元のデータをＰＲＤ方式のバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００”）により正確に検出することができる。
図１０７は図１０５のバスアンプの動作を説明するための図である。
図１０５に示すＰＲＤ方式相補型差動バスアンプ２３００”は、制御信号φ１およびφ２を制御することにより、図１０７（ａ）および図１０７（ｂ）に示す動作を交互に行う。
すなわち、制御信号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で制御信号φ２が低レベル“Ｌ”（／φ２が高レベル“Ｈ”）のとき、図１０７（ａ）に示されるように、符号間干渉成分推定動作が行われ、また、制御信号φ１が低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のとき、図１０７（ｂ）に示されるように、信号判定動作が行われる。なお、アンプ用プリチャージ回路２３０２は、符号間干渉成分推定動作が行われる期間に差動アンプ２３０３の入力ノードをプリチャージするようになっている。
ここで、前述した第３および第４実施例の場合のバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００’）では、相補の微小信号を相補で受けるというよりは、相補のバス２２００’の信号をＰＲＤ方式でデータをそれぞれ受けて、その後の差電圧を増幅しているので、単なるシングルエンドの場合よりはある程度感度が向上しているということにはなるが、相補信号の場合の符号間干渉成分をだいたい取り除いているというにすぎない。この場合には信号の大きさによっては誤動作してしまう可能性もある。
これに対して、本第５実施例では、ＰＲＤ方式相補型差動バスアンプ２３００”は、本来の相補信号用のＰＲＤ方式のバスアンプであり、理想的には完全に相補信号の場合の符号間干渉成分を推定することが可能であり、第３および第４実施例の場合に比べて格段に感度を向上することができ、換言すると、動作マージンを格段に広くすることができる。
図１０８は図１０４の信号伝送システムにおけるバスアンプ（信号受信システム）の他の例を示す図、図１０９は図１０８のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図、そして、図１１０は図１０８のバスアンプにおけるマルチプレクサの一例を示す回路図である。
図１０８に示すバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ａ）は、図１０５のバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００”）と同様の構成を有する第１および第２のＰＲＤアンプ２３１０ａ，２３２０ａおよびマルチプレクサ（ＭＵＸ）２３３０ａを備えて構成したものである。この図１０８に示すバスアンプは、一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１０ａ）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２３２０ａ）でデータの判定を行い、そして、次のタイミングでは一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１０ａ）でデータの判定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２３２０ａ）で符号間干渉成分の推定を行うといったインターリーブ動作により高速なデータ転送を可能としている。
ここで、符号間干渉成分推定動作している方のＰＲＤアンプでは、当該ＰＲＤアンプのプリチャージも同時に行っている。このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。また、バス２２００’とバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ａ：アンプ）本体の入力ノードには、ＰＲＤ用のキャパシタが入っており、バスとアンプ本体の入力ノードが分離され、さらに、バスとアンプの入力ノードの電位差は、ＰＲＤ方式では特に制限がないため、プリチャージによりアンプが動作を開始するときのこれらの入力ノードのレベルを、相補型アンプの感度の一番いいところに設定することができる。これにより、たとえ同じ相補型アンプを本体部に使ったとしても、はるかに感度を大きくすることが可能になる。
以上の回路においては、スイッチとして相補のトランスファーゲートを用いているが、スイッチ機能をもつ素子であれば他のものでも構わず、例えば、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）のみ、或いは、ＰＭＯＳトランスファーゲートのみでもよい。また、本第５実施例における差動アンプ２３０３は、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。さらに、本第５実施例では、差動アンプ２３０３にゲート受けラッチを採用したが、差動アンプとしてはこれらに限られるものではない。なお、本第５実施例で使用している差動アンプ２３０３は、イネーブル信号ｅｎ，／ｅｎにより、データ転送をしないときは動作を止めることができるようになっている。
図１０９に示されるように、第１のＰＲＤアンプ２３１０ａ（第２のＰＲＤアンプ２３２０ａ）は、図１０５に示すＰＲＤ方式相補型差動バスアンプ２３００”と同様の構成とされ、ＰＲＤ機能部分２３０１、アンプ用プリチャージ回路２３０２、および、差動アンプ２３０３を備えて構成されている。ここで、差動アンプ２３０３は、ゲート受けのラッチ型差動アンプとして構成されている。さらに、アンプ用プリチャージ回路２３０２は制御信号φ１（／φ１）によりプリチャージ制御され、また、差動アンプ２３０３はイネーブル信号ｅｎ（／ｅｎ）により動作が制御されるようになっている。
図１１０に示されるように、ＭＵＸ（マルチプレクサ）２３３０ａは、制御信号φ１’（／φ１’）およびφ２’（／φ２’）により、第１のＰＲＤアンプ２３１０ａの出力信号（Ｄ）または第２のＰＲＤアンプ２３２０ａの出力信号（Ｅ）のいずれか一方を選択して、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ａ）の出力信号Ｃとして出力するようになっている。ここで、制御信号φ１’（／φ１’）およびφ２’（／φ２’）は、制御信号φ１（／φ１）およびφ２（／φ２）と同様の（ややタイミングが異なる）信号となっている。
図１１１は図１０８のバスアンプを動作させるための信号波形の一例を示す図であり、図１１２は図１０４の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。
図１１１に示されるように、制御信号φ１，φ２により、一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１０ａ）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２３２０ａ）でデータの判定を行い、そして、次のタイミングでは一方のＰＲＤアンプでデータの判定を行うと共に、他方のＰＲＤアンプで符号間干渉成分の除去を行うといったインターリーブ動作を行うようになっている。なお、符号間干渉成分推定動作している方のＰＲＤアンプでは、プリチャージも同時に行っている。
図１１２に示されるように、本第５実施例によれば、ドライバ２１００’が出力するの相補の信号（Ａ，／Ａ）が相補のバス２２００’を介して伝えられ、ＰＲＤ方式相補型差動バスアンプ２３００”（２３００ａ）は相補の信号（Ｂ，／Ｂ）を受信して信号（正論理の信号Ｃ）を出力するようになっている。
図１１３は本発明の第５の形態に係る信号伝送システムの第６実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。本第６実施例も相補型バスの例であり、ブロック図としては上述した図１０８と同様である。
すなわち、図１１３に示されるように、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｂ）は、第１および第２のＰＲＤアンプ２３１０ｂ，２３２０ｂおよびマルチプレクサ（ＭＵＸ）２３３０ｂを備えて構成されている。
図１１４は図１１３のバスアンプにおけるＰＲＤアンプ（第１および第２のＰＲＤアンプ２３１０ｂ，２３２０ｂ）の構成単位の一例を示す回路図である。
図１１４と図１０９との比較から明らかなように、本第６実施例におけるＰＲＤアンプ（２３１０ｂ，２３２０ｂ）は、図１０９に示す第５実施例におけるＰＲＤアンプ（２３１０ａ，２３２０ａ）に対して、差動アンプ２３０３ａの構成が異なっている。
図１１４に示されるように、本第６実施例の差動アンプ２３０３ａは、図１０９の差動アンプ２３０３に対してＡＮＤゲート２３３１および２３３２を設けたものである。すなわち、図１０９の差動アンプ２３０３は、制御用のトランジスタのゲートに直接イネーブル信号ｅｎ（／ｅｎ）を供給していたのに対して、図１１４に示す本第６実施例の差動アンプ２３０３ａでは、イネーブル信号ｅｎと制御信号φ１との論理をＡＮＤゲート２３３１および２３３２で取って、これらのゲート２３３１および２３３２の出力信号により制御用トランジスタのスイッチングを制御する。これにより、必要最小限の期間だけ差動アンプ２３０３ａをスイッチオン状態（活性化状態）として、消費電力の低減を図るようになっている。
本第６実施例においても、差動アンプ２３０３ａは、前述の第５実施例と同様に、ゲート受けラッチ方式として構成されている。ここで、本第６実施例における差動アンプ２３０３ａは、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。なお、動作シーケンスは図１１１に示す第５実施例のものと同様である。
図１１４において、バスアンプのプリチャージを行う場合、差動アンプ２３０３ａのノードＮ１ａおよびＮ１ｂを高レベル“Ｈ”にするプリチャージを行うことになるため、本第６実施例のように、ＮＭＯＳゲート受けの構成を採ることにより、アンプの動作スピードを向上させることができる。なお、本第６実施例も、図１０８と同様に、制御信号φ１，φ２により、一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１０ｂ）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２３２０ｂ）でデータの判定を行い、そして、次のタイミングでは一方のＰＲＤアンプでデータの判定を行うと共に、他方のＰＲＤアンプで符号間干渉成分の推定を行うといったインターリーブ動作を行って、高速なデータ転送を可能としている。
図１１５は図１１３のバスアンプにおけるＰＲＤアンプの構成単位の他の例を示す回路図である。
図１１５に示す差動アンプ２３０３ｂは、後述する図１１９に示す差動アンプ（２３０３ｃ）に対して、ＡＮＤゲート２３３１および２３３２を設けたものである。すなわち、図１１５の差動アンプ２３０３ｂは、図１１４の差動アンプ２３０３ａと同様に、イネーブル信号ｅｎと制御信号φ１との論理をＡＮＤゲート２３３１および２３３２で取って、これらのゲート２３３１および２３３２の出力信号により制御用トランジスタのスイッチングを制御する。これにより、必要最小限の期間だけ差動アンプ２３０３ｂを活性化状態として、消費電力の低減を図るようになっている。
図１１６は図１１３のバスアンプにおけるマルチプレクサの一例を示す回路図である。
図１１６に示されるように、ＭＵＸ（マルチプレクサ）２３３０ｂは、制御信号φ１’（／φ１’）およびφ２’（／φ２’）により、第１のＰＲＤアンプ２３１０ｂの出力信号（Ｄ）または第２のＰＲＤアンプ２３２０ｂの出力信号（Ｅ）のいずれか一方を選択すると共に、論理を合わせるためにインバータにより反転して、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｂ）の出力信号Ｃとして出力するようになっている。ここで、図１１６に示すＭＵＸ２３３０ｂは、図１１４に示すＰＲＤアンプ（差動アンプ２３０３ａ）を使用した場合に対応するものであり、図１１５に示すＰＲＤアンプ（差動アンプ２３０３ｂ）を使用した場合には、図１１０に示すＭＵＸ２３３０ａを使用すればよい。なお、信号の論理は、必要に応じて様々に変化させて使用することができるのはいうまでもない。
図１１７は本発明の第５の形態に係る信号伝送システムの第６実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。
図１１７に示されるように、本第６実施例によれば、ドライバ２１００’が出力するの相補の信号（Ａ，／Ａ）が相補のバス２２００’を介して伝えられ、ＰＲＤ方式相補型差動バスアンプ２３００ｂは相補の信号（Ｂ，／Ｂ）を受信して信号（正論理の信号Ｃ）を出力するようになっている。なお、図１１７では、第１のＰＲＤアンプ２３１０ｂの出力信号Ｄおよび第２のＰＲＤアンプ２３２０ｂの出力信号Ｅも合わせて示している。
図１１８は本発明の第５の形態に係る信号伝送システムの第７実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。本第７実施例も相補型バスの例であり、ブロック図としては上述した図１０８および図１１３と同様である。
すなわち、図１１８に示されるように、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｃ）は、第１および第２のＰＲＤアンプ２３１０ｃ，２３２０ｃおよびマルチプレクサ（ＭＵＸ）２３３０ｃを備えて構成されている。
図１１９は図１１８のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。
前述したように、図１１９のＰＲＤアンプ２３１０ｃ（２３２０ｃ）における差動アンプ２３０３ｃは、図１１５に示す差動アンプ２３０３ｂからＡＮＤゲート２３３１および２３３２を除いたものに対応している。
図１１９に示されるように、本第７実施例では、差動アンプ２３０３ｃがカレントミラーアンプとして構成され、例えば、ラッチ型差動アンプよりも、感度が高く、また、高速動作が可能である。ただし、カレントミラー型アンプはダイナミックレンジが小さいことが多いため、入力レベルを最適化してカレントミラー型の差動アンプ２３０３ｃの特性を最大限利用するのが好ましい。そのため、相補型アンプではあるが、例えば、第５実施例に比べては感度を遙に大きくすることができる。なお、インターリーブ動作により高速なデータ転送の実現等に関しては前述した各実施例と同様である。
図１２０は図１１８のバスアンプにおけるマルチプレクサの一例を示す回路図である。
図１２０に示されるように、ＭＵＸ（マルチプレクサ）２３３０ｃは、図１１６に示すＭＵＸ２３３０ｂと同様の構成とされている。すなわち、ＭＵＸ２３３０ｃは、制御信号φ１’（／φ１’）およびφ２’（／φ２’）により、第１のＰＲＤアンプ２３１０ｃの出力信号（Ｄ）または第２のＰＲＤアンプ２３２０ｃの出力信号（Ｅ）のいずれか一方を選択すると共に、論理を合わせるためにインバータにより反転して、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｃ）の出力信号Ｃとして出力するようになっている。
図１２１は図１１８のバスアンプの動作させるための信号波形の一例を示す図であり、図１２２は本発明の第５の形態に係る信号伝送システムの第７実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。
図１２１および図１２２と図１１１および図１１２との比較から明らかなように、本第７実施例におけるバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｃ）および信号伝送システムは、前述した第５実施例と同様の動作が行われることになる。
図１２３は本発明の第５の形態に係る信号伝送システムの第８実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。本第８実施例も相補型バスの例であり、ブロック図としては上述した図１１８等と同様である。
本第８実施例は、例えば、第５実施例〜第７実施例において問題となり得る差動アンプ部の入力オフセットを補償するためのものである。すなわち、本第８実施例の差動アンプの入力オフセットを補償するためのものである。すなわち、本第８実施例の差動アンプ２３０３ｄは、入力オフセットを補償する機能を備えている。
図１２４は図１２３のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。
図１２４と図１１９との比較から明らかなように、本第９実施例では、カレントミラー型の差動アンプ２３０３ｄの一方の入力だけにプリチャージ回路２３０２ｄを設け、他方の入力と出力とを制御信号φ１（／φ１）によりスイッチング制御されるトランスファーゲートで接続するようになっている。
図１２５は図１２４のバスアンプの動作を説明するための図であり、図１２５（ａ）は符号間干渉成分推定準備動作兼オートゼロ動作を示し、図１２５（ｂ）は信号判定動作を示している。
まず、図１２５（ａ）に示されるように、タイミング１において、符号間干渉成分の推定動作と共に、差動アンプ２３０３ｄの一方の入力と出力とを電気的に短絡することにより、差動アンプ自身の入力オフセットを取り除く動作を行う。このとき、差動アンプ２３０３ｄの他方の入力は、同時に、プリチャージ回路２３０２ｄにより、この差動アンプが高感度になるレベル（Ｖｐｒ）にプリチャージされる。
次に、図１２５（ｂ）に示されるように、タイミング２において、データの判定動作が行われる。このときには、差動アンプ２３０３ｄの入出力間の短絡は切られ、また、プリチャージ回路２３０２ｄによるプリチャージも止められている。
このように、本第８実施例では、相補型の差動アンプの欠点である入力オフセットの除去機能（オートゼロ機能）が付加されている。なお、ＰＲＤ機能部分は、第７実施例と同様の構成とされており、第３および第４実施例とは異なり、符号間干渉成分を理想的には完全に除去することが可能となっている。すなわち、本第８実施例は、相補アンプ用のオートゼロ機能による入力オフセットの除去ができるようになっており、この入力オフセットの除去により、さらに微小な信号を検出し、再生および増幅することが可能になる。
ところで、通常、オートゼロ機能付きの相補アンプは、入力オフセット補償用の容量を新たに設けなければならないが、本第８実施例では、符号間干渉成分除去（符号間干渉成分推定）に用いている容量にオフセット分も蓄えられるので、新たにオフセット補償用の容量を設ける必要がなく、面積の増大を招くことなくオートゼロ機能を付加することができる。
本第８実施例では、図１２４に示す２つのＰＲＤアンプ（バスアンプ）２３１０ｄ，２３２０ｄをインターリーブさせて、交互に信号の再生および増幅を行い、高速に信号伝送を行うようになっている。
図１２６は図１２３のバスアンプにおけるマルチプレクサ（ＭＵＸ）２３３０ｄの一例を示す回路図であり、図１２０に示す第７実施例におけるＭＵＸ２３３０ｃと同様の構成となっている。
図１２７は図１２３のバスアンプの動作させるための信号波形の一例を示す図であり、また、図１２８は本発明の第５の形態に係る信号伝送システムの第８実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。
図１２７に示されるように、本第８実施例も、制御信号φ１，φ２により、一方のＰＲＤアンプ（第１のＰＲＤアンプ２３１０ｄ）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２３２０ｄ）でデータの判定を行い、そして、次のタイミングでは一方のＰＲＤアンプでデータの判定を行うと共に、他方のＰＲＤアンプで符号間干渉成分の推定を行うといったインターリーブ動作を行って、高速なデータ転送を可能としている。また、符号間干渉成分推定動作している方のアンプでは、前述のように入力オフセットの除去（オートゼロ動作）とアンププリチャージも同時に行っている（図１２８における矢印位置を参照）。このように、本第８実施例では、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｄ）に対してオートゼロ機能を持たせているため、さらに微小な電位変化も検出することが可能になる。
ここで、オートゼロ動作およびプリチャージ動作は、インターリーブのデータ読み出しの裏の時間で行っているため、データ転送サイクルには影響を与えない（余分に時間がかかることはない）ようになっている。なお、図１２７に示されるように、第１のＰＲＤアンプ２３１０ｄに供給されるイネーブル信号ｅｎ１（／ｅｎ１）よりも、第２のＰＲＤアンプ２３２０ｄに供給されるイネーブル信号ｅｎ２（／ｅｎ２）の方が１ビット分遅いタイミングで出力され、ＭＵＸ２３３０ｄから不要な信号が出力されるのを防ぐようになっている。
また、本第８実施例においても、他の構成に関しては、前述した各実施例と同様である。すなわち、バスとバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｄ）本体の入力ノードには、ＰＲＤ用のキャパシタが入っており、バスとアンプ本体の入力ノードが分離され、さらに、バスとアンプの入力ノードの電位差は、ＰＲＤ方式では特に制限がないため、プリチャージによりアンプが動作を開始するときのこれらの入力ノードのレベルを、相補型アンプの感度の一番いいところに設定することができる。これにより、たとえ同じ相補型アンプを本体部に使ったとしても、はるかに感度を大きくすることが可能になる。
さらに、以上の回路においては、スイッチとして相補のトランスファーゲートを用いているが、スイッチ機能をもつ素子であれば他のものでも構わず、例えば、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）のみ、或いは、ＰＭＯＳトランスファーゲートのみでもよい。また、本第８実施例における差動アンプ２３０３ｄは、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。なお、本第８実施例で使用している差動アンプ２３０３ｄは、イネーブル信号ｅｎ１，ｅｎ２（／ｅｎ１，／ｅｎ２）により、データ転送をしないときは動作を止めることができるようになっている。
図１２９は本発明の第５の形態に係る信号伝送システムの第９実施例としての信号伝送システムにおけるバスアンプ２３００ｅの一例を示す図であり、図１３０は図１２９のバスアンプにおけるＰＲＤアンプ２３１０ｅの構成単位の一例を示す回路図である。本第９実施例も相補型バスの例であるが、例えば、図１２３の第８実施例とは異なり、ＰＲＤ方式相補型差動バスアンプ２３００ｅを１つのＰＲＤアンプ２３１０ｅおよびラッチ２３４０ｅにより構成したものである。ここで、図１３０に示すＰＲＤアンプ２３１０ｅは、前述した図１２４に示すＰＲＤアンプ２３１０ｄ（２３２０ｄ）と同様の構成とされている。
すなわち、本第９実施例では、２つのＰＲＤアンプをインターリーブして使用せずに、１つのＰＲＤアンプ２３１０ｅを使用して、データの転送レート（転送速度）は低下するが、バスアンプの占有面積を低減（半分程度）するようにしたものである。この場合でも、バスのプリチャージは不要なため、１ビットごとにバスをプリチャージするよりは高速にデータを転送することができる。なぜなら、バスのＣＲに比べてアンプの符号間干渉を取り除くために充電する部分のＣＲははるかに小さいため、バスのプリチャージ時間よりは符号間干渉を取り除くための準備時間の方が短くて済むからである。
図１３１は図１２９のバスアンプ２３００ｅにおけるラッチ２３４０ｅの一例を示す回路図である。
図１３１に示されるように、ラッチ２３４０ｅは、制御信号φ１，／φ１によりデータの取り込みが制御される第１のラッチ部および制御信号φ２，／φ２によりデータの取り込みが制御される第２のラッチ部を備えて構成されているが、どちらか一方のラッチ部のみで構成してもよい。
図１３２は図１２９のバスアンプの動作させるための信号波形の一例を示す図であり、図１３３は本発明の第５の形態に係る信号伝送システムの第９実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。
本第９実施例は、２つのＰＲＤアンプを用いてインターリーブするほどの転送レートが必要ではなく、バスアンプの面積を小さくするのが好ましい場合に好適なものである。また、本第９実施例においても、従来の１ビットごとにバスをプリチャージする方式に比べて高速動作が可能であり、しかも、相補型のオートゼロ機能がついているので通常使われる相補型バスアンプよりはるかに感度が向上している。また、バスと相補型アンプ本体の入力ノードにＰＲＤ用のキャパシタが入っており、バスと相補型アンプ本体の入力ノードが分離しており、また、バスとアンプの入力ノードの電位差はこの方式では特に制限がないため、アンプが動作を開始するときのこれらの入力ノードのレベルを、相補型アンプの感度の一番いいところに設定することができる。したがって、たとえ同じ相補型アンプを本体部に使ったとしても、はるかに感度を大きくすることができる。
すなわち、本第９実施例では、第８実施例のバスアンプにおけるインターリーブをやめる（ＰＲＤアンプを１つにする）ことにより、バスアンプの面積を低減しているが、１つのＰＲＤアンプの使用によるバスアンプの面積低減の効果は、他の様々なバスアンプに対しても幅広く適用することができる。さらに、本第９実施例においても、スイッチとして相補のトランスファーゲートを用いているが、スイッチ機能をもつ素子であれば他のものでも構わず、例えば、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）のみ、或いは、ＰＭＯＳトランスファーゲートのみでもよい。また、本第９実施例における差動アンプ２３０３ｅは、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。なお、本第９実施例で使用している差動アンプ２３０３ｅは、イネーブル信号ｅｎ（／ｅｎ）により、データ転送をしないときは動作を止めることができるようになっている。
図１３４は本発明の第５の形態に係る信号伝送システムの第１０実施例としての信号伝送システムにおけるバスアンプの一例を示す図であり、疑似的なＰＲＤ方式のバスアンプである。ただし、図１３４のブロック図は、図１２３の第８実施例のブロック図と同様のものとなっている。
すなわち、図１３４に示されるように、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｆ）は、第１および第２のＰＲＤアンプ２３１０ｆ，２３２０ｆおよびマルチプレクサ（ＭＵＸ）２３３０ｆを備えて構成されている。
図１３５は図１３４のバスアンプにおけるＰＲＤアンプの構成単位の一例（ａ）および他の例（ｂ）を示す回路図であり、図１３６は図１３４のバスアンプにおけるＰＲＤアンプの構成単位のさらに他の例を示す回路図である。
本第１０実施例のＰＲＤアンプ２３１０ｆ（２３２０ｆ）は、図１３５（ａ）におけるＰＲＤ機能部分２３０１ｆに示されるように、図１２４に示す第８実施例のＰＲＤアンプ２３１０ｄのＰＲＤ機能部分２３０１において、アンプのプリチャージ時に反対側のバスとを接続するときに、つなぎ変える容量を削除したものである。なお、プリチャージ回路２３０２ｆおよび差動アンプ２３０３ｆは、図１２４の第８実施例と同様である。
図１３５（ｂ）に示すＰＲＤアンプ２３１０ｆ’（２３２０ｆ’）は、図１３５（ａ）におけるＰＲＤ機能部分２３０１ｆを、制御信号φ１，φ２（／φ１，／φ２）が供給された論理ゲート（オアゲートおよびアンドゲート）を用いてスイッチングを行うＰＲＤ機能部分２３０１ｆ’として構成したものである。
図１３６に示すＰＲＤアンプ２３１０ｆ”（２３２０ｆ”）は、図１３６におけるＰＲＤ機能部分２３０１ｆ”に示されるように、図１３５（ａ）のＰＲＤアンプから容量（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／Ｂ）との接続を制御するトランスファーゲートを取り除いたものである。ここで、バスの時定数が小さいか、或いは、バスにデータが出力される時間が１ビット当たりの周期より小さい場合には、バスの変化は、前述した図１０６（ｂ）のようになることがあるが、このように、データバスが安定したレベルを有するような場合には、図１３６のように、容量（Ｃ３０ａ，Ｃ３０ｂ）とバス（Ｂ，／Ｂ）との接続を制御するトランスファーゲートを取り除くことが可能になる。
なお、上記のＰＲＤアンプは、イネーブル信号ｅｎ（／ｅｎ）により、データ転送時以外にはアンプを止めることができるようになっている。
この本第１０実施例におけるＰＲＤ方式（疑似的なＰＲＤ方式）では、本来のＰＲＤ方式とは異なり、１ビット前の値に対して、現在のビットが“０”であるか“１”であるかを判定するものである。従って、第８実施例に比べれば動作マージンは小さくなる。しかしながら、その代わりバスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｆ）の占有面積を削減することが可能になる。なお、本第１０実施例も、例えば、第５実施例と同様に、相補バスを使用するものであり、また、２つのＰＲＤアンプ２３１０ｆ，２３２０ｆをインターリーブすることにより高速化するようになっている。
図１３７は図１３４のバスアンプにおけるマルチプレクサ２３３０ｆの一例を示す回路図である。
図１３７に示されるように、マルチプレクサ（ＭＵＸ）２３３０ｆは、例えば、図１１６に示す第６実施例のＭＵＸ２３３０ｂと同様の構成とされ、制御信号φ１’，φ２’（／φ１’，／φ２’）により、ＰＲＤアンプ２３１０ｆおよび２３２０ｆの出力を交互に選択して出力するようになっている。
ここで、ＰＲＤ方式の場合は、符号間干渉を削除するために、その符号間干渉成分をサンプルするサイクルが本データサンプルと交互に必要となるために、２つのＰＲＤアンプを組みにしてインターリーブをすることにより、データ伝送を切れ目なく行うことができる。また、前述した本発明の第５の形態に係る第１〜第４実施例および第８〜第９実施例の場合には、符号間干渉成分を推定するサイクルに、同時にアンプのオートゼロも行うことにより感度を向上させている。さらに、本第１０実施例でも、２つのＰＲＤアンプを組みにして擬符号間干渉成分（１ビット前のデータに相当）をサンプリングし、且つ、アンプをオートゼロにするサイクルと本データサンプルとを交互に行っている。
図１３８は図１３４のバスアンプの動作させるための信号波形の一例を示す図であり、図１３９は本発明の第５の形態に係る信号伝送システムの第１０実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。
本第１０実施例においても、２つのＰＲＤ２３１０ｆ，により擬符号間干渉成分（１ビット前のデータに相当）をサンプリングおよびアンプのプリチャージサイクルと本データサンプルとを交互に行っている。このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。ここで、本第１０実施例では、２つのＰＲＤアンプを組みにしてインターリーブをかけ、高速データ転送を行っているが、第９実施例のように１つのＰＲＤアンプを使用してインターリーブをしないように構成することもできるのはいうまでもない。その場合、転送レートは低下するが、バスアンプの占有する面積はさらに削減することができる。
なお、図１３８に示されるように、第１のＰＲＤアンプ２３１０ｆに供給されるイネーブル信号ｅｎ１（／ｅｎ１）よりも、第２のＰＲＤアンプ２３２０ｆに供給されるイネーブル信号ｅｎ２（／ｅｎ２）の方が１ビット分遅いタイミングで出力され、ＭＵＸ２３３０ｆから不要な信号が出力されるのを防ぐようになっている。
図１４０は本発明の第５の形態に係る信号伝送システムを適用した第１１実施例としての半導体記憶装置の一例を模式的に示すブロック図である。図１４０において、参照符号２００１はメモリセルアレイ，２００２はワードデコーダ（ワードデコーダ列），２１００はセンスアンプ（センスアンプ列），２２０１はローカルデータバス，２２０２はグローバルデータバス，２３００ｇはＰＲＤ方式データバスアンプ（ＰＲＤ方式の相補型グローバルデータバスアンプ），２４０１はローカルデータバス・プリチャージ回路，２４０２はグローバルデータバス・プリチャージ回路，２００９はローカルデータバススイッチ，２０１０はライトアンプ，２０１１はセンスアンプドライバ，そして，２０１２はカラムデコーダ（カラムデコーダ列）を示している。
図１４０に示されるように、本第１１実施例としての半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモリアレイ２００１、ワードデコーダ２００２、センスアンプ２１００、ローカルデータバス２２０１、および、グローバルデータバス２２０２を備えている。また、本第１１実施例の半導体記憶装置は、データ読み出し時にグローバルデータバス２２０２のデータを増幅するＰＲＤ方式データバスアンプ２３００ｇ、ローカルデータバス２２０１をプリチャージするローカルデータバス・プリチャージ回路２４０１、グローバルデータバス２２０２をプリチャージするグローバルデータバス・プリチャージ回路２４０２、グローバルデータバス２２０２とローカルデータバス２２０１との接続を制御するローカルデータバススイッチ２００９、および、メモリセルへデータを書き込むためのライトアンプ２０１０を備えている。さらに、本第１１実施例の半導体記憶装置は、後述するように、カラムトランスファーゲートを選択するカラムデコーダ２０１２、およびセンスアンプ２１００を駆動するセンスアンプドライバ２０１１を備えて構成されている。ここで、ローカルデータバススイッチ２００９は、例えば、ＮＭＯＳおよびＰＭＯＳの相補のトランスファーゲートとして構成されている。
図１４１は図１４０の半導体記憶装置におけるバスアンプの一例を示す図である。ここで、図１４０におけるローカルデータバス２２０１およびグローバルデータバス２２０２は、図１４１における相補バス２２００’（Ｂ，／Ｂ）に対応している。
図１４１に示されるように、本第１１実施例のバスアンプ（ＰＲＤ方式データバスアンプ２３００ｇ）は、相補型の差動バスアンプとして構成され、第１および第２のＰＲＤアンプ２３１０ｇ，２３２０ｇおよびマルチプレクサ（ＭＵＸ）２３３０ｇを備えて構成されている。
図１４２は図１４１のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図であり、図１４３は図１４１のバスアンプにおけるマルチプレクサの一例を示す回路図である。
図１４２と前述した第８実施例の図１２４との比較から明らかなように、本第１１実施例におけるＰＲＤアンプ（第１および第２のＰＲＤアンプ２３１０ｇ，２３２０ｇ）は、基本的には、第８実施例のＰＲＤアンプと同様の構成とされているが、イネーブル信号ｅｎにより制御されるＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）のソース電位が、高電位の電源電圧Ｖcc（Ｖii）ではなく、所定の電位Ｖｐｒ’とされている。
また、図１４３と前述した第８実施例の図１２６との比較から明らかなように、本第１１実施例におけるＭＵＸ２３３０ｇは、第８実施例のＭＵＸ２３３０ｄと同様の構成とされており、制御信号φ１’（／φ１’）およびφ２’（／φ２’）により、第１のＰＲＤアンプ２３１０ｇの出力信号Ｄまたは第２のＰＲＤアンプ２３２０ｇの出力信号Ｅのいずれか一方を選択して、バスアンプ（ＰＲＤ方式相補型差動バスアンプ２３００ｇ）の出力信号Ｃとして出力するようになっている。ここで、制御信号φ１’（／φ１’）およびφ２’（／φ２’）は、制御信号φ１（／φ１）およびφ２（／φ２）と同様の（ややタイミングが異なる）信号となっている。
図１４４は図１４０の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
本第１１実施例の半導体記憶装置（メモリ）で用いられているセンスアンプ２１００は、例えば、図７４に示す従来の半導体記憶装置（ＤＲＡＭ）におけるセンスアンプ２００３と同様のものであり、ラッチ型のセンスアンプ（ＰＭＯＳおよびＮＭＯＳの相補のラッチ型センスアンプ部）２１０１、センスアンプで増幅されたデータをローカルデータバスに転送するためのＮＭＯＳで構成されたカラムトランスファーゲート２１０２、ビット線ショートおよびプリチャージ用のビット線ショートプリチャージ回路２１０３、および、シェアードセンスアンプ方式に対応するためのＮＭＯＳで構成されたビット線トランスファーゲート２１０４を備えて構成されている。ここで、参照符号ＢＬ，／ＢＬはビット線を示し、また、ＣＬはカラム選択線を示している。
なお、カラムトランスファーゲート２１０２は、図１４０におけるカラムデコーダ２０１２で選択され、その選択されたセンスアンプ２１００のデータがデータバス（２２０１，２２０２：２２００’）に出てくる。すなわち、ＰＲＤ方式データバスアンプ２３００ｇを除いては、基本的な構成は通常のＤＲＡＭと同様であり、ここで特に示さないが類似のＤＲＡＭに対して本方式を適用することができるのは明らかである。例えば、データバス（２２００’）がローカルデータバス２２０１とグローバルデータバス２２０２に分かれていない場合もその一つである。
図１４５は図１４０の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図であり、バースト長８（８ビット単位：ＣＬ０〜ＣＬ７）の読み出し動作を示している。
図１４５に示されるように、カラム選択信号ＣＬ０〜ＣＬ７を順次出力することにより、制御信号φ１，φ２（φ１’，φ２’）によりＰＲＤアンプ２３１０ｇおよび２３２０ｇをインターリーブ駆動したＭＵＸ２３３０ｇの出力（データバスアンプの出力Ｃ）として読み出しデータが得られることになる。
本第１１実施例では、データバスｂｕｓ，／ｂｕｓ（２２０１，２２０２：２２００’）上にデータが無い場合にはデータバスのプリチャージを行っているが、例えば、第１実施例のように、全くバスのプリチャージをしないように構成することももちろん可能であり、その場合には、ローカルデータバスショートプリチャージスイッチ（２００９）やグローバルデータバスのショートプリチャージスイッチ等が不要になる。さらに、プリチャージを選択的に行うことも可能であり、すぐに次のリード（読み出し動作）が始まることがわかっている場合には、プリチャージをしないとか、バスのプリチャージコマンドを外部から供給してプリチャージを行うとか、或いは、プリチャージはライト（書き込み動作）の前だけに行ってライトアンプ２１００の動作を円滑に行わせるといった選択的な動作の仕様も可能である。
さらに、本第１１実施例におけるバスアンプ２３００ｇ（ＰＲＤアンプ２３１０ｇ，２３２０ｇ）はオートゼロ機能を有しているので、データ線に現れる電圧変化が微小な場合でもデータの検出および増幅が可能である。また、バスアンプ２３００ｇは、バスとバスアンプ内のカレントミラーアンプ（２３０３ｇ）の入力との間に容量を挿入しているため、アンプの入力をこのカレントミラーアンプのセンシティビティのもっとも大きいところに設定することができる。その結果、さらに微小な電位変化を増幅することが可能になる。なお、直接バスと入力がつながっていると、バスの電位が入力電圧となるため、必ずしもカレントミラーアンプのセンシティビティの大きいところで、アンプを使うことができない。なお、本第１１実施例では、データバスアンプ（２３００ｇ）として第８実施例に対応したバスアンプを用いているが、上述した各実施例で示したバスとバスアンプ方式の全て（シングルエンドバスの場合も含む）に対して置き換えが可能である。
図１４６は本発明の第５の形態に係る信号伝送システムを適用した第１２実施例としての半導体記憶装置の一例を模式的に示すブロック図である。
図１４６に示す第１２実施例の半導体記憶装置は、前述した図１４０に示す第１１実施例の半導体記憶装置と同様の構成となっているが、カラムデコーダ（カラムデコーダ列）２１２０の構成が異なっている。前述した半導体記憶装置のカラムデコーダ２０１２は、通常のＤＲＡＭと同様に、カラムトランスファーゲートが重なって選択されないようになっている。
すなわち、或る一系統のバスにおいては、任意の１つのカラムトランスファーゲートがオンし、データがセンスアンプ２１００からローカルデータバス２２０１およびグローバルデータバス２２０２に転送され、そして、データバスアンプ２３００ｇで増幅される。その後、バスのプリチャージが行われるが、このときより前の時間には全てのカラムトランスファーゲートが閉じていなければならない。これは、バス（２２０２）のプリチャージは所定の時間を要するため、プリチャージ時間中にカラムトランスファーゲートを閉じていないとセンスアンプ２１００のデータが壊れてしまうからである。
しかしながら、ＰＲＤ方式を採用した場合には、このプリチャージ期間そのものが無くなるため、カラムトランスファーゲートの全てを閉じる時間を設ける必要が無い。また、ＰＲＤ方式では、元々、前のデータと次のデータが重なり合うことが可能なため、前のサイクルのカラムトランスファーゲートが閉じてしまう前に次のトランスファーゲートを開けて、次のデータをデータバスに出してしまうことが可能であり、従って、１ビット前のカラムトランスファーゲートが必ず閉じているようにする必要はないのである。本第１２実施例では、上記のことを積極的に採用してカラムデコーダ２１２０を構成したものである。
図１４７は図１４６の半導体記憶装置におけるカラムデコーダ系の構成例を示すブロック図であり、図１４８は図１４６の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。
図１４７において、参照符号２１２０ａおよび２１２０ｂは２つの系統（偶数および奇数用）のカラムデコーダ（Ａ，Ｂ）を示し、２１２１ａおよび２１２１ｂは２つの系統のカラム系プリデコーダ（Ａ，Ｂ）を示し、そして、２１２２ａおよび２１２２ｂは２つの系統のカラム選択線制御パルス生成回路（ＣＬパルス生成回路Ａ，Ｂ）を示している。なお、参照符号２１２３はクロック生成回路（成形回路）を示している。
図１４７に示されるように、本第１２実施例におけるカラムデコーダ系（カラムデコーダ２１２０）は、２系等のクロック信号（ＣＬＫ，／ＣＬＫ）により駆動され、例えば、正論理のクロックＣＬＫにより駆動される第１の複数のカラムデコーダＡ（２１２０ａ）と反転論理のクロック／ＣＬＫにより駆動される第２の複数のカラムデコーダＢ（２１２０ｂ）とをカラム系プリデコーダ２１２１ａ，２１２１ｂによりインターリーブし、カラムトランスファーゲートを高速で且つ前後のカラムトランスファーゲートを或る程度オーバーラップさせるようにして駆動するように構成されている。ここで、カラム系プリデコーダ２１２１ａには偶数段用のカラムアドレス信号およびクロックＣＬＫが供給され、また、カラム系プリデコーダ２１２１ｂには奇数段用のカラムアドレス信号およびクロック／ＣＬＫが供給されている。また、図１４７図に示す例では、外部から相補のクロックＣＬＫ，／ＣＬＫを直接供給するようになっているが、例えば、破線で示すようなＰＬＬ等を使ったクロック生成回路２１２３を設けることにより、クロックＣＬＫ’からチップ内部でよりリジッドなクロックＣＬＫ，／ＣＬＫを生成することにより、より一層の高速動作が可能となる。
このように、前後のカラムトランスファーゲートの選択をオーバーラップさせると、これらのカラムトランスファーゲートを切り替える密度を高くすることができ、その結果、プリチャージ時間を除いただけの時間よりも一層高速なデータ転送が可能になる。また、カラムトランスファーゲートの選択をオーバーラップさせるように設計しない場合でも、ＰＲＤ方式は、本質的にオーバーラップが問題にならない方式であるため、カラムトランスファー選択信号（ＣＬ）のタイミングマージンに余裕を持たせる設計が可能になる。
図１４８に示されるように、カラム選択信号ＣＬ０〜ＣＬ７を順次出力することにより、制御信号φ１，φ２（φ１’，φ２’）によりＰＲＤアンプ２３１０ｇおよび２３２０ｇをインターリーブ駆動したＭＵＸ２３３０ｇの出力（データバスアンプの出力Ｃ）として読み出しデータが得られることになる。
ここで、本第１２実施例では、カラムトランスファーゲートを開ける時間を長くすることにより、データバス（２２０１、２２０２）に出てくる電位を大きくし、動作マージンを増大させることができる。なお、カラムトランスファーゲートを開ける時間を上述した第１１実施例と同じ程度にした場合にはさらなる高速化が可能になる。
図１４９は本発明の第５の形態に係る信号伝送システムを適用した第１３実施例としての半導体記憶装置の一例を模式的に示すブロック図である。
図１４９に示す第１３実施例の半導体記憶装置は、前述した図１４６に示す第１２実施例の半導体記憶装置とほぼ同様の構成となっているが、本第１３実施例では、さらに、グローバルデータバス（２２０２）に対してＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）のロード２４１３を設けるようになっている。すなわち、相補のバスｂｕｓ，／ｂｕｓ（グローバルデータバス２２０２）に対して、高電位電源（Ｖcc）側につったＰＭＯＳをそれぞれ設けるようになっている。なお、各ＰＭＯＳのゲートには、所定のロード制御信号Ｖ1Lを供給して、例えば、データバスを使っているときのみロードをオン状態とするようになっている。
本第１３実施例は、例えば、カラムトランスファーゲートのＮＭＯＳの特性とセンスアンプ２１００内の高レベル側への駆動能力が低い等の理由によって、何もしなければリード中にバスの電位が全体的に（相補のバスの両方とも）低レベル側へ下がってきてしまう場合を示すものである。すなわち、通常のバス方式では、１ビットごとにプリチャージを行うので、バスの電位が全体的に低レベル側へ下がってもまたすぐにプリチャージレベル（中間レベル）に戻されるが、ＰＲＤ方式では、１ビットごとのバスプリチャージを行わないために、例えば、バスの電位が全体的に低レベル側へ下がってしまうことになるのである。もちろん、ＰＲＤ方式においては、例えば、バスが低レベルに張り付いてしまった場合でもデータを再生することができるが、若干ではあるが動作マージンが狭くなる。
図１５０は図１４９の半導体記憶装置におけるロードの有無によるデータバスの波形の違いを説明するための図であり、図１５０（ａ）はロードを設けない場合のデータバス（２２０２）の波形図を示し、図１５０（ｂ）はロード２４１３を設けた場合のデータバスの波形図を示している。
図１５０（ａ）と図１５０（ｂ）との比較から明らかなように、ロードを設けない場合（図１５０（ａ))には、バス（グローバルデータバス２２０２）の電位が全体的に低レベル側へ下がってしまうのが、ロード２４１３を設けた場合（図１５０（ｂ))には、バス（グローバルデータバス２２０２）の全体的なレベルは中間レベルを維持することになるのがわかる。
ここで、ロード２４１３の大きさは、例えば、センスアンプ２１００（図１４４参照）内のラッチ（２１０１）で使われているＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）とほぼ同程度の大きさであり、面積増はとても小さい。このように、ロード２４１３を設けることにより、バスアンプ２３００ｇ（２３００）の動作マージンを大きくすることができる。
図１５１は図１４９の半導体記憶装置におけるロードの例を示す図である。すなわち、ロード２４１３は、図１４９に示すようなＰＭＯＳ以外にも、図１５１（ａ）〜図１５１（ｉ）に示すような様々な構成のものを適用することができる。
図１５１（ａ）は、ロード２４１３として相補のバスｂｕｓ，／ｂｕｓ（グローバルデータバス２２０２）に対して、高電位電源（Ｖcc）側につったＮＭＯＳをそれぞれ設けたものであり、各ＮＭＯＳのゲートには、所定のロード電圧（高レベルの電圧）Ｖ2Lが印加されている。図１５１（ｂ）は、ロード２４１３としてバスｂｕｓ，／ｂｕｓに対して、高電位電源に接続した抵抗をそれぞれ設けたものであり、図１５１（ｃ）は図１５１（ｂ）の各抵抗と高電位電源との間に対して、ゲートにイネーブル信号／ｅｎが供給されたＰＭＯＳを設けるようにしたものである。
図１５１（ａ）は、ロード２４１３として相補のバスｂｕｓ，／ｂｕｓ（グローバルデータバス２２０２）に対して、高電位電源（Ｖcc）側につったＮＭＯＳをそれぞれ設けたものであり、各ＮＭＯＳのゲートには、所定のロード制御信号（イネーブル信号）Ｖ2Lが供給され、データバスを使っているときのみロードをオン状態（接続状態）とするようになっている。図１５１（ｂ）は、ロード２４１３としてバスｂｕｓ，／ｂｕｓに対して、高電位電源に接続した抵抗をそれぞれ設けたものであり、図１５１（ｃ）は図１５１（ｂ）の各抵抗と高電位電源との間に対して、ゲートにイネーブル信号／ｅｎが供給されたＰＭＯＳを設けるようにしたものである。すなわち、ロード２４１３としてＰＭＯＳ或いはＮＭＯＳを使うときには、データバスを使っているときのみロードをオン状態とすることができるが、抵抗を使った場合には、図１５１（ｃ）のようにスイッチング制御するトランジスタ（図では、ＰＭＯＳ）を設ければよい。
図１５１（ｄ）〜図１５１（ｆ）は、何もしなければリード中にバスの電位が全体的に（相補のバスの両方とも）高レベル側へ上がってしまう場合を示すものである。図１５１（ｄ）では、ロード２４１３として相補のバスｂｕｓ，／ｂｕｓに対して、低電位電源（Ｖss）側につったＮＭＯＳをそれぞれ設けたものであり、各ＮＭＯＳのゲートには、所定のロード制御信号（イネーブル信号）Ｖ3Lが供給され、データバスを使っているときのみロードをオン状態とするようになっている。図１５１（ｅ）は、ロード２４１３としてバスｂｕｓ，／ｂｕｓに対して、低電位電源に接続した抵抗をそれぞれ設けたものであり、図１５１（ｆ）は図１５１（ｄ）において、ＮＭＯＳをＰＭＯＳに置き替えたものである。なお、各ＰＭＯＳのゲートには、所定のロード制御信号（イネーブル信号）Ｖ4Lが供給されている。
図１５１（ｇ）〜図１５１（ｉ）は、高電位電源Ｖccおよび低電位電源Ｖss以外の他の電位（Ｖtt）につる場合を示すものであり、図１５１（ｇ）は、ロード２４１３として相補のバスｂｕｓ，／ｂｕｓに対して、所定の電位（Ｖtt）につったＰＭＯＳをそれぞれ設けたものであり、図１５１（ｈ）は、ＮＭＯＳをそれぞれ設けたものであり、そして、図１５１（ｉ）は、ＰＭＯＳおよびＮＭＯＳより成るトランスファーゲートをそれぞれ設けたものである。なお、Ｖ5L〜Ｖ7L（／Ｖ7L）は、それぞれ制御信号（イネーブル信号）を示しており、データバスを使っているときのみロードをオン状態（接続状態）とするようになっている。
図１５２〜図１５４は本発明の第５の形態に係る信号伝送システムを適用した第１３実施例の半導体記憶装置におけるロードの取り付け位置の例を示す図である。
すなわち、上述したようなロード（２４１３）は、図１４９に示すように、グローバルデータバス２２０２に１つだけ設ける以外に、グローバルデータバス２２０２中に分散して配置したり（図１５２参照）、ローカルデータバス２２０１側に設けたり（図１５３参照）、或いは、グローバルデータバス２２０２およびローカルデータバス２２０１の両方に設ける（図１５４参照）ように構成してもよい。
図１５５は本発明の第５の形態に係る信号伝送システムを適用した第１４実施例としての半導体記憶装置の一例を模式的に示すブロック図である。本第１４実施例は、基本的には上述の第１３実施例と同様であるが、ロード２４１３がバスに対してＰＭＯＳのクロスカップルになっている。
図１５５に示すように、ロード２４１３を相補のバスｂｕｓ，／ｂｕｓに対するＰＭＯＳのクロスカップルとして構成した場合、該相補のバスのうち高レベル方向への移動量は、前述した第１３実施例のような単純なロードを使用した場合より大きくなる。また、第１３実施例（図１４９）の場合には、高レベルおよび低レベルに関わらず、同じ速度で高電位（高レベル）の方向へバスの電位が高くなるが、本第１４実施例では、低電位（低レベル）の方向へ動くデータバスの高レベル方向への移動はより少なくなる。すなわち、本第１４実施例では、データバス（２２０２）がある電位に張り付くのを防ぐだけでなく、センスアンプ（２１００）によるバスのドライブを補う増幅作用もある。したがって、動作マージンをより一層増大させることができる。
図１５６は本発明の第５の形態に係る信号伝送システムを適用した第１３実施例および第１４実施例によるロードを設けた場合のデータバスの波形を比較して示す図である。
図１５６（ａ）に示す第１３実施例の波形と、図１５６（ｂ）に示す本第１４実施例の波形との比較から明らかなように、本第１４実施例によれば、バスアンプ（ＰＲＤ方式データバスアンプ２３００）の動作マージンをより一層増大可能なことがわかる。
なお、図１５５に示す例において、ロード２４１３は、データバスを使用しないときにオフ状態とするために、イネーブル信号／ｅｎがゲートに供給されたもう１つのＰＭＯＳが設けられている。
図１５７は図１５５の半導体記憶装置に適用されるロードの変形例を示す図である。
図１５７に示されるように、本第１４実施例において、例えば、データバスが高電位（高レベル）側にシフトしていってしまうような場合には、図１５５に示すロードのＰＭＯＳクロスカップルをＮＭＯＳクロスカップルとし、且つ、低電位（低レベル）側に引っ張るように構成すればよい。なお、図１５７の変形例では、イネーブル信号ｅｎがゲートに供給されたもう１つのＮＭＯＳを設けて、データバスを使用しないときにロード２４１３をオフ状態（遮断状態）とするようになっている。
以上の第１４実施例においても、ロード２４１３の設ける位置としては、図１５２〜図１５４を参照して説明したように、グローバルデータバス２２０２に１つだけ或いは複数個を分散して設けたり、ローカルデータバス２２０１側に設けたり、若しくは、グローバルデータバス２２０２およびローカルデータバス２２０１の両方に設けるように構成することができる。
図１５８は本発明の第５の形態に係る信号伝送システムを適用した第１５実施例としての半導体記憶装置の一例を模式的に示すブロック図である。本第１５実施例の半導体記憶装置は、基本的には、図１４９の第１３実施例、或いは、図１５３の第１４実施例と同様のものであるが、センスアンプ２１００の構成が異なっている。すなわち、本第１５実施例では、センスアンプ２１００として、ビット線のレベルをそのまま増幅してリードデータバス（ＲＤＢ，／ＲＤＢ）に出力するダイレクトセンスアンプ（ゲート受けセンスアンプ）を適用したものである。
図１５９は図１５８の半導体記憶装置に適用されるセンスアンプの一例を示す回路図である。図１５９において、参照符号２１０３ビット線プリチャージ回路、２１０４はビット線トランスファーゲート、２１０５は読み出し制御回路（センスアンプ部）、２１０６は書き込み制御回路、そして、２１０７はラッチ回路を示している。また、参照符号ＢＴＥはビット線トランスファーイネーブル信号、ＲＤＢ，／ＲＤＢはリードデータバス、ＷＤＢ，／ＷＤＢはライトデータバス、ＷＥはライトイネーブル信号、ＰＬＥおよびＮＬＥはＰＭＯＳおよびＮＭＯＳラッチイネーブル信号、Ｖｐｒはビット線プリチャージレベル、ＰＲＥはビット線プリチャージ信号を示している。
図１５９に示すセンスアンプは、通常のラッチ型のもの（例えば、図１４４参照）とは異なり、読み出し制御回路２１０５によりリードデータをゲート受けで直接リードデータバスＲＤＢ，／ＲＤＢに出力するようになっている。この方式を採用することにより、データのアクセスタイムをより一層高速化することが可能になる。ここで、データのアクセスタイムを早くするという意味では、通常のゲート受けセンス方式と差はないが、通常のラッチ型センスアンプ（例えば、図１４４のラッチ型センスアンプ部）ではなく、ゲート受けセンス方式のセンスアンプ部（読み出し制御回路２１０５）をＰＲＤ方式のバスと併用することで、より一層アクセスタイムを向上させることができる。
また、ＰＲＤ方式を採用したバスにおいて、ワーストケースとして、相補バスの電位が完全に高レベル“Ｈ”と低レベル“Ｌ”になっており、このとき、センスアンプのデータとバスのデータが逆である場合には、カラムトランスファーゲートの開いている時間が或る時間より長いとき、センスアンプのデータが反転してしまう（データが壊れる）危険がある。従って、通常のラッチ型センスアンプを使用した場合、カラムトランスファーゲートを開けていられる時間に制限が生じてしまうことになる。もっとも、設計を最適化すればラッチ型でも回避することは可能ではある。そこで、本第１５実施例のように、ゲート受けセンス型のセンスアンプ（ダイレクトセンスアンプ）にするとデータバス（ＲＤＢ，／ＲＤＢ）の電位に対して、センスアンプのデータはあまり影響されないため、高速化ばかりでなく、動作および設計のマージンを飛躍的に増大させることが可能になる。なお、ダイレクトセンスアンプの例としては、例えば、G. Kitsukawa et al., "A 23-ns 1-Mb BiCMOS DRAM", IEEE Journal of Solid-State Circuits, Vol. 25, No. 5, October 1990 が参照される。
図１６０は図１５８の半導体記憶装置の動作の一例を説明するための波形図である。
図１６０に示す波形図は、バースト長８（８ビット単位：ＣＬ０〜ＣＬ７）の読み出し動作で、データ転送前後のバス（ＲＤＢ，／ＲＤＢ）のプリチャージレベル（Ｖｐｒ）を高レベル“Ｈ”（Ｖcc）とした場合を示している。すなわち、バスのプリチャージレベルに関しては、レベルが高い方がＮＭＯＳのゲート受けのセンスアンプのバスに対する駆動力を大きくすることができる。なお、この場合には、ロードを小さめにすると好ましい。
図１６１は図１５８の半導体記憶装置の動作の他の例を説明するための波形図である。
図１６１に示す波形図は、バースト長１６（１６ビット単位：ＣＬ０〜ＣＬ１５）の読み出し動作で、バスのプリチャージレベルを高レベル“Ｈ”と低レベル“Ｌ”との間で、高レベル側寄りにした場合を示している。この場合は、図１６０の場合よりもロードの能力を高めている。
なお、本第１５実施例では、ＮＭＯＳゲート受けセンスを採用しているが、ＰＭＯＳゲート受けにしても構わないのはいうまでもない。
図１６２は本発明の第５の形態に係る信号伝送システムを適用した第１６実施例としての半導体記憶装置における要部構成を示す回路図である。
図１６２に示されるように、本第１６実施例は、図１５９に示す第１５実施例におけるＮＭＯＳゲート受けのセンスアンプ部（読み出し制御回路２１０５）を、ＣＭＯＳのゲート受けのセンスアンプ部（読み出し制御回路２１０５’）として構成したものであり、他の構成は第１５実施例と同様である。なお、ＰＲＤ方式と組み合わせる場合には、回路の占有面積は大きくなるものの、読み出し制御回路２１０５’をＣＭＯＳで構成した方が動作的には好ましい。
図１６３は本発明の第５の形態に係る信号伝送システムを適用した第１７実施例としての半導体記憶装置の一例を模式的に示すブロック図である。
本第１７実施例は、前述した図１５５の第１４実施例と基本的には同様の構成となっているが、バスが第１４実施例のように、ローカルデータバス２２０１およびグローバルデータバス２２０２に分かれておらず、各データバス２２００に対して、それぞれライトアンプ２０１０およびバスアンプ（ＰＲＤ方式データバスアンプ）２３００を設けるようになっている。また、ロード２４１３およびデータバスプリチャージ回路２４０２も各データバス２００２ごとに設けられている。
すなわち、各ＰＲＤ方式データバスアンプ２３００は、カラムのトランスファーゲートから転送されるデータを直接受け取って増幅するようになっている。なお、ＰＲＤ方式データバスアンプ２３００は、第１４実施例と同様のものを使用するようになっている。
図１６４は図１６３の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図であり、図１６５は図１６３の半導体記憶装置におけるバスおよびバスアンプの動作波形の他の例を示す図である。
図１６４に示されるように、本１７実施例では、データバス２２００がローカルおよびグローバルデータバス（２２０１，２２０２）というように長く形成されていないため、すなわち、データバス２２００の長さが短くされているため、バスの振幅を大きくすることができ、動作マージンを増大することができる。このことは、図１６５に示されるように、カラムの選択サイクルを短くして、バスの振幅レベルを第１４実施例と同程度にすれば、さらなる高速転送が可能になることに対応している。
ここで、上記の本第１７実施例の効果は、ローカルデータバス（２２０２）およびグローバルデータバス（２２０２）というようにバスを分けていたのを１つのデータバス２２００にまとめたからではなく、たとえば階層化されたデータバスでも全長を短くしてバスの時定数を小さくすれば同様の効果が得られるのは言うまでもない。
ところで、半導体記憶装置においては、ＰＲＤ方式に限らずセンスアンプからローカルデータバス（ローカルデータバスがない場合もあるが）およびグローバルデータバスにデータが出て、このデータがメモリアレイ（メモリセルアレイ）の端にあるデータバスアンプに到達して増幅される。もし、このメモリアレイの単位が大きい場合には、センスアンプからバスアンプまでの距離に違いが出て来るため、カラムトランスファーゲートが開いてからバスアンプにデータが到達するまでの時間に、センスアンプまでの位置に応じて差が生じることになる。特に、データ転送レートに対してデータのデータバスへの到着時間の差が大きくなってくるような高速動作において、ＰＲＤ方式の場合は、バスアンプをクロックで動かしているため誤動作が生じる危険がある。そのため、センスアンプの位置によるデータのスキューずれを解消することができれば、ＰＲＤ方式による高速化がさらに高周波側まで可能になる。そこで、次の第１８実施例は、スキューずれを補償するメモリアレイ（半導体記憶装置）の構成および動作に関するものである。
図１６６は本発明の第５の形態に係る信号伝送システムを適用した第１８実施例としての半導体記憶装置の要部構成を模式的に示すブロック図である。図１６６において、参照符号２００２ａはメインワードデコーダ、２００２ｂはサブワードデコーダ、２１００はセンスアンプ列、２２０１はローカルデータバス対、２２０２はグローバルデータバス対、そして、２３００はデータバスアンプ（ＰＲＤ方式データバスアンプ）を示している。
図１６６に示す半導体記憶装置は、３２Ｍビットのメモリセルアレイの一部（半分の１６Ｍビットのブロック：１６Ｍブロック）を示すものであり、この１６Ｍブロックは、ロウ方向（Ｘ方向：縦方向）において、大きく８つのブロック（２Ｍブロック）に分かれている。ここで、各２Ｍブロックは、メモリセルアレイ２００１、サブワードデコーダ列２００２ｂ、センスアンプ列２１００、ローカルデータバス２２０１、および、グローバルデータバス２２０２等を備え、各グローバルデータバス２２０２に対してバスアンプ２３００が設けられている。ここで、各データバス（２２０１，２２０２）はＰＲＤ方式のバスであり、データバスアンプ２３００もＰＲＤ方式のバスアンプである。
図１６７は図１６６の半導体記憶装置におけるバスアンプの一例を示す図、図１６８は図１６７のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図、そして、図１６９は図１６７のバスアンプにおけるマルチプレクサの一例を示す回路図である。ここで、図１６７〜図１６９は前述した第１１実施例の図１４１〜図１４３に対応するものである。
図１７０は本発明の第５の形態に係る信号伝送システムを適用した第１８実施例の半導体記憶装置におけるカラムデコーダ系の一構成例を示すブロック図である。
図１７０において、参照符号２１２０ａおよび２１２０ｂは２つの系統（偶数および奇数アドレス用）のカラムデコーダ（Ａ，Ｂ）を示し、２１２１ａおよび２１２１ｂは２つの系統のカラム系プリデコーダ（Ａ，Ｂ）を示し、そして、２１２２ａ’および２１２２ｂ’は２つの系統のディレイ調整機能付きカラム選択線制御パルス生成回路（ディレイ調整機能付きＣＬパルス生成回路Ａ，Ｂ）を示している。なお、参照符号２１２３はクロック生成回路（成形回路）を示している。
図１７０に示されるように、本第１８実施例におけるカラムデコーダ系（カラムデコーダ２１２０）は、２系等のクロック信号（ＣＬＫ，／ＣＬＫ）により駆動され、例えば、正論理のクロックＣＬＫにより駆動される第１の複数のカラムデコーダＡ（２１２０ａ）と反転論理のクロック／ＣＬＫにより駆動される第２の複数のカラムデコーダＢ（２１２０ｂ）とをカラム系プリデコーダ２１２１ａ，２１２１ｂによりインターリーブし、カラムトランスファーゲートを高速で且つ前後のカラムトランスファーゲートを或る程度オーバーラップさせるようにして駆動するように構成されている。ここで、カラム系プリデコーダ２１２１ａには偶数段用のカラムアドレス信号およびクロックＣＬＫが供給され、また、カラム系プリデコーダ２１２１ｂには奇数段用のカラムアドレス信号およびクロック／ＣＬＫが供給されている。
すなわち、カラムデコーダ２１２０ａ，２１２０ｂには、カラムアドレスデコード信号およびカラムパルス信号が供給され、アドレスが確定した後にカラムパルス（カラム選択線制御パルスＣＬ）が供給され、このカラムパルスに同期してカラムトランスファーゲートが動作する。ディレイ調整機能付きＣＬパルス生成回路２１２２ａ’，２１２２ｂ’には、クロック（ＣＬＫ）とＲＡＳ系のロウアドレス（プリデコードアドレス信号）が入力する。すなわち、このプリデコードアドレス信号は、ロウアドレスのうちで８つのブロックのどれかを特定するためのアドレス（３ビット分）の信号である。なお、この例では、３ビット分のプリデコード信号が入力されているが、それの限定されるものではなく、要するにＲＡＳ系のブロックを選択できるアドレス信号が入ればよいのである。
なお、図１７０図に示す例では、外部から相補のクロックＣＬＫ，／ＣＬＫを直接供給するようになっているが、例えば、破線で示すようなＰＬＬ等を使ったクロック生成回路２１２３を設けることにより、クロックＣＬＫ’からチップ内部でよりリジッドなクロックＣＬＫ，／ＣＬＫを生成することにより、より一層の高速動作が可能となる。
図１７１は図１７０におけるＣＬパルス発生回路（ディレイ調整機能付きＣＬパルス生成回路２１２２ａ’，２１２２ｂ’）の一例を示す図である。
図１７１に示されるように、本第１８実施例におけるディレイ調整機能付きＣＬパルス生成回路２１２２ａ’（２１２２ｂ’）は、各ＮＭＯＳのソース側に設けた容量の大きさをＲＡＳプリデコードアドレスに応じて変化させ（Ｃ０＞Ｃ１＞…＞Ｃ７）、データバスアンプ（２３００）からの距離が遠くなるにつれて立ち上がりが早くなるようなカラムパルス（カラム選択線制御パルスＣＬ）を生成するように構成されている。すなわち、ＣＬパルス生成回路２１２２ａ’は、カラムトランスファーゲートがデータバスアンプから遠いほど早く立ち上がるように、換言すると、データバスアンプ２３００から遠いアレイ２００１ほど、センスアンプ２１００からデータバス２２００（２２０１，２２０２）上にデータが転送されるタイミングが早くなるように、カラムパルスＣＬを生成するようになっている。
図１７２は図１７１の６６のＣＬパルス発生回路（ディレイ調整機能付きＣＬパルス生成回路）の動作を説明するための図である。
データ（読み出しデータ）は、ローカルデータバス２２０１およびグローバルデータバス２２０２を通って、データバスアンプ２３００（２３００ｇ）に到達するが、これに要する時間はデータバスアンプ２３００から遠いアレイ（メモリセルアレイ２００１）から出たデータほど大きくなる。
そこで、図１７２に示されるように、ＣＬパルス生成回路２１２２ａ’（２１２２ｂ’）により、データバスアンプ２３００から遠いほど早く立ち上がるようなカラムパルスＣＬを生成することによって、どこのアレイから出たデータもデータバスアンプ２３００に同じ時間に到達するように構成する。すなわち、ディレイ調整機能付きＣＬパルス生成回路２１２２ａ’，２１２２ｂ’でのパルスの立ち上がり時間を、該データバスでの遅延＋カラムトランスファーゲートを駆動する信号線の遅延を相殺するように制御することで、データバスアンプ２３００でのデータの到着時間をいつも同じタイミングにすることができ、データ確定をいつも一定にすることが可能となる。なお、ＰＲＤ方式のバスアンプはクロック動作するので、データがいつも同じタイミングで来るようにすることにより、高速動作でのアンプの誤動作を防ぐことができる。すなわち、この方式により、ＰＲＤ方式のメモリバスのより高いレベルでの高速動作が可能となる。
もちろん、この例では３２Ｍブロックをロウ方向に８ブロックに分けているが、このブロック数に限るものではなく、またメモリ容量もこれに限るものではない。さらに、ロウブロックのデータバスアンプからの距離によりカラムパルス信号（ＣＬ）の立ち上がりを前倒しする、或いは、データバスアンプに近いブロックほどカラムパルス信号の立ち上がりを遅くする方式であれば構わない。また、上記の例ではローカルデータバス上でスキューずれが生じないよう長さのローカルデータバス長にしている。
図１７３は図１６６の半導体記憶装置におけるバスアンプの他の例を示す図、図１７４は図１７３のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図、そして、図１７５は図１７３のバスアンプにおけるラッチの一例を示す回路図である。ここで、図１７３〜図１７５は前述した第９実施例の図１２９〜図１３１に対応するものである。
このように、前述した第９実施例を適用した場合でも、上述した図１６７〜図１６９に示すバスアンプよりは転送レートは低下するものの、従来の半導体記憶装置よりは高速なデータ転送が可能である。なお、図１７３〜図１７５に示すバスアンプ（ＰＲＤ方式データバスアンプ２３００ｅ）を適用した場合には、図１６７〜図１６９に示すバスアンプ（２３００ｇ）よりも回路の占有面積を低減することができるというメリットがある。
図１７６は本発明の第５の形態に係る信号伝送システムを適用した第１８実施例の半導体記憶装置におけるカラムデコーダ系の他の構成例を示すブロック図である。
図１７６と図１７０との比較から明らかなように、図１７６に示すカラムデコーダ系の構成例は、インターリーブをしないようになっており、クロック（正論理のクロックＣＬＫ）によりカラムデコーダ２１２０を駆動するようになっている。なお、図１７０の説明においても述べたように、図１７６図の破線で示すようなＰＬＬ等を使ったクロック生成回路２１２３を設け、クロックＣＬＫ’からチップ内部でよりリジッドなクロックＣＬＫを生成することもできる。
図１７７は本発明の第５の形態に係る信号伝送システムを適用した第１９実施例としての半導体記憶装置の要部構成を模式的に示すブロック図であり、図１７８は図１７７の半導体記憶装置に適用されるＣＬパルス発生回路の一例を示す図である。ここで、図１７７および図１７８は、前述した第１８実施例を示す図１６６および図１７１に対応するものである。
すなわち、図１７７に示されるように、本第１９実施例では、メモリセルアレイ（アレイ）の１６Ｍブロックをロウ方向（Ｘ方向：縦方向）において、大きく４つのブロック（４Ｍブロック）に分けたものであり、他の構成は第１８実施例と同様である。
ただし、図１７８に示されるように、ＣＬパルス発生回路（ディレイ調整機能付きＣＬパルス生成回路２１２２ａ’，２１２２ｂ’）におけるディレイ値の制御は、ＮＭＯＳのソースに設けた容量の大きさを変化させるのではなく、縦列接続した遅延段（ナンドゲートおよびインバータによる遅延ユニット）の数により、データバスアンプ（２３００）からの距離が遠くなるにつれて立ち上がりが早くなるようなカラムパルス（カラム選択線制御パルスＣＬ）を生成するように構成されている。なお、この遅延段の構成は、様々に変化させることができるのはいうまでもない。
上述したように、本発明の第５の形態の各実施例においては、半導体記憶装置（ＤＲＡＭ）に適用した場合を主に説明したが、本発明の信号伝送システムは、その適用がＤＲＡＭに限定されるものではないのはもちろんである。
以上において、本発明に係る信号伝送システムは、複数の半導体チップ（ＬＳＩ）間を繋ぐバスシステムに限定されず、様々な回路ブロック間の信号線に適用することができる。
従来の信号伝送システムの一例を概略的に示すブロック図である。 本発明が適用される信号伝送システムの原理構成を示すブロック図である。 従来の一般的な信号伝送システムにおける符号の長さと応答時間との関係を示す図である。 本発明の信号伝送システムにおける符号の長さと応答時間との関係を示す図である。 本発明に係る信号伝送システムにおけるレシーバ回路の一構成例を示す図である。 図５のレシーバ回路の動作を説明するための図である。 本発明が適用される信号伝送システムの一実施例を示すブロック回路図である。 図７の信号伝送システムにおける各メモリブロックにおける信号波形を示す図である。 本発明の第１の形態に係る信号伝送システムの第１実施例を示すブロック図である。 本発明の第１の形態に係る信号伝送システムの第２実施例を示すブロック図である。 本発明の第１の形態に係る信号伝送システムの第３実施例を示すブロック図である。 本発明の第２の形態に係る信号伝送システムのレシーバ回路の第１実施例を示すブロック回路図である。 本発明の第２の形態に係る信号伝送システムのレシーバ回路の第２実施例を示すブロック回路図である。 本発明の第２の形態に係る信号伝送システムのレシーバ回路の第３実施例を示すブロック回路図である。 本発明の第２の形態に係る信号伝送システムのレシーバ回路の第４実施例を示すブロック回路図である。 図５のレシーバ回路におけるオートゼロ・コンパレータの一例を示す回路図である。 図５のレシーバ回路におけるオートゼロ・コンパレータの他の例を示す回路図である。 図５のレシーバ回路におけるオートゼロ・コンパレータのさらに他の例を示す回路図である。 本発明の信号伝送システムが適用される第１の例を示すブロック図である。 本発明の信号伝送システムが適用される第２の例を示すブロック図である。 本発明の信号伝送システムが適用される第３の例を示すブロック図である。 本発明の信号伝送システムが適用される第４の例を示すブロック図である。 本発明の信号伝送システムが適用される第５の例を示すブロック図である。 本発明の信号伝送システムが適用される第６の例を示すブロック図である。 従来の信号伝送システムの他の例を概略的に示すブロック図である。 本発明の第３の形態としての信号伝送システムの原理構成を示すブロック図である。 図２６の信号伝送システムの動作を説明するための図（その１）である。 図２６の信号伝送システムの動作を説明するための図（その２）である。 本発明の第３の形態に係る信号伝送システムの第１実施例を示すブロック図である。 図２９の信号伝送システムの変形例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムにおける各デバイスの要部構成の一例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムにおける各デバイスの要部構成の他の例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムの第２実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムの第３実施例を示すブロック図である。 図３４の信号伝送システムの変形例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムの第４実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムにおけるドライバ回路の一例を示す回路図である。 本発明の第３の形態に係る信号伝送システムの第５実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムの第６実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムの第７実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路の一例を示す回路図である。 本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路の他の例を示す回路図である。 図４２の共通タイミング信号生成回路におけるコンパレータの一例を示す回路図である。 本発明の第３の形態に係る信号伝送システムにおける共通タイミング信号生成回路のさらに他の例を示す回路図である。 本発明の第３の形態に係る信号伝送システムの第８実施例を示すブロック図である。 本発明の第３の形態に係る信号伝送システムにおけるクロック分配用の伝送路の一例を示す図である。 本発明の第４の形態に係る信号伝送システムの原理構成を示すブロック図である。 図４７の信号伝送システムの動作を説明するためのタイミング図である。 本発明の第４の形態に係る信号伝送システムの第１実施例を示すブロック図である。 図４９の信号伝送システムに適用される共通タイミング信号生成回路の一例を示すブロック図である。 図４９の信号伝送システムに適用される往きクロック生成回路の一例を示すブロック図である。 図４９の信号伝送システムに適用される共通タイミング信号生成回路の他の例を示すブロック図（その１）である。 図４９の信号伝送システムに適用される共通タイミング信号生成回路の他の例を示すブロック図（その２）である。 図４９の信号伝送システムに適用される復りクロック生成回路の一例を示すブロック図である。 図４９の信号伝送システムの共通タイミング信号生成回路に適用される位相比較回路の一例を示す回路図である。 図４９の信号伝送システムの共通タイミング信号生成回路に適用される制御回路の一例を示すブロック図である。 図４９の信号伝送システムの共通タイミング信号生成回路に適用される可変遅延回路の一例を示す回路図である。 本発明の第４の形態に係る信号伝送システムの第２実施例を示すブロック図である。 本発明の第４の形態に係る信号伝送システムの第３実施例を示すブロック図である。 本発明の第４の形態に係る第４実施例としての信号伝送システムに適用される往きクロック生成回路の一例を示すブロック図である。 本発明の第４の形態に係る第５実施例としての信号伝送システムに適用される復りクロック生成回路の一例を示すブロック図である。 本発明の第４の形態に係る第６実施例としての信号伝送システムに適用される復りクロック生成回路の他の例を示すブロック図である。 本発明の第４の形態に係る第７実施例としての信号伝送システムに適用される復りクロック生成回路の動作を説明するための図である。 本発明の第４の形態に係る第８実施例としての信号伝送システムに適用される復りクロック生成回路のさらに他の例を示すブロック図である。 本発明の第４の形態に係る第９実施例としての信号伝送システムに適用される正弦波発生回路の一例を示すブロック回路図である。 図６５の正弦波発生回路における非線形増幅器の一例を示す回路図である。 本発明の第４の形態に係る第１０実施例としての信号伝送システムに適用される共通タイミング信号生成回路の一例を示すブロック図である。 図６７の共通タイミング信号生成回路における差動コンパレータの一例を示す回路図である。 本発明の第４の形態に係る第１１実施例としての信号伝送システムにおける終端抵抗の一例を示すブロック図である。 本発明の第４の形態に係る第１２実施例としての信号伝送システムにおける往きクロックの供給方式を説明するためのブロック図である。 本発明の第４の形態に係る第１３実施例としての信号伝送システムをプリント基板に適用した場合の要部を示すブロック図である。 本発明の第４の形態に係る第１４実施例としての信号伝送システムを半導体集積回路に適用した場合の要部を示すブロック図である。 本発明の第５の形態に対応する従来の半導体記憶装置の一例を模式的に示すブロック図である。 図７３の半導体記憶装置におけるセンスアンプの一例を示す回路図である。 図７３の半導体記憶装置におけるデータバスアンプの一例を示す回路図である。 図７３の半導体記憶装置におけるデータバスショートプリチャージ回路の一例を示す回路図である。 図７３の半導体記憶装置におけるデータの読み出しシーケンスの一例を説明するための波形図である。 本発明の第５の形態に係る信号伝送システムの第１の原理構成を示すブロック図である。 図７８の信号伝送システムの動作を説明するための波形図である。 本発明の第５の形態に係る信号伝送システムの第２の原理構成を示すブロック図である。 図８０の信号伝送システムの動作を説明するための波形図である。 本発明の第５の形態に係る信号伝送システムの第３の原理構成を示すブロック図である。 図８２の信号伝送システムの動作を説明するための波形図（その１）である。 図８２の信号伝送システムの動作を説明するための波形図（その２）である。 本発明の第５の形態に係る信号伝送システムを適用した半導体記憶装置の一例を模式的に示すブロック図である。 本発明の第５の形態に係る信号伝送システムの第１実施例の要部を模式的に示すブロック図である。 図８６の信号伝送システムにおけるドライバおよびバスアンプの構成例を示す回路図である。 図８７のバスアンプを動作させるための信号波形の一例を示す図である。 図８６の信号伝送システムにおけるバスの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第２実施例の要部を模式的に示すブロック図である。 図９０の信号伝送システムにおけるプリチャージ回路の一例を示す回路図である。 図９０の信号伝送システムにおけるバスおよびバスアンプを動作させるための信号波形の一例を示す図である。 図９０の信号伝送システムにおけるバスの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第３実施例の要部を模式的に示すブロック図である。 図９４の信号伝送システムにおけるドライバおよびバスアンプの構成例を示す図である。 図９５のバスアンプにおけるＰＲＤアンプおよびラッチ型アンプの一例を示す回路図である。 図９５のバスアンプを動作させるための信号波形の一例を示す図である。 図９４の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第４実施例の要部を模式的に示すブロック図である。 図９９の信号伝送システムにおけるプリチャージ回路およびバスアンプの構成例を示す図である。 図１００のバスアンプにおけるＰＲＤアンプおよびカレントミラー型アンプの一例を示す回路図である。 図１００のバスアンプを動作させるための信号波形の一例を示す図である。 図９９の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第５実施例の要部を模式的に示すブロック図である。 図１０４の信号伝送システムにおけるバスアンプの一例を示すブロック回路図である。 バスの時定数と１ビット分の周期との関係を示す波形図である。 図１０５のバスアンプの動作を説明するための図である。 図１０４の信号伝送システムにおけるバスアンプの他の例を示す図である。 図１０８のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１０８のバスアンプにおけるマルチプレクサの一例を示す回路図である。 図１０８のバスアンプを動作させるための信号波形の一例を示す図である。 図１０４の信号伝送システムにおけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第６実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。 図１１３のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１１３のバスアンプにおけるＰＲＤアンプの構成単位の他の例を示す回路図である。 図１１３のバスアンプにおけるマルチプレクサの一例を示す回路図である。 本発明の第５の形態に係る信号伝送システムの第６実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第７実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。 図１１８のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１１８のバスアンプにおけるマルチプレクサの一例を示す回路図である。 図１１８のバスアンプの動作させるための信号波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第７実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第８実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。 図１２３のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１２４のバスアンプの動作を説明するための図である。 図１２３のバスアンプにおけるマルチプレクサの一例を示す回路図である。 図１２３のバスアンプの動作させるための信号波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第８実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第９実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。 図１２９のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１２９のバスアンプにおけるラッチの一例を示す回路図である。 図１２９のバスアンプの動作させるための信号波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第９実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第１０実施例としての信号伝送システムにおけるバスアンプの一例を示す図である。 図１３４のバスアンプにおけるＰＲＤアンプの構成単位の一例および他の例を示す回路図である。 図１３４のバスアンプにおけるＰＲＤアンプの構成単位のさらに他の例を示す回路図である。 図１３４のバスアンプにおけるマルチプレクサの一例を示す回路図である。 図１３４のバスアンプの動作させるための信号波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムの第１０実施例におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１１実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 図１４０の半導体記憶装置におけるバスアンプの一例を示す図である。 図１４１のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１４１のバスアンプにおけるマルチプレクサの一例を示す回路図である。 図１４０の半導体記憶装置におけるセンスアンプの一例を示す回路図である。 図１４０の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１２実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 図１４６の半導体記憶装置におけるカラムデコーダ系の構成例を示すブロック図である。 図１４６の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１３実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 図１４９の半導体記憶装置におけるロードの有無によるデータバスの波形の違いを説明するための図である。 図１４９の半導体記憶装置におけるロードの例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１３実施例の半導体記憶装置におけるロードの取り付け位置の一例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１３実施例の半導体記憶装置におけるロードの取り付け位置の他の例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１３実施例の半導体記憶装置におけるロードの取り付け位置のさらに他の例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１４実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 本発明の第５の形態に係る信号伝送システムを適用した第１３実施例および第１４実施例によるロードを設けた場合のデータバスの波形を比較して示す図である。 図１５５の半導体記憶装置に適用されるロードの変形例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１５実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 図１５８の半導体記憶装置に適用されるセンスアンプの一例を示す回路図である。 図１５８の半導体記憶装置の動作の一例を説明するための波形図である。 図１５８の半導体記憶装置の動作の他の例を説明するための波形図である。 本発明の第５の形態に係る信号伝送システムを適用した第１６実施例としての半導体記憶装置における要部構成を示す回路図である。 本発明の第５の形態に係る信号伝送システムを適用した第１７実施例としての半導体記憶装置の一例を模式的に示すブロック図である。 図１６３の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。 図１６３の半導体記憶装置におけるバスおよびバスアンプの動作波形の他の例を示す図である。 本発明の第５の形態に係る信号伝送システムを適用した第１８実施例としての半導体記憶装置の要部構成を模式的に示すブロック図である。 図１６６の半導体記憶装置におけるバスアンプの一例を示す図である。 図１６７のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１６７のバスアンプにおけるマルチプレクサの一例を示す回路図である。 本発明の第５の形態に係る信号伝送システムを適用した第１８実施例の半導体記憶装置におけるカラムデコーダ系の一構成例を示すブロック図である。 図１７０におけるＣＬパルス発生回路の一例を示す図である。 図１７１のＣＬパルス発生回路の動作を説明するための波形図である。 図１６６の半導体記憶装置におけるバスアンプの他の例を示す図である。 図１７３のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。 図１７３のバスアンプにおけるラッチの一例を示す回路図である。 本発明の第５の形態に係る信号伝送システムを適用した第１８実施例の半導体記憶装置におけるカラムデコーダ系の他の構成例を示すブロック図である。 本発明の第５の形態に係る信号伝送システムを適用した第１９実施例としての半導体記憶装置の要部構成を模式的に示すブロック図である。 図１７７の半導体記憶装置に適用されるＣＬパルス発生回路の一例を示す図である。
符号の説明
１，２０１，３０１ ドライバ回路
２，２０２，３０２ 信号伝送路
３，２０３，３０３；４，２０４，３０４ 終端抵抗（ＲT ）
５１〜５３，２５０〜２５４，３５１〜３５４ スタブ抵抗（ＲS ）
６１，３１０ プロセッサ（コントローラ）
６２〜６３，２６１〜２６４，３６１〜３６４ メモリモジュール
７，２０７，３０７ ダンピング抵抗（ＲD ）
４１，５４１ 差動増幅器
４２，５４２ 判定回路
４３，５４３ シフトレジスタ
４５ 抵抗ラダー回路
４５１〜４５４ 抵抗
４５１’〜４５４’，５１４，５１５，５５１〜５５４ キャパシタ
４７，４６１〜４６４，５１１〜５１３，５４３，５６１〜５６４ スイッチ
４８ メモリ
４９ Ｄ／Ａコンバータ
７−０ ＤＲＡＭコントローラ（コントローラ：回路ブロック）
７−１〜７−ｎ ＤＲＡＭチップ（デバイス：回路ブロック）
７０１，７０２ 終端抵抗
７０３ 信号伝送路（信号線）
７０４ クロック用終端抵抗
７０５ クロック発生源
７０６ クロック線
７１１ 共通タイミング信号生成回路
７８１ ドライバ回路
７８２ ＰＲＤ（部分応答検出回路）
７８３ イコライザ
１１００ 往きクロック生成回路
１２００ 復りクロック生成回路
１３００ 共通タイミング信号生成回路
１３０１ 第１の可変遅延回路
１３０２ 第２の可変遅延回路
１３０３ 位相比較回路
１３０４ 制御回路
２００１ メモリセルアレイ
２００２ ワードデコーダ（ワードデコーダ列）
２００３ センスアンプ（センスアンプ列）
２０１０ ライトアンプ
２１００ ドライバ（センスアンプ）
２１２０ カラムデコーダ（カラムデコーダ列）
２１２１ カラム系プリデコーダ
２１２２ ディレイ調整機能付きＣＬパルス生成回路
２２００ バス（信号伝送路）
２２０１ ローカルデータバス
２２０２ グローバルデータバス
２２０９ センスアンプドライバ
２３００ ＰＲＤ方式アンプ（ＰＲＤ方式データバスアンプ）
２３０１ ＰＲＤ機能部分
２３０２ アンプ用プリチャージ回路
２３０３ 差動アンプ
２３１０ 第１のＰＲＤアンプ
２３２０ 第２のＰＲＤアンプ
２３３０ ラッチ型アンプ
２３４０ カレントミラー型アンプ
２４００ プリチャージ回路
２４０１ ローカルデータバス・プリチャージ回路
２４０２ グローバルデータバス・プリチャージ回路
２４１３，２５００ ロード

Claims (8)

  1. 差動アンプと、
    前記差動アンプの第１入力部に接続された第１容量及び第２容量と、
    前記第１容量を介して前記第１入力部に接続された第１バス線と、
    前記差動アンプの第２入力部に接続された第３容量及び第４容量と、
    前記第３容量を介して前記第２入力部に接続された第２バス線と、
    前記第１バス線と前記第２容量の接続を制御する第１スイッチと、
    前記第１バス線と前記第４容量の接続を制御する第２スイッチと、
    前記第２バス線と前記第２容量の接続を制御する第３スイッチと、
    前記第２バス線と前記第４容量の接続を制御する第４スイッチと、
    前記第１入力部と前記第２入力部に接続され、基準電位線との間に設けられた第５スイッチと、を有し、
    前記第１および第４スイッチがオフで前記第２および第３スイッチがオンで前記第５スイッチがオンとなる第１状態において、前記第１バス線並びに前記第２バス線の第１信号状態を前記第１および第４容量並びに前記第３および第２容量に保持し、その後、
    前記第１および第４スイッチがオンで前記第２および第３スイッチがオフで前記第５スイッチがオフとなる第２状態において、前記第１バス線並びに前記第２バス線の第２信号状態を前記第１および第２容量並びに前記第３および第４容量に入力して、前記第２信号状態を前記差動アンプにより判定することを特徴とする信号受信回路。
  2. 前記第１バス線と前記第２バス線は相補型のバスを構成することを特徴とする請求項１に記載の信号受信回路。
  3. 前記第１および第３の容量の値をＣ１０とし、前記第２および第４の容量の値をＣ２０とし、前記バスの時定数をτとし、１ビット分のデータが該バスに現れる時間或いは１ビット分の周期をＴとしたとき、
    前記第１，第２、並びに，第３，第４の容量の値は、式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２をほぼ満たすようになっていることを特徴とする請求項１または２に記載の信号受信回路。
  4. 請求項１〜３のいずれか１項に記載の信号受信回路を第１および第２信号受信回路として２つ備えると共に、該第１または第２の信号受信回路の出力を択一的に選択して出力するマルチプレクサを備える信号受信システムであって、
    第１のタイミングにおいて、前記第１の信号受信回路で符号間干渉成分の推定を行うと共に、前記第２の信号受信回路でデータの判定を行い、且つ、
    第２のタイミングにおいて、前記第１の信号受信回路でデータの判定を行うと共に、前記第２の信号受信回路で符号間干渉成分の推定を行い、
    前記マルチプレクサにより、前記第１のタイミングで前記第２の信号受信回路で判定されたデータを選択し、且つ、前記第２のタイミングで前記第１の信号受信回路で判定されたデータを選択して出力することを特徴とする信号受信システム。
  5. 差動アンプと、
    前記差動アンプの第１入力部に接続された第１容量及び第２容量と、
    前記第１容量を介して前記第１入力部に接続された第１バス線と、
    前記差動アンプの第２入力部に接続された第３容量及び第４容量と、
    前記第３容量を介して前記第２入力部に接続された第２バス線と、
    前記第１バス線と前記第２容量の接続を制御する第１スイッチと、
    前記第１バス線と前記第４容量の接続を制御する第２スイッチと、
    前記第２バス線と前記第２容量の接続を制御する第３スイッチと、
    前記第２バス線と前記第４容量の接続を制御する第４スイッチと、
    前記第１入力部と前記差動アンプの出力部との間に設けられた第５スイッチと、
    前記第２入力部に接続され、基準電位線との間に設けられた第６スイッチと、を有し、
    前記第１および第４スイッチがオフで前記第２および第３スイッチがオンで前記第５および第６スイッチがオンとなる第１状態において、前記第１バス線並びに前記第２バス線の第１信号状態を前記第１および第４容量並びに前記第３および第２容量に保持し、その後、
    前記第１および第４スイッチがオンで前記第２および第３スイッチがオフで前記第５および第６スイッチがオフとなる第２状態において、前記第１バス線並びに前記第２バス線の第２信号状態を前記第１および第２容量並びに前記第３および第４容量に入力して、前記第２信号状態を前記差動アンプにより判定することを特徴とする信号受信回路。
  6. 前記第１バス線と前記第２バス線は相補型のバスを構成することを特徴とする請求項５に記載の信号受信回路。
  7. 前記第１および第３の容量の値をＣ１０とし、前記第２および第４の容量の値をＣ２０とし、前記バスの時定数をτとし、１ビット分のデータが該バスに現れる時間或いは１ビット分の周期をＴとしたとき、
    前記第１，第２、並びに，第３，第４の容量の値は、式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２をほぼ満たすようになっていることを特徴とする請求項５または６に記載の信号受信回路。
  8. 請求項５〜７のいずれか１項に記載の信号受信回路を第１および第２信号受信回路として２つ備えると共に、該第１または第２の信号受信回路の出力を択一的に選択して出力するマルチプレクサを備える信号受信システムであって、
    第１のタイミングにおいて、前記第１の信号受信回路で符号間干渉成分の推定を行うと共に、前記第２の信号受信回路でデータの判定を行い、且つ、
    第２のタイミングにおいて、前記第１の信号受信回路でデータの判定を行うと共に、前記第２の信号受信回路で符号間干渉成分の推定を行い、
    前記マルチプレクサにより、前記第１のタイミングで前記第２の信号受信回路で判定されたデータを選択し、且つ、前記第２のタイミングで前記第１の信号受信回路で判定されたデータを選択して出力することを特徴とする信号受信システム。
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JP6424847B2 (ja) * 2016-02-16 2018-11-21 京セラドキュメントソリューションズ株式会社 伝送装置及びこれを備えた画像形成装置
KR102520454B1 (ko) * 2021-11-25 2023-04-11 재단법인대구경북과학기술원 차동 바이폴라 구조에 기반하는 펄스 부스트 장치

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