図2は図1の信号伝送システムにより伝送された信号データの一例を示す波形図である。
LSIやボード間、或いは、匡体間でデータ信号を伝送する場合、伝送路(ケーブル102)等による伝送距離が比較的長かったり、伝送路の導体幅が狭い場合等には、表皮効果その他の高周波損失により符号間に干渉が生じて、信号データの『0』,『1』を正確に判別することが難しくなって高速の信号伝送が困難になる。すなわち、例えば、図1に示すような信号伝送システムにおいて、送信側の差動ドライバ101から受信側の差動レシーバ103に対して、ケーブル102を介してデータ”101001011…”を伝送したとき、受信側(差動レシーバ103)に送られた信号データの波形は図2に示すような歪んだものになって、例えば、本来差動信号の電圧値が交差するはずの個所(EP)で交差が生じないために、通常の差動増幅器を用いた差動レシーバ(103)では、送られてきたデータを”100001111…”として誤って判定してしまう。
また、例えば、数Gbpsの高速信号をプリント基板上の配線や銅ケーブルに通した場合も同様であり、受信波形は『0』,『1』といったディジタル的な信号というよりは、図2に示すような、むしろアナログ的な『0』,『1』の中間値を取る波形になる。そのため、高速信号送受信回路(トランシーバ回路)が正しく動作するためには、実際にレシーバに届いている波形に関するデータを取得し、この値に基づいてトランシーバ回路の調整を行うことが必要になる。
しかしながら、従来技術においては、例えば、LSIをプリント基板上に実装した状態で実際の波形を観測する手段がないため、レシーバで信号が受信できるか否かといっただけの判定(go/no−go型の判定)しか行うことができなかった。
ところで、LSIやボード間、或いは、匡体間での信号伝送において、伝送距離が比較的長い場合等には、通常、差動の信号伝送が利用される。これは、信号の伝送過程で伝送路(信号線)に誘起される雑音が、一般に、信号に対してコモンモード雑音になる場合が多く、差動伝送ではコモンモード雑音の除去が可能だからである。
図3は従来のレシーバの一例を示す回路図であり、差動レシーバを示すものである。図3において、参照符号131および132はPチャネル型MOSトランジスタ(PMOSトランジスタ)を示し、また、133〜135はNチャネル型MOSトランジスタ(NMOSトランジスタ)を示している。
図3に示されるように、従来のレシーバは、例えば、差動信号(V+,V-)を受信するために、トランジスタの差動ペアを用いた差動増幅段により構成されている。しかしながら、差動ペアの動作が正常に行われるのは、差動増幅段が能動素子として動作する場合に限られる。さらに、例えば、大きなコモンモード電圧が加わると差動増幅段の特性はコモンモード雑音が小さい場合とは異なってしまい、設計通りの特性が出ないことにもなる。
すなわち、差動増幅段のような能動素子を用いたコモンモード電圧除去手段は、対応できるコモンモード電圧範囲をそれほど大きくすることができないといった解決すべき課題がある。また、従来、トランスを使用して広い範囲のコモンモード電圧が除去することが行われているが、これは、例えば、LSIの外部に直流信号を通さない外付けの受動部品(トランス)を付加することになり、コスト上昇の大きな要因になる。
本発明は、信号伝送を行う回路において、大きなコモンモード電圧を除去することのできるレシーバの提供を目的とする。
本発明の第1の態様によれば、複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも1つを特定の電圧値に保たれたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバが提供される。
本発明の第2の態様によれば、複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも1つを特定の電圧値にプリチャージされたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバが提供される。
[備考]
1. 入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とするレシーバ。
2. 項目1に記載のレシーバにおいて、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とするレシーバ。
3. 項目2に記載のレシーバにおいて、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とするレシーバ。
4. 項目3に記載のレシーバにおいて、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とするレシーバ。
5. 項目1に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とするレシーバ。
6. 項目1に記載のレシーバにおいて、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
7. 項目1に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
8. 項目1に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
9. 項目1〜8のいずれか1項に記載のレシーバにおいて、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とするレシーバ。
10. 入力する信号を受け取るレシーバと、信号を出力するドライバとを有するトランシーバ回路であって、前記レシーバは、前記入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とするトランシーバ回路。
11. 項目10に記載のトランシーバ回路において、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とするトランシーバ回路。
12. 項目11に記載のトランシーバ回路において、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とするトランシーバ回路。
13. 項目12に記載のトランシーバ回路において、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とするトランシーバ回路。
14. 項目10に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とするトランシーバ回路。
15. 項目10に記載のトランシーバ回路において、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
16. 項目10に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
17. 項目10に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
18. 項目10〜16のいずれか1項に記載のトランシーバ回路において、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とするトランシーバ回路。
19. 項目10に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバにより予め定められたテストパターンを他のトランシーバ回路のレシーバへ送出するテストパターン送出手段と、他のトランシーバ回路のドライバから送出されたテストパターンを前記レシーバで受け取って前記判定回路により所定のタイミングで判定するテストパターン判定手段と、前記オフセットのレベルを調整して前記テストパターンのレベルを検出するテストパターンレベル検出手段と、を備え、該テストパターンレベル検出手段の出力により前記レシーバのイコライゼーションのパラメータを調整することを特徴とするトランシーバ回路。
20. 項目10に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバによりデータの『0』と『1』との境界にあると判定されるべき境界信号を他のトランシーバ回路のレシーバへ送出する境界信号送出手段と、他のトランシーバ回路のドライバから送出された境界信号を前記レシーバで受け取って前記判定回路の判定結果がデータの『0』と『1』との境界になる境界オフセットを探索する境界オフセット探索手段と、を備え、前記境界オフセットを通常の入力信号の受信時に前記レシーバに与えることにより該レシーバのゼロ調整を行うことを特徴とするトランシーバ回路。
21. 項目10に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバにより予め定められたテストパターンを他のトランシーバ回路のレシーバへ送出するテストパターン送出手段と、他のトランシーバ回路のドライバから送出されたテストパターンを前記レシーバで受信タイミングを逐次変化させながら受信して該テストパターンのレベルを検出する受信タイミング変化テストパターンレベル検出手段と、該受信タイミング変化テストパターンレベル検出手段の出力により該トランシーバ回路のパラメータを調整する演算回路と、を備えたことを特徴とするトランシーバ回路。
22. 第1のトランシーバ回路と、第2のトランシーバ回路と、該第1および第2のトランシーバ回路を繋ぐ信号伝送路とを有する信号伝送システムであって、
該各トランシーバ回路は、入力する信号を受け取るレシーバと、信号を出力するドライバとを有し、前記レシーバは、前記入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とする信号伝送システム。
23. 項目22に記載の信号伝送システムにおいて、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とする信号伝送システム。
24. 項目23に記載の信号伝送システムにおいて、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とする信号伝送システム。
25. 項目24に記載の信号伝送システムにおいて、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とする信号伝送システム。
26. 項目22に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とする信号伝送システム。
27. 項目22に記載の信号伝送システムにおいて、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
28. 項目22に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
29. 項目22に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
30. 項目22〜29のいずれか1項に記載の信号伝送システムにおいて、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とする信号伝送システム。
31. 項目22に記載の信号伝送システムにおいて、前記第1のトランシーバ回路のドライバから予め定められたテストパターンを送出し、前記第2のトランシーバ回路のレシーバで該テストパターンを定められたタイミングで判定し、該第2のトランシーバ回路におけるオフセットのレベルを調整して前記テストパターンのレベルを検出し、該第2のトランシーバ回路におけるレシーバのイコライゼーションのパラメータを調整するようにしたことを特徴とする信号伝送システム。
32. 項目22に記載の信号伝送システムにおいて、前記第1のトランシーバ回路のドライバによりデータの『0』と『1』との境界にあると判定されるべき境界信号を前記第2のトランシーバ回路のレシーバへ送出し、該境界信号を該第2のトランシーバ回路のレシーバで受け取って当該レシーバにおける判定回路の判定結果がデータの『0』と『1』との境界になる境界オフセットを探索し、該境界オフセットを通常の入力信号の受信時に前記第2のトランシーバ回路のレシーバに与えることにより当該レシーバのゼロ調整を行うことを特徴とする信号伝送システム。
33. 項目22に記載の信号伝送システムにおいて、前記第1のトランシーバ回路のドライバにより予め定められたテストパターンを前記第1のトランシーバ回路のレシーバへ送出し、該テストパターンを該第2のトランシーバ回路のレシーバで受信タイミングを逐次変化させながら受信して該テストパターンのレベルを検出し、当該第2のトランシーバ回路のパラメータを調整することを特徴とするトランシーバ回路。
34. 複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、
前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも1つを特定の電圧値に保たれたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバ。
35. 複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、
前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも1つを特定の電圧値にプリチャージされたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバ。
36. 項目34または35に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記コモンモード電圧に対応する電圧値を発生する対応電圧発生回路と、該対応電圧発生回路の出力電圧により前記容量の一端を充電する容量充電手段と、を備えたことを特徴とするレシーバ。
37. 項目34または35に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記複数の信号線の差電圧で入力容量を充電する差電圧容量充電手段と、充電期間に続いて該入力容量の端子を判定回路の入力端子に接続する接続制御手段と、を備えたことを特徴とするレシーバ。
38. 項目37に記載のレシーバにおいて、前記差電圧容量充電手段は、前記容量の一方のノードを一定電圧に接続することにより、前記コモンモード電圧の除去と差動のシングルエンド変換を同時に行うようにしたことを特徴とするレシーバ。
39. 項目37に記載のレシーバにおいて、前記差電圧容量充電手段は、前記容量の2つのノードをそれぞれシングルエンド増幅器に入力するようになっていることを特徴とするレシーバ。
40. 項目34または35に記載のレシーバにおいて、前記容量ネットワークは、PRDを実現するようになっていることを特徴とするレシーバ。
41. 項目34または35に記載のレシーバにおいて、該レシーバは、前記容量ネットワークから信号を受け取る2つのシングルエンド増幅器の出力に対して前記コモンモード電圧を除去するためのフィードバックを行うようになっていることを特徴とするレシーバ。
42. 項目34または35に記載のレシーバにおいて、前記容量ネットワークは、2つ以上の結合容量を有し、該結合容量をプリチャージ期間で並列接続すると共に、判定期間で直列接続するようにしたことを特徴とするレシーバ。
図4は本発明に係る第1の形態のレシーバの原理構成を示すブロック回路図であり、図5は図4のレシーバの動作を説明するための図である。
図4に示されるように、本発明の第1の形態は、レシーバ3に対して既知のオフセット電圧(Voff+, Voff-)を与える手段を設けるようになっている。そして、オフセットを与えた波形は、レシーバ3の判定回路により基準電圧と比較され、その結果によりディジタル的な信号(『0』或いは『1』)に変換される。具体的に、基準電圧より入力が大きければ、判定回路は『1』を出力し、また、小さければ『0』を出力する。
すなわち、図5に示されるように、差動(相補)の入力信号の電圧レベルをV+,V- とすると、実行入力Vaは、Va={(V+)−(V-)}+{(Voff+)−(Voff-)}になり、判定回路による出力『0』或いは『1』の反転は、実行入力Vaの符号が反転する場合である。従って、レシーバの判定出力の『0』と『1』とが反転する境界は、{(V+)−(V-)}=−{(Voff+)−(Voff-)}の場合である。また、{(V+)−(V-)}>−{(Voff+)−(Voff-)}の場合には、レシーバの判定出力は『1』になり、逆に、{(V+)−(V-)}<−{(Voff+)−(Voff-)}の場合には、レシーバの判定出力は『0』になる。
本発明の第1の形態に係るレシーバでは、例えば、オフセット電圧(Voff+, Voff-)の値をD/Aコンバータによりディジタル的に制御しながら、周期的なテストパターンに対して判定を繰り返し、レシーバの判定回路の出力が『0』と『1』との間で反転する境界を探すことにより、入力信号(V+,V-)のアナログ的な値をD/Aコンバータの分解能で知ることができる。さらに、テストパターンに対して相対的に判定タイミングを少しずつずらしながら判定を行うことにより、レシーバに入力される信号のアナログ値を正確に知ることもできる。
換言すると、判定タイミングを固定した状態でオフセット電圧を順次変化させて判定回路の出力が『0』と『1』との間で反転する境界を探索することで、その固定された判定タイミングにおける信号のレベルを知ることができ、さらに、その判定タイミングを順次変化させて同様の処理を繰り返すことにより各判定タイミングにおける信号のレベル(すなわち、アナログ的な信号波形)を確認することができる。
このように、本発明の第1の形態によれば、まず、レシーバに入力される信号のアナログ的な値を収集することができ、高速(例えば、数Gbps程度)の信号伝送を行っている場合でも、チップが実装された状態での信号の伝送波形およびその波形の品質等の評価を行うことができる。また、本発明の第1の形態によれば、アナログ的なデータを元にトランシーバのパラメータ(イコライズに用いるパラメータ等)を調整することができ、さらに、トランジスタの閾値電圧(Vth)のばらつきによるレシーバの入力オフセット電圧の調整も可能になる。
従って、本発明の第1の形態は、ディジタル的な動作を行うレシーバを用いてレシーバの入力端子に入力される信号波形のアナログ値を正確に知ることができ、トランシーバ回路の評価・診断、および、パラメータの調整等を行うことが可能になる。その結果、テストに要するコストを削減することができ、さらに、性能的にも優れた高速信号伝送用トランシーバを実現することが可能になる。
本発明によれば、信号伝送を行う回路において、大きなコモンモード電圧を除去することのできるレシーバを提供することができる。
図6は本発明が適用される信号伝送システムの一例を概略的に示すブロック回路図である。図6において、参照符号1はドライバ(差動ドライバ)、21,22は信号伝送路(ケーブル)、3はレシーバ、そして、41,42は終端抵抗を示している。
ドライバ1は、例えば、1.25Gbps のデータ転送速度でNRZ信号を信号伝送路(ケーブル)21,22に送出する。ドライバ1から出力された信号は、ケーブル21,22を通って終端抵抗41,42で終端された後にレシーバ3の入力端子(V+,V-)に入力される。
図7は本発明の第1実施例としてのレシーバを示す回路図であり、図6におけるレシーバ3を示すものである。図7において、参照符号31,32はPチャネル型MOSトランジスタ(PMOSトランジスタ)、33〜38はNチャネル型MOSトランジスタ(NMOSトランジスタ)、そして、39は判定回路(ラッチ回路)を示している。なお、参照符号Vcnは、トランジスタ35および38のゲートに印加されるバイアス電圧を示している。
図7に示されるように、レシーバ3は、入力信号(入力電圧V+,V-)を印加するための差動ペアトランジスタ33,34およびオフセット信号(オフセット電圧Voff+, Voff-)を印加するための差動ペアトランジスタ36,37を有するプリアンプと、そのプリアンプの出力を判定する判定回路(リジェネラティブ(regenerative)ラッチ回路)39と、を備えている。すなわち、第1の差動ペアの一方のトランジスタ33のゲートには正論理の入力信号V+ が供給され、また、他方のトランジスタ34のゲートには負論理の入力信号V- が供給される。さらに、第2の差動ペアの一方のトランジスタ36のゲートには正論理のオフセット信号Voff+が供給され、また、他方のトランジスタ37のゲートには負論理のオフセット信号Voff-が供給される。そして、第1および第2の差動ペアを有するプリアンプの出力をラッチ信号LATによりリジェネラティブラッチ回路(判定回路)39で取り込んで、出力『0』或いは『1』の判定が行われる。ここで、第2の差動ペア(オフセット電圧印加用差動ペア)に与えられるオフセット信号(オフセット差動電圧Voff+, Voff-)は、その電圧レベルが既知になっている。
本第1実施例によれば、判定回路39が動作するタイミングでの受信電圧(入力電圧V+,V-)が基準電圧(オフセット電圧Voff+, Voff-)を上回っているかどうか、正確には、{(V+ )−(V- )}が−{(Voff+)−(Voff-)}を上回っているかどうかを判定することができ、ドライバからレシーバまでの信号伝送系の品質を評価することができる。また、判定結果(判定出力)は『0』或いは『1』のディジタルデータとして出力されるため、トランシーバの制御を行うロジック回路やプロセッサ側に転送することで、評価や特性調整等に利用することが可能になる。例えば、装置に不具合があった場合、本第1実施例によりチップやケーブルが実装された状態で、テストパターンに対して受信波形が基準値以上かどうかを知ることができるため、早急な対策を設けることが可能になる。
図8は本発明の第2実施例としてのレシーバを示すブロック回路図である。図8において、参照符号4は、オフセットコードをディジタル/アナログ変換して出力するD/Aコンバータを示している。
図8に示されるように、本第2実施例は、図7に示す第1実施例に対して、オフセットのレベル(オフセット値:オフセット電圧)を増加または減少させる手段を備えている。具体的に、例えば、テストパターンを周期的に繰り返して印加しながらオフセット値をD/Aコンバータ5を用いて最小値から最大値まで1ステップづつ変化させ、判定値の『0』と『1』とがどこで切り替わるかを観察する。これにより、レシーバ(判定回路)3に加えられた信号値(V+,V-)をD/Aコンバータ5の分解能で知ることができ、アナログ的な受信信号の値(入力信号のレベル)を、例えば、LSIをプリント基板上に実装した状態で知ることができる。ここで、D/Aコンバータ5に与えるオフセットコードとしては、例えば、6ビットまたは7ビットとすることができる。
図9は図8のレシーバにおけるD/Aコンバータ5の一例を示す回路図である。
図9に示されるように、D/Aコンバータ5は、例えば、複数のPMOSトランジスタ511〜513,521〜523,…,5n1〜5n3、および、負荷抵抗501,502を備えて構成されている。トランジスタ511,521,…,5n1のゲートにはバイアス電圧Vcpが印加され、また、トランジスタ512,522,…,5n2および513,523,…,5n3のゲートには、それぞれオフセットコードb1,b2,…,bnおよび/b1,/b2,…,/bnが供給されている。そして、トランジスタ512,522,…,5n2および513,523,…,5n3を流れる電流は、まとめられて負荷端抵抗502および501に流れ、オフセット電圧Voff-およびVoff+が出力される。すなわち、D/Aコンバータ5は、オフセットコード(b1,/b1;b2,/b2;…;bn,/bn)に応じたレベルのオフセット電圧Voff+,Voff-を発生するようになっている。
図10は本発明の第3実施例としてのレシーバを示すブロック回路図である。図10において、参照符号6は位相インターポレータを示し、また、7はコントローラを示している。
図8と図10との比較から明らかなように、本第3実施例では、上述した第2実施例に加えて、受信タイミング(判定タイミング)を受信信号(入力信号)に対して相対的にずらす手段(位相インターポレータ6)が設けられている。ここで、位相インターポレータ6は、知られている様々な構成のものを適用することができる。
すなわち、レシーバ3(判定回路39)は、例えば、位相インターポレータ6からのタイミングパルスLATの立ち上がりエッジで動作する。位相インターポレータ6に与える位相コードは、例えば、通常の信号受信時はクロックリカバリ回路(図示しない)からの6ビットディジタル信号で制御されるが、波形診断時には別途制御回路(コントローラ7)から与えれる信号で制御される。なお、コントローラ7は、レシーバ3の出力を受け取ってD/Aコンバータ5に与えられるオフセットコードを発生するだけでなく、位相インターポレータ6に与えられる位相コード(例えば、6ビットディジタル信号)も発生するようになっている。
本第3実施例によれば、僅かな回路を付加するだけで(タイミング発生回路への僅かな付加回路を設けるだけで)、受信信号(入力信号)のレベルだけでなく受信信号の波形までも高い時間分解能で取得することができる。具体的に、例えば、位相インターポレータ6のクロック周波数が625MHz(1周期が1.6ns)で位相コードが6ビットの信号の場合、25psの時間分解能で受信信号の波形を得ることができる。なお、受信信号のレベルは、前述した第2実施例と同様に、D/Aコンバータ5の分解能(例えば、6ビットまたは7ビットのオフセットコード)により規定される。
図11は本発明の第4実施例としてのレシーバを示すブロック回路図である。図11において、参照符号300はレシーバ(差動レシーバ)を示し、500は電流D/Aコンバータを示している。
図11に示されるように、本第4実施例では、レシーバ300は一般的な差動レシーバであり、このレシーバ300の前段(入力段)において、オフセットを与えるようになっている。すなわち、信号伝送路21および22に設けられた終端抵抗41および42に対してオフセットコードにより電流値が制御されるD/Aコンバータ500を設け、レシーバ300の入力端子にD/Aコンバータ500の定電流源から電流を注入することで、レシーバ300の入力段において受信信号(V+,V-)に対してオフセット電圧(Voff+,Voff-)を与えるようになっている。ここで、D/Aコンバータ500は、例えば、6ビット程度のオフセットコードにより制御されるようになっている。
このように、本第4実施例によれば、受信側で終端されているレシーバであれば、レシーバの回路方式に依存することなく、オフセット(Voff+,Voff-)を与えることができる。さらに、レシーバ300の内部ノードに余計な回路を付加する必要がなく、低インピーダンス(終端抵抗が並列に入っているため)の入力側に付加回路がつくため回路の高速性を損なうことがないという利点もある。なお、本第4実施例では、レシーバ300として、リジェネラティブラッチ回路を使用している。
図12は本発明の第5実施例としてのレシーバを示すブロック回路図である。図12において、参照符号311,312は終端抵抗、313〜316は容量、そして、321〜326はスイッチを示している。
本第5実施例において、まず、プリチャージ期間ではスイッチ321,324をオフ状態とし、スイッチ322,323,325,326をオン状態として、容量314,315にプリチャージ電圧Vprと基準電圧Vo(Vo-,Vo+)との差電圧を印加して電荷を蓄える。次に、リジェネラティブラッチ回路300により受信信号を判定する場合には、図12に示されるように、スイッチ321,324をオン状態とし、スイッチ322,323,325,326をオフ状態として、容量314,315と容量313,316を並列に接続する。
すなわち、レシーバ(リジェネラティブラッチ回路300)は容量により入力と結合しており、ラッチ回路300の入力ノードはプリチャージ期間にプリチャージ電圧Vprにプリチャージされる。一方、容量314,315を挟んで信号線側のノードは、オン状態のスイッチ322,323により基準電圧Vo(Vo-,Vo+)が与えられる。ここで、プリチャージ電圧Vprの値を、例えば、6ビットのD/Aコンバータにより制御することによりオフセット電圧(Voff+,Voff-)を調整することができる。なぜなら、容量314,315の両端の電圧は(Vpr−Vo)であり、判定期間にはこの電圧が入力に加えられるからである。
本第5実施例は、入力端子がゲート電極に接続されていれば、いかなる回路方式のレシーバに対しても適用することができる。また、オフセット電圧を与える機構が本質的に線形であるため、非線形性に起因する歪みが発生しない利点もある。
図13は本発明の第6実施例としてのレシーバを示すブロック回路図である。
図13に示されるように、本第6実施例では、判定回路(リジェネラティブラッチ回路39)の入力段は,定電流のテイル電流を持つ差動ペアである。すなわち、本来の入力の差動ペア(トランジスタ323,324)に加えて一定の差動電流(Io+, Io-)を流し込む定電流回路(トランジスタ327,328)を設けるようになっている。これらの電流は、PMOSトランジスタ(負荷デバイス)321,322に流れ込み、この出力をリジェネラティブラッチ回路(判定回路)で判定するようになっている。なお、トランジスタ327,328とカレントミラー接続されたトランジスタ326,329を流れる電流Io+, Io-は、前述した図9に示すようなD/Aコンバータ(5)によりその値(オフセットのレベル)を変化させることができる。
本第6実施例は、上述した第5実施例に比べて、電圧ではなく電流によりオフセットを与えることになるため、より一層高速の信号伝送に対しても適用することができる。さらに、より小さな制御電流でバイアスを変化させることができるため、消費電流の低減も可能である。
図14は本発明の第7実施例としてのレシーバを示すブロック回路図である。図14において、参照符号331,332は終端抵抗、333,334,341〜343,351〜353は容量、そして、335〜340,344〜346,354〜356はスイッチを示している。ここで、容量341〜343,351〜353およびスイッチ344〜346,354〜356は、イコライズパラメータを制御するためのものであり、図14ではそれぞれ3個ずつ描いているが、それに限定されるものではない。
本第7実施例において、まず、プリチャージ期間では、図14に示されるように、スイッチ335〜338をオン状態とし、スイッチ339,340をオフ状態として、容量333,334に基準電圧Vo(Vo-,Vo+)と参照電圧Vref との差電圧を印加して電荷を蓄える。次に、レシーバ(リジェネラティブラッチ回路300)により受信信号を判定する場合には、スイッチ335〜338をオフ状態とし、スイッチ339,340をオン状態とする。
すなわち、本第7実施例は、前述した第5実施例に加えて、レシーバ300の入力結合容量がPRD(Partial Response Detection)を行う構成になっている。このPRDは、入力信号の波形に対してイコライゼーションを行い、イコライズのパラメータは、容量値をスイッチすることで制御される。すなわち、スイッチ344〜346,354〜356は、例えば、電源投入時等のイニシャライズ時において、例えば、入力信号を高感度に受信できるようにオン/オフ状態が決められ、以後、受信信号の判定動作等に関わりなくそのスイッチ状態を保持する。すなわち、本第7実施例は、2ビットの連続した信号を受信し、後の信号の受信レベルの前のビットへの依存度が最小になるようにイコライズのパラメータを選択する(スイッチ344〜346,354〜356のスイッチ状態を制御する)ことで最適なイコライズを可能とするものである。
図15は本発明の第8実施例としての信号伝送システムを示すブロック回路図である。ここで、終端抵抗41および42に印加する終端電圧Vttは、レシーバ3に最適な電圧とされている。
本第8実施例は、ドライバ1が出力段をハイインピーダンス状態にすることで2つの信号ペア(相補信号V+,V-)の差電圧が零になる信号を出力する機能を持っている。すなわち、図15に示されるように、ドライバ1の出力段のインバータ13,14と高電位および低電位の電源線(Vdd,Vss)との間に設けられたPMOSトランジスタ11およびNMOSトランジスタ12のゲートに対してそれぞれ信号Hiz(高レベル『H』)および/Hiz(低レベル『L』)を印加してインバータ13および14に電流を流れないようにし、その状態で、レシーバ3の判定回路(39)を動作させて判定結果(判定出力)が『0』或いは『1』に切り替わるオフセット電圧(Voff+,Voff-)を求めるようになっている。
そして、上記のオフセット電圧を通常の信号受信時に用いることにより、判定回路は、入力オフセットが補償された状態で受信信号を判定することが可能になる。本第8実施例では、トランジスタの特性バラツキにより判定回路の入力にオフセット電圧が生じたとしても、それを補償することができるため高感度の受信が可能になる。
図16は本発明の第9実施例としてのレシーバを示すブロック回路図である。図16において、参照符号8は、図14を参照して説明したPRD容量ネットを示している。
本第9実施例では、トランシーバの特性を調整する期間(例えば、電源投入時のイニシャライズ期間)に、他のトランシーバ回路のドライバからテストパターン(例えば、『1000』等のデータパターン)を周期的に送出し、D/Aコンバータ5を介してオフセット電圧(Voff+,Voff-)を変化させると共に、位相インターポレータ6を介して判定タイミングを順次変化させて、そのテストパターンをレシーバ3(判定回路)で受信し、受信波形のアナログ値を取得する。これらの値は、コントローラ(制御用のプロセッサ)70に送られ、コントローラ70は、その受信データからオフセット電圧の最適値(最適なオフセットコード)、受信タイミングの最適値(最適な位相コード)、および、符号間干渉を最小とするイコライズパラメータ(最適な容量コード)を算出し、これらレシーバ制御コードの値をレシーバにセットする。ここで、PRD容量ネット8に供給される容量コードは、図14におけるスイッチ344〜346および354〜356のオン/オフ状態を制御するためのものである。なお、受信波形のアナログ値を取得したコントローラ70は、テストパターンを送出した他のトランシーバ回路のドライバに対して、例えば、信号の振幅レベルを調整するようにフィードバック制御することもできる。
このように、本第9実施例によれば、受信信号を最大にするオフセット電圧および受信タイミング、並びに、符号間干渉を最小化するイコライズパラメータを用いて入力信号を受信することができるため、高感度の信号受信が可能になる。
以上説明したように、本発明の第1〜第9実施例(第1の形態)によれば、実装状態で信号波形の品質評価ができ、また、実装状態でイコライズのパラメータの最適化ができるため、保守性に優れた好感度のレシーバ、トランシーバ回路および信号伝送システムを提供することが可能になる。
ところで、前述したように、LSIやボード間、或いは、匡体間での信号伝送において、伝送距離が比較的長い場合等には、通常、差動の信号伝送が利用されるが、例えば、図3に示すような従来の差動レシーバでは、対応できるコモンモード電圧範囲をそれほど大きくすることができなかった。
以下に説明するレシーバ回路は、大きなコモンモード電圧を除去することのできるものである。
図17は本発明に係る第2の形態のレシーバの原理を説明するための図(その1)であり、図17(a)は各信号線SL0〜SLnを示し、図17(b)はサンプル期間の容量ネットワークを示し、そして、図17(c)は判定期間の容量ネットワークを示している。ここで、例えば、信号線SL0は共通とされ、この共通信号線SL0と各信号線SL1〜SLn間でそれぞれ信号を伝送するようになっている。なお、参照符号V0〜Vnは各信号線SL0〜SLnの信号レベル(電圧)を示し、C0,C1,C2,…は容量を示している。
まず、図17(b)に示されるように、サンプル期間において、容量ネットワークの各ノード(n+1個のノード)は、それぞれV0,V1,…,Vnという電圧に充電されものとする。
次に、図17(c)に示されるように、判定期間において、電圧V0が印加されたノードを零電位に接続すると、他のノードの電圧はそれぞれV1−V0,V2−V0,…,Vn−V0になる。すなわち、全てのノード電圧から電圧V0が差し引かれることになる。
ここで、もし、電圧V0がコモンモード電圧であれば、他のノードの電圧からはコモンモード電圧が差し引かれることになる。従って、この電圧をレシーバの入力に繋げば、レシーバには、コモンモード電圧の差し引かれた電圧(信号)が入力され、コモンモード電圧を除去することが可能になる。
図18は本発明に係る第2の形態のレシーバの原理を説明するための図(その2)であり、図18(a)はサンプル期間における容量およびレシーバの接続関係を示し、また、図18(b)は判定期間における容量およびレシーバの接続関係を示している。
図18(a)に示されるように、サンプル期間において、各容量C1,C2,C3,…は、それぞれ信号線SL0とSL1,SL2,SL3,…との間に接続されて、信号線SL0の電圧V0との差電圧(V1−V0,V2−V0,V3−V0,…)が印加される。このとき、各判定回路DT1〜DTnの入力は、プリチャージ電圧Vprにプリチャージされる。
図18(b)に示されるように、判定期間において、各容量C1,C2,C3,…は、信号線SL0〜SLnから切り離され、それぞれ各判定回路DT1〜DTnの入力に接続される。
すなわち、図18では、図17において、基準信号線SL0のノード(V0)を零電位に接地する代わりに、基準信号線SL0と各信号線SL1〜SLnとの差電圧を容量C1〜Cnの両端に印加しておき、これらの容量を予め一定電位にプリチャージされていたレシーバ(DT1〜DTn)の入力ノードに接続することにより、コモンモード電圧を除去するようになっている。
これら図17および図18を参照して説明したレシーバは、両方とも入力信号とレシーバの入力端子を接続する複数のスイッチおよび容量を備えた容量ネットワークを使用し、この容量ネットワークの1つのノードにコモンモード電圧が発生するように構成して、そのノードを一定電位に接続するか、或いは、一定電位にプリチャージされたノードに接続することにより、コモンモード電圧が除去された差動電圧のみを入力するようになっている。
このように、本発明の第2の形態によれば、コモンモード電圧除去手段は、受動素子(容量)の切り替えによって実現されるため、たとえトランジスタ特性がばらついたとしてもコモンモード電圧の除去特性に影響を与えることがない。さらに、コモンモード雑音が大きく変化しても、その除去性能は影響を受けず、後段のレシーバにもコモンモード電圧が殆ど伝搬しないため、コモンモード雑音耐性の大きなレシーバが実現できる。
図19は本発明の第10実施例としてのレシーバを示す回路図(サンプル期間)であり、図20は本発明の第10実施例としてのレシーバを示す回路図(判定期間)である。図19および図20において、参照符号40はレシーバ(リジェネラティブラッチ回路)、R11,R12は終端抵抗、C11,C12は結合容量、そして、SW11〜SW16はスイッチを示している。なお、参照符号SL0,SL1は差動(相補)信号線を示している。
図19に示されるように、リジェネラティブラッチ回路40は、PMOSトランジスタ411〜416およびNMOSトランジスタ421〜425を備えて構成され、ラッチ信号LATがトランジスタ411,416および423のゲートに供給されている。すなわち、ラッチ信号LATが低レベル『L』のとき(プリチャージ期間)、NMOSトランジスタ423はオフ状態でPMOSトランジスタ411および416はオン状態になって、ラッチ回路40の入力(トランジスタ422および425のゲート入力)はプリチャージ電圧Vprにプリチャージされる。そして、ラッチ信号LATが高レベル『H』になると、プリチャージ電圧Vprは遮断され、NMOSトランジスタ423がオン状態になって、入力信号が取り込まれる。
まず、図19に示されるように、サンプル期間(プリチャージ期間)では、スイッチSW11〜SW13をオン状態でスイッチSW14〜SW16をオフ状態にして、結合容量C11およびC12を信号線SL0,SL1に接続する。また、これらの結合容量C11およびC12他のノードは、コモンモード電位になるノードNCに接続される。このノードNCは、オン状態のスイッチSW12により終端抵抗R11,R12を接続した中点に接続される。なお、前述したように、プリチャージ期間(サンプル期間)には、ラッチ回路40の入力ノードはプリチャージ電圧Vprにプリチャージされる。
次に、図20に示されるように、判定期間では、スイッチSW11〜SW13をオフ状態でスイッチSW14〜SW16をオン態にして、結合容量C11,C12を信号線SL0,SL1および終端抵抗R11,R12の接続中点から切り離し、ラッチ回路40の入力ノードおよび基準電圧Vref に接続する。これにより、信号線SL0,SL1におけるコモンモード電圧は完全に除去され、従って、ラッチ回路40の入力にコモンモード電圧が現れることはない。
すなわち、プリチャージ期間において、2つの容量C11,C12は、それぞれコモンモード電圧ノードNCと信号線SL0,SL1の間で充電され、そして、判定期間において、コモンモード電圧が印加されていたノードNCは基準電圧Vref に繋がれ、また、信号線電圧(V0,V1)が印加されていたノードはラッチ回路(差動レシーバ)40の入力に接続される。このようにすることで、ラッチ回路40の入力におけるコモンモード電圧を除去することができる。
本実施例(以下の各実施例でも同様)では、コモンモード電圧除去手段は受動素子(容量)の切り替えによって実現されるため、たとえトランジスタ特性がばらついても除去特性が影響を受けることがなく、また、コモンモード雑音が大きく変化しても除去性能は影響を受けず、さらに、後段の回路にもコモンモード電圧が殆ど伝搬しない。その結果、コモンモード雑音耐性の大きなレシーバを実現することができる。
図21は図19および図20におけるスイッチの一例を示す回路図である。
図21に示されるように、各スイッチSW(SW11〜SW16)は、例えば、PMOSトランジスタ401およびNMOSトランジスタ402よりなるトランスファゲートにより構成され、制御信号SSを直接およびインバータ403で反転してトランジスタ402および403のゲートに供給するようになっている。すなわち、トランスファゲートは、制御信号SSが高レベル『H』のときにオン状態となり、逆に、低レベル『L』のときにオフ状態になる。
図22は本発明の第11実施例としてのレシーバを示す回路図(サンプル期間)であり、図23は本発明の第11実施例としてのレシーバを示す回路図(判定期間)である。
まず、図22に示されるように、サンプル期間(プリチャージ期間)では、スイッチSW21,SW24をオフ状態でスイッチSW22,SW23,SW25,SW26をオン状態にする。すなわち、結合容量C21およびC22には、各一方のノードはスイッチ(SW22,SW23)および終端抵抗(R11,R12)を介してコモンモード電圧が印加され、また、各他方のノードはラッチ回路40の入力ノードのプリチャージ電圧Vprにプリチャージされる。このとき、コモンモード電圧は、終端抵抗R11およびR12の中点電圧を用いる。
次に、図23に示されるように、判定期間では、スイッチSW21,SW24をオン状態でスイッチSW22,SW23,SW25,SW26をオフ状態にする。すなわち、結合容量C21およびC22は、コモンモード電圧が印加されていた各一方のノードがスイッチ(SW21,SW22)を介して信号線SL0,SL1に接続され、また、プリチャージスイッチ(SW25,SW26)はオフにされる。
このように、本第11実施例では、プリチャージ期間が終わってプリチャージ電圧Vprからラッチ回路40の入力ノードが切り離されるとき、この入力ノードの電圧が常に一定(プリチャージ電圧Vpr)となるため、入力ノードに注入されるチャネル電荷が信号電荷に依存することがなく、より精度の高い信号判定が可能になる。
図24は本発明の第12実施例としてのレシーバを示す回路図(サンプル期間)であり、図25は本発明の第12実施例としてのレシーバを示す回路図(判定期間)である。本第12実施例は、図19および図20を参照して説明した第10実施例における2つ結合容量C11,C12を1つの容量C30として構成し、且つ、図22および図23を参照して説明した第11実施例のように、サンプル期間(プリチャージ期間)にラッチ回路40の入力ノードをプリチャージ電圧Vprにプリチャージするようにしたものである。
すなわち、図24に示されるように、サンプル期間では、スイッチSW31,SW32,SW35,SW36をオン状態でスイッチSW33,SW34をオフ状態にして、結合容量C30の両端を信号線SL0,SL1に接続する。このとき、ラッチ回路40の入力ノードはプリチャージ電圧Vprにプリチャージされる。
次に、図25に示されるように、判定期間では、スイッチSW31,SW32,SW35,SW36をオフ状態でスイッチSW33,SW34をオン状態にして、結合容量C30の両端を信号線SL0,SL1から切り離してラッチ回路40の入力ノードに接続する。
本第12実施例では、1つの結合容量C30(いわゆるフライングキャパシタ:flying capacitor)を用いてコモンモード電圧の除去を行うようになっており、必要な容量およびスイッチ(スイッチ用トランジスタ)の数を少なくできるという利点がある。
図26は本発明の第13実施例としてのレシーバを示す回路図(サンプル期間)であり、図27は本発明の第13実施例としてのレシーバを示す回路図(判定期間)である。本第13実施例は、図22および図23を参照して説明した第11実施例に対して、さらに、2つの結合容量を設けてPRD(Partial Response Detection)を構成するようにしたものである。
まず、図26に示されるように、サンプル期間では、スイッチSW42,SW43,SW45,SW46をオン状態でスイッチSW41,SW44をオフ状態にして、結合容量C42およびC43の一方のノードにスイッチ(SW42,SW43)および終端抵抗(R11,R12)を介してコモンモード電圧を印加する。また、結合容量C42およびC43の他方のノードはラッチ回路40の入力ノードのプリチャージ電圧Vprにプリチャージされる。なお、結合容量C41,C44の一端は常に信号線SL0,SL1に接続され、他端はラッチ回路40の入力ノードに接続されている。
次に、図27に示されるように、判定期間では、スイッチSW42,SW43,SW45,SW46をオフ状態でスイッチSW41,SW44をオン状態にして、結合容量C42およびC43と結合容量C41およびC44とをそれぞれ並列接続する。このとき、プリチャージスイッチ(SW45,SW46)はオフにされる。ここで、例えば、従来のPRDでは、結合容量の信号線側のノードは一定電圧への充電と信号線への接続を繰り返すようになっているが、本第13実施例では、一定電圧のかわりにコモンモード電圧が印加されるようになっている。
本第13実施例によれば、PRDを実現する容量ネットワーク部分でコモンモード電圧を除去することができ、従って、コモンモード電圧の除去に加えて符号間干渉の除去を同時に行うことが可能となり、より一層高い伝送レートが実現され得る。
図28は本発明の第14実施例としてのレシーバを示す回路図(サンプル期間)であり、図29は本発明の第14実施例としてのレシーバを示す回路図(判定期間)である。本第14実施例では、容量ネットワークでコモンモード電圧の除去と、差動信号からシングルエンド信号への変換を同時に行うようになっている。
まず、図28に示されるように、サンプル期間では、スイッチSW51,SW52,SW55をオン状態でスイッチSW53,SW54をオフ状態にして、結合容量(フライングキャパシタ)C50の両端を信号線SL0,SL1に接続する。このとき、CMOSインバータIN50の入力ノードは、その入力および出力を接続することでプリチャージされる。
次に、図29に示されるように、判定期間では、スイッチSW51,SW52,SW55をオフ状態でスイッチSW53,SW54をオン状態にして、容量C50の両端を信号線SL0,SL1から切り離し、一方をインバータIN50の入力に接続し、他方には基準電圧Vref を印加する。
このように、本第14実施例は、容量ネットワークでコモンモード電圧の除去だけでなく、差動/シングルエンド変換も行うため、高速で感度のよいインバータ(IN50)が1つあれば、レシーバの初段を構成することができる。
図30は本発明の第15実施例としてのレシーバを示す回路図(サンプル期間)であり、図31は本発明の第15実施例としてのレシーバを示す回路図(判定期間)である。本第15実施例が上述した第14実施例と異なるのは、レシーバの初段としてのインバータを各信号線に対してそれぞれ1つずつ全体で2つ用いるようにした点である。
まず、図30に示されるように、サンプル期間では、スイッチSW61,SW62,SW65,SW66をオン状態でスイッチSW63,SW64をオフ状態にして、結合容量(フライングキャパシタ)C60の両端を信号線SL0,SL1に接続する。このとき、CMOSインバータIN61およびIN62の入力ノードは、それぞれ入力および出力を接続することでプリチャージされる。
次に、図31に示されるように、判定期間では、スイッチSW61,SW62,SW65,SW66をオフ状態でスイッチSW63,SW64をオン状態にして、容量C60の両端を信号線SL0,SL1から切り離し、それぞれインバータIN61およびIN62の入力ノードに接続する。
ところで、通常、インバータを第15実施例のように使っても差動増幅器としては動作しないが、既に容量ネットワークでコモンモード電圧が除去されているので、全体としては差動増幅器として動作することになる。本第15実施例は、回路の対称性が高いため電源変動に強く、安定に動作する利点がある。
図32は本発明の第16実施例としてのレシーバを示す回路図(サンプル期間)であり、図33は本発明の第16実施例としてのレシーバを示す回路図(判定期間)である。本第16実施例は、上述した図30および図31に示す第15実施例に対して、各インバータIN61,IN62の出力にコモンモードフィードバック回路600を設け、コモンモード電圧除去比を増加するようになっている。なお、レシーバのサンプル期間および判定期間におけるスイッチ動作は、第15実施例と同様である。
図34は図32および図33に示す第16実施例におけるコモンモードフィードバック回路600の一例を示す回路図である。
図34に示されるように、コモンモードフィードバック回路600は、PMOSトランジスタ601,602、NMOSトランジスタ603〜608、および、インバータIN601,IN602を備えて構成される。コモンモードフィードバック回路600は、インバータ対IN61,IN62の出力のコモンモード電圧を検出し、コモンモード電圧と基準電圧Vref(例えば、Vdd/2)との差が零になるように定電流をフィードバックするようになっている。
このように、本第16実施例によれば、より一層高いコモンモード電圧除去性能が得られるだけでなく、初段インバータ(IN61,IN62)の出力の対称性がよいために安定な動作を行うことができる。
図35は本発明の第17実施例としてのレシーバを示す回路図(サンプル期間)であり、図36は本発明の第17実施例としてのレシーバを示す回路図(判定期間)である。本第17実施例では、フライングキャパシタを2つ(C71,C72)設け、プリチャージ期間には、この2つの容量C71,C72を信号線SL0,SL1間に並列に接続し、判定期間において、2つの容量C71,C72を直列接続してラッチ回路40の入力ノードに接続するようになっている。
すなわち、図35に示されるように、サンプル期間(プリチャージ期間)では、スイッチSW71〜SW74をオン状態でスイッチSW75〜SW78オフ状態にして、2つの容量C71,C72を信号線SL0,SL1間に並列に接続する。
次に、図36に示されるように、判定期間では、スイッチSW71〜SW74をオフ状態でスイッチSW75〜SW78オン状態にして、2つの容量C71,C72を直列接続してラッチ回路40の入力ノードに接続する。これにより、本第17実施例では、コモンモード電圧の除去に加えて、ラッチ回路40の入力に発生する信号電圧を2倍にすることができ、より一層高感度のレシーバを構成することができる。
以上説明したように、本発明の第10〜第17実施例(第2の形態)によれば、例えば、トランスと同様に受動素子だけでコモンモード電圧の除去や差動/シングルエンド変換、並びに、信号電圧の増大等を行うことができ、しかも、トランスと異なりCMOS回路の中に多数の素子を集積化することができる。従って、耐コモンモードノイズ特性の高いレシーバを外付け部品なしで構成することが可能になる。