JP2015507399A - 低電力高速デジタル受信器 - Google Patents

Abstract

本願では、低電力高速デジタル受信器が記載される。受信器の装置は、差動入力信号をサンプリングし且つ入力信号ゲインを昇圧するよう動作して、昇圧された入力信号ゲインを有するサンプリングされた差動信号を生成するサンプリングユニットと、昇圧された入力信号ゲインを有するサンプリングされた差動信号を増幅して、差動増幅信号を生成する差動増幅器とを有する。

Description

本発明の実施形態は、概して、プロセッサの分野に関する。特に、本発明の実施形態は、低電力高速デジタル受信器に関する。

典型的な超大規模集積（Very Large Scale Integrated；ＶＬＳＩ）高速入出力（input−output；Ｉ／Ｏ）受信器（Ｒｘ）回路において、入来するデータストリームは、位相補間器（phase interpolator；ＰＩ）から供給される４相サンプリングクロック信号（Φ１〜Φ４）によって制御されるアナログフロントエンド（analog frontend；ＡＦＥ）ユニットでサンプリングされる。図１は、増幅段１０１と、受動型離散時間線形等化器（discrete−time linear equalizer；ＤＴＬＥ）１０２と、判定帰還型等化器（decision feedback equalizer；ＤＦＥ）１０３とを有する典型的なＡＦＥ１００である。

しかし、ＡＦＥ１００は、多段回路アーキテクチャ、すなわち、１０１、１０２及び１０３である複数段に起因して、バンド幅の低下（bandwidth degradation）を欠点とする。多段アーキテクチャであるＡＦＥ１００はまた、複数のアクティブな回路段の存在に起因して高電力損失を示す。電力損失は、ＡＦＥ１００におけるアナログ回路へのバイアス電流がＲｘチャネルのためにより高いバンド幅を達成するように増大される場合に、更に増える。ＡＦＥ１００での入来データストリーム（Ｒｘ＋及びＲｘ−）は、１０１に近いＲｘ入力ポートから物理的に遠く離れているＤＦＥ／サンプラ段１０３内で有効にサンプリングされる。この物理的な距離は、サンプリングされる信号へのノイズ注入の機会を増やし、リンクの性能を低下させる。

語「性能」は、本願では概して、電源電圧変動除去比（power supply rejection ratio；ＰＳＲＲ）、電力消費量、プロセス−温度−電圧（process−temperature−voltage；ＰＶＴ）変動、面積、より低い電源電圧へのスケーラビリティ、Ｉ／Ｏ転送速度、等に言及する。

ＡＦＥ１００は、動作のために高精度のアナログ電圧及び電流回路を要する多くのアナログ回路を備える。それらのアナログ回路は、ＡＦＥ１００を、ＰＶＴ変動及びトランジスタデバイス不整合効果に対してより敏感にする。ＡＦＥ１００、及び同様のＡＦＥは、２０１１年４月２８日付けで認可された、２０１１年２月８日付けのＭ−ＰＨＹバージョン１．００．００のためのモバイルインダストリプロセッサインターフェース（Mobile Industry Processor Interface；ＭＩＰＩ）アライアンス規格において記載されるＭＩＰＩの厳しい低電力仕様を満足することができない。

入出力（Ｉ／Ｏ）受信器（Ｒｘ）の典型的なアナログフロントエンド（ＡＦＥ）である。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドの高位アーキテクチャである。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドの回路レベルアーキテクチャである。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドのＺ領域等価物である。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドのハーフレート回路レベル実施である。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドにおける増幅器の回路レベル実施である。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドを有する受信器ユニットの高位ブロック図である。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドによって入来信号をサンプリングする方法フローチャートである。 本発明の一実施形態に従う、低電力高速デジタルＲｘフロントエンドを含むプロセッサを有するスマートデバイスのシステムレベル図である。

本発明の実施形態は、以下で与えられている詳細な記載から、及び本発明の様々な実施形態の添付の図面から、より完全に理解されるであろう。なお、本発明の様々な実施形態は、本発明を具体的な実施形態に限定するよう解されるべきではなく、単に説明及び理解のためのものである。

本発明の実施形態は、低電力高速デジタル受信器（Ｒｘ）に関する。一実施形態において、低電力高速デジタルＲｘは、差動入力信号をサンプリングし且つ入力信号ゲインを昇圧するよう動作して、昇圧された入力信号ゲインを有するサンプリングされた差動信号を生成するサンプリングユニットを含むフロントエンドを有する。該フロントエンドは、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号を増幅して、差動増幅信号を生成する差動増幅器を更に有する。一実施形態において、前記フロントエンドは、前記差動増幅器信号を記憶するキューを有する。一実施形態において、前記フロントエンドは、前記記憶された差動増幅信号を受信する判定帰還型等化器（ＤＦＥ）を有する。一実施形態において、前記フロントエンドは、前記ＤＦＥへ結合され、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号においてチャネル損失を補償するフィードフォワード型等化器（feed−forward equalizer；ＦＦＥ）を更に有し、該ＦＦＥは、前記サンプリングされた差動信号を有するノードへ前記ＤＦＥを結合するプログラマブルキャパシタを有し、前記ＤＦＥは、排他的論理和（Exclusive−OR；ＸＯＲ）ロジックユニットを有する。

一実施形態において、前記サンプリングユニットは、第１のクロック信号のフェーズの間、前記差動入力信号の第１の信号をサンプリングして、前記サンプリングされた差動信号が前記第１の信号を有するようにする第１のスイッチと、前記第１のクロック信号の前記フェーズの間、前記差動入力信号の第２の信号をサンプリングして、前記サンプリングされた差動信号が前記第２の信号を有するようにする第２のスイッチとを有する。一実施形態において、前記サンプリングユニットは、前記差動入力信号の前記第２の信号を有するノードへ前記差動増幅信号の第１の信号を結合する第３のスイッチを更に有し、該第３のスイッチは、第２のクロック信号のフェーズの間結合する。一実施形態において、前記サンプリングユニットは、前記差動入力信号の前記第１の信号を有するノードへ前記差動増幅信号の前記第２の信号を結合する第４のスイッチを更に有し、該第４のスイッチは、前記第２のクロックの前記フェーズの間結合する。

ここで論じられている実施形態の技術的効果は多数である。例えば、ここで論じられている低電力高速デジタルＲｘフロントエンドは、図１のＡＦＥ１００よりも有意に低い電力（５０〜７０％低い。）を示す。ここで論じられている低電力高速デジタルＲｘフロントエンドは、図１の多段ＡＦＥ１００のサンプリングエラーよりもずっと少ないサンプリングエラーをもたらす単一のアクティブ段として実施される。例えば、１０１における及びＤＦＥ１０３におけるアクティブ段は、ここで論じられている実施形態においては除外される。ここで論じられている実施形態は、リファレンス電流又は電圧を供給する電圧又は電流リファレンス発生器を要するアナログ回路を含まない。図１のＡＦＥ１００に存在するアナログ回路を除くことによって、アクティブ回路全体が非常に低いＰＶＴ感度を有するデジタル回路を用いて実施されるので、より高い設計スケーラビリティがここで論じられている実施形態よって達成される。ここで論じられている低電力高速デジタルＲｘフロントエンドの実施形態は、スイッチドキャパシタ差動増幅器／サンプラにおいて内蔵のオートゼロ機能を備える。このオートゼロ機能は、デバイス不整合効果（オフセット）を低減して、ここで論じられている設計を異なるプロセス技術にわたって極めてスケーラブルなものとする。

ここで論じられている実施形態は、ＡＦＥ１００におけるバンド幅制限回路がＲｘフロントエンドにおいて除かれるので、改善されたＲｘフロントエンドバンド幅を伴って、より高い性能を示す。ここで論じられている実施形態はまた、ＡＦＥ１００におけるジッタ注入よりも少ないジッタ注入のために、より高い性能を示す。低減されたジッタ注入の１つの理由は、信号がＲｘによって受信される点の物理的により近くでデータ信号がサンプリングされるためである。ここで論じられている実施形態は、増幅器１０１、ＦＦＥ１０２及びＤＦＥ１０３の設計を簡単にし、より小さいシリコン面積、ひいては、より低い設計及び製造費用をもたらす。ここで論じられている技術的効果は、上記の効果に限定されない。他の技術的効果は、ここで論じられている実施形態によって予期される。

以下の説明で、多数の詳細は、本発明の実施形態のより完全な説明を提供するよう論じられる。しかし、当業者に明らかなように、本発明の実施形態は、それらの具体的な詳細によらずに実施されてよい。他の事例において、よく知られている構造及び装置は、本発明の実施形態を不明瞭しないように、詳細にではなく、ブロック図形式で示される。

実施形態の対応する図面において、信号は線により表される点に留意されたい。一部の線は、更なる構成信号パスを示すよう、より太く、及び／又は主たる情報フロー方向を示すよう、１以上の端部で矢印を有することがある。そのような表示は、限定するよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう、１以上の例となる実施形態に関連して使用される。設計ニーズ又は好みによって決定されるような、如何なる表される信号も、実際に、いずれかの方向において進んでよく且つ何らかの適切なタイプの信号スキームにより実施されてよい１以上の信号を有してよい。

以下の説明及び特許請求の範囲で、語「結合される（coupled）」及びその派生語が使用されることがある。語「結合される」は、ここでは、直接（物理的に、電気的に、時期的に、光学的に等）接する２以上の要素に言及する。語「結合される」はまた、ここでは、互いと直接に接しないが依然として互いと協働又は相互作用する２以上の要素に言及してよい。

ここで使用されるように、別なふうに特定されない限り、共通の対象を記載するための序数形容詞「第１の（first）」、「第２の（second）」及び「第３の（third）」等の使用は、同じ対象の異なるインスタンスが参照されていることを示すにすぎず、記載されていない対象が時間的に、空間的に、順位付けにおいて、又は何らかの他の方法において所与の順序になければならないことを暗示するよう意図されない。

語「広周波範囲（wide frequency ranges）」又は「高速“high speed”」は、ここでは、少なくとも、２０１１年４月２８日付けで認可された、２０１１年２月８日付けのＭ−ＰＨＹバージョン１．００．００のためのＭＩＰＩアライアンス規格において記載されるＨＳ−ＧＥＡＲ１からＨＳ−ＧＥＡＲ３の高速（ＨＳ）ＧＥＡＲ範囲を指す。

図２Ａは、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンド２００の高位アーキテクチャである。一実施形態において、Ｒｘフロントエンド２００は、差動入力信号Ｒｘをサンプリングし且つ入力信号ゲインを昇圧するよう動作するサンプリングユニット２０１を有し、サンプリングユニット２０１は、昇圧された入力信号ゲインを有するサンプリングされた差動信号２０６を生成するよう動作する。一実施形態において、Ｒｘフロントエンド２００は、昇圧された入力信号ゲインを有するサンプリングされた差動信号２０６を増幅して、差動増幅信号２０７を生成する差動増幅器２０２を有する。一実施形態において、Ｒｘフロントエンド２００は、差動増幅器信号２０７を記憶するキュー２０３を有する。一実施形態において、Ｒｘフロントエンド２００は、記憶されている差動増幅信号２０８を受信して信号２０９を出力するよう動作するＤＦＥユニット２０４を有する。一実施形態において、Ｒｘフロントエンド２００は、ＤＦＥ２０４へ結合され、信号２０９を受信し、信号２１０を介して、昇圧された入力信号ゲインを有するサンプリングされた差動信号２０６においてチャネル損失を補償するＦＦＥユニット２０５を更に有する。一実施形態において、ＦＦＥユニット２０５は、サンプリングされた差動信号Ｒｘを有するノードへＤＦＥユニット２０４を結合するプログラマブルキャパシタを有し、ＤＦＥユニット２０４は、排他的論理和（ＸＯＲ）ロジックユニットを有する。Ｒｘフロントエンドの出力は、サンプリングされた信号Ｄｏ（Ｄｏｕｔ）である。

図２Ｂは、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンド２００の回路レベル実施２２０である。図２Ｂは、図２Ａを参照して記載される。一実施形態において、サンプリングユニット２０１は、第１のクロック信号Ｃｌｋ１（図２ＢのためのＣＬＫ及び図２ＤにおけるＣｌｋ１として示される。）のフェーズΦ１の間、差動入力信号Ｒｘの第１の信号Ｒｘ＋をサンプリングする第１のスイッチ２２１を有する。サンプリングされた差動信号は第１の信号Ｐ_１を有する。一実施形態において、サンプリングユニット２０１は、第１のクロック信号Ｃｌｋ１のフェーズΦ１の間、差動入力信号Ｒｘの第２の信号Ｒｘ−をサンプリングする第２のスイッチ２２２を有し、サンプリングされた差動信号は第２の信号Ｍ_１を有する。

語‘Ｐ_１’は、ノードＰ_１又は第１のサンプリングされた信号Ｐ_１に言及するために同義的に使用され、これは、ノードＰ_１が、第１のスイッチ２２１によってサンプリングされた後に第１のサンプリングされた信号を持っていることを示す。語‘Ｍ_１’は、ノードＭ_１又は第２のサンプリングされた信号Ｍ_１に言及するために同義的に使用され、これは、ノードＭ_１が、第２のスイッチ２２２によってサンプリングされた後に第２のサンプリングされた信号を持っていることを示す。

一実施形態において、サンプリングユニット２０１は、第２のクロック信号Ｃｌｋ２（図２ＢのためのＣＬＫ、及び図２ＤにおけるＣｌｋ２として示される。）のフェーズΦ２の間、差動入力信号の第２の信号Ｒｘ−を有するノードへ差動増幅信号の第１の信号Ｐ_２を結合する第３のスイッチ２２３を更に有する。一実施形態において、サンプリングユニット２０１は、第２のクロック信号Ｃｌｋ２のフェーズΦ２の間、差動入力信号の第１の信号Ｒｘ＋を有するノードへ差動増幅信号の第２の信号Ｍ_２を結合する第４のスイッチ２２４を更に有する。

語‘Ｐ_２’は、ノードＰ_２又は第１の増幅された信号Ｐ_２に言及するために同義的に使用され、これは、ノードＰ_２が、増幅器２０２によって増幅された後に第１の増幅された信号を持っていることを示す。語‘Ｍ_２’は、ノードＭ_２又は第２の増幅された信号Ｍ_２に言及するために同義的に使用され、これは、ノードＭ_２が、増幅器２０２によって増幅された後に第２の増幅された信号を持っていることを示す。

一実施形態において、第１のスイッチ２２１は、第１の信号Ｒｘ＋をノードＰ_１へキャパシタＣｉを介して結合する。一実施形態において、第２のスイッチ２２２は、第２の信号Ｒｘ−をノードＭ_１へ他のキャパシタＣｉを介して結合する。

一実施形態において、第４のスイッチ２２４は、第１のサンプリングされた信号（第１のスイッチ２２１によってサンプリングされた。）をノードＭ_１へキャパシタＣｅを介して結合する。一実施形態において、第３のスイッチ２２３は、第２のサンプリングされた信号（第２のスイッチ２２２によってサンプリングされた。）をノードＰ_１へ他のキャパシタＣｅを介して結合する。一実施形態において、増幅器２０２の出力ノードＭ_２は、ノードＭ_１及びＰ_１へ第５のスイッチ２２５を介して結合され、第５のスイッチ２２５は、第２のクロックＣｌｋ２のフェーズΦ２によって制御される。一実施形態において、増幅器２０２の出力ノードＰ_２は、ノードＭ_１及びＰ_１へ第６のスイッチ２２６を介して結合され、第６のスイッチ２２６は、第２のクロック信号Ｃｌｋ２のフェーズΦ２によって制御される。サンプリングユニット２０１は、ここでは、少なくとも２ｘ入力ゲインを入力信号Ｒｘ＋及びＲｘ−へ与えて、昇圧されたサンプリングされた信号をノードＰ_１及びＭ_１で生じさせる。

この適用のために、ここで記載されるトランジスタは、ドレイン、ソース及びゲート端子を有する金属酸化膜半導体（metal oxide semiconductor；ＭＯＳ）である。しかし、当業者は、他のトランジスタが本発明の適用範囲から外れることなしに使用されてよいことを認識するであろう。

ここで論じられているスイッチは、クロック信号の位相（フェーズ）によって制御されるトランジスタ（例えば、ＭＯＳトランジスタ）として実施される。例えば、第１のスイッチ２２１は、第１のクロック信号Ｃｌｋ１のフェーズΦ１によって制御される。語「〜によって制御される（controlled by）」は、ここでは、第１のクロック信号Ｃｌｋ１のフェーズΦ１の間当該スイッチをオンすることを指す。一実施形態において、第１のクロック信号Ｃｌｋ１のフェーズΦ１を運ぶ信号は、第１のクロック信号Ｃｌｋ１のフェーズΦ１によって制御されるトランジスタのゲート端子へ結合される。そのような実施形態では、スイッチは、フェーズΦ１の論理ハイレベルの間、オンされる。

一実施形態において、増幅器２０２の出力はキュー２０３へ結合する。一実施形態において、増幅器２０２は、図３を参照してここで記載されるように差動増幅器３４１である。一実施形態において、差動増幅器３４１は、自己バイアス型対称負荷出力バッファ回路である。一実施形態において、差動増幅器３４１は、サンプリングされた第１及び第２の信号Ｐ_１及びＭ_１をサンプリングユニット２０１から入力として受信し、差動信号Ｐ_２及びＭ_２を夫々出力する。一実施形態において、差動増幅器３４１は、サンプリングされた第１及び第２の信号（差動信号）においてコモンモードを受け入れないよう動作する。一実施形態において、差動増幅器３４１は、内蔵のオートゼロ機能を備える。一実施形態において、差動増幅器３４１は、サンプリングされた差動信号におけるオフセット相殺と無関係にサンプリングユニット２０１からのサンプリングされた第１及び第２の信号Ｐ_１及びＭ_１を増幅するよう動作する。

一実施形態において、差動増幅器３４１は、入力信号をフルスイングへ広げる入力装置として使用される２つの相補型（complementary）ＭＯＳ（ＣＭＯＳ）トランジスタ対（Ｍ１、Ｍ２及びＭ３、Ｍ４）を有する。一実施形態において、更なるＣＭＯＳトランジスタ対（Ｍ５、Ｍ６及びＭ７、Ｍ８）は、いずれか一方の電流バイアス又は負荷のために使用される。バイアス／負荷トランジスタのゲート端子は、図示されるように連結されてよい。それらの実施形態では、回路３４３及び３４４は、左右及び上下の両方向で対称である。３つの帰還ループが回路構造において設けられ、トランジスタＭ１、Ｍ２、Ｍ５及びＭ６による左ループと、トランジスタＭ３、Ｍ４、Ｍ７及びＭ８による右ループと、トランジスタＭ５、Ｍ６、Ｍ７及びＭ８によるコモンモードループとを含む。

一実施形態において、図３に示されるように、トランジスタＭ１、Ｍ４、Ｍ５及びＭ７はｎ型ＭＯＳ（ＮＭＯＳ）トランジスタであり、一方、トランジスタＭ２、Ｍ３、Ｍ６及びＭ８はｐ型ＭＯＳ（ＰＭＯＳ）トランジスタである。

差動増幅器３４１の実施形態は、略ゼロＤＣ（直流）バイアス、高速スイッチング、及び“ソフトランディング”（例えば、実質的に信号におけるノイズ及びグリッチを回避すること）を達成するよう、交点の周りでより高いバイアス電流を提供する。そのような特性は、差動増幅器３４１を、様々な用途（例えば、広い電力供給範囲、レール・ツー・レールの信号スイング、広いトランジスタサイズ範囲、等）のためによりロバストとし且つ異なる製造プロセス技術のためにスケーラブルなものとするのに役立つ。

図２Ｂを参照し直すと、増幅器２０２の出力（Ｐ_２及びＭ_２）はキュー２０３へ結合する。一実施形態において、キュー２０３は、シーケンシャルユニットのチェーンを有する。一実施形態において、シーケンシャルユニットは、クロック信号Ｃｌｋを受信するよう動作するフリップフロップ（flip−flop；ＦＦ）である。他の実施形態では、他の形態のシーケンシャルユニットが、本発明の実施形態の適用範囲を変更することなしに使用されてよい。回路２００のハーフレート回路レベル実施を示す図２Ｄを参照して論じられるように、各自のキューのためのクロック信号として、２００の回路を模倣するハーフレート回路の半分はＣｌｋ１を受信し、２００の回路を模倣するハーフレート回路のもう半分はＣｌｋ２を受信する。

図２Ｂを参照し直すと、キュー２０３における夫々のＦＦの出力は、そのチェーンにおける次のＦＦへ入力される。一実施形態において、夫々のＦＦの出力は、ＤＦＥユニット２０４によって受信される。一実施形態において、夫々のＦＦの出力は、出力信号Ｄｏ（Ｄｏｕｔ）を運ぶバスの部分を形成する。一実施形態において、ＤＦＥユニット２０４はＸＯＲロジックユニットを有し、夫々のＸＯＲロジックユニットは、キュー２０３からＦＦ（例えば、最左のＦＦ）の出力（例えば、Ｄ_１）を受信し、更にＣｌｋ信号のΦ１又はΦ２を受信する。図２Ｄを参照して論じられるように、上側のハーフレート回路のＤＦＥユニット２０４はＣｌｋ１のΦ１を受信し、一方、下側のハーフレート回路はＣｌｋ２のΦ２を受信する。

図２Ｂを参照し直すと、ＤＦＥユニット２０４の出力はＦＦＥユニット２０５によって受信される。一実施形態において、ＦＦＥユニット２０５は、デジタル信号をアナログ信号に変換する可変キャパシタを有する。一実施形態において、可変キャパシタは、信号に応答して自身のキャパシタンスを調整するよう動作する。一実施形態において、アナログ信号は、図２Ｂに示されるように、ノードＰ１及びＭ１へキャパシタＣｆを介して結合する。一実施形態において、キャパシタＣｉ、Ｃｅ及びＣｆは、オフセット相殺を増幅器２０２へ提供する。一実施形態において、キャパシタＣｉ、Ｃｅ及びＣｆのキャパシタンス値を変更することによって、回路２２０のゲインは変更される。

一実施形態において、Ｃｉ及びＣｅのキャパシタンス値の和は、実質的に、１００ｆＦに近い。語「実質的に（substantially）」は、ここでは、所望値の２０％範囲内にあることを指す。一実施形態において、Ｃｉ及びＣｅのキャパシタンス値の和は、キャパシタＣｉ及びＣｅの間で線形にプログラム又は分配され得る。例えば、Ｃｉが実質的にゼロに近い場合に、Ｃｅは実質的に１００ｆＦに近く、また、Ｃｉが実質的に１００ｆＦに近い場合に、Ｃｅは実質的にゼロに近い。この実施形態では、Ｃｆのキャパシタンス値は、実質的に、Ｃｉ及びＣｅのキャパシタンス値の和の１０分の１、すなわち、（１／１０）（Ｃｉ＋Ｃｅ）に近い。例えば、Ｃｉ及びＣｅのキャパシタンス値の和が実質的に１００ｆＦに近い場合に、Ｃｆのキャパシタンス値は実質的に１０ｆＦに近い。

図２Ｄは、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンド２００のハーフレート回路レベル実施２４０である。ハーフレート回路２４０は、上半分２４１及び下半分２４２を有し、各半分は第１及び第２の差動信号Ｒｘ＋及びＲｘ−を受信する。波形２４３は２組の波形を示す。第１の組の波形２４４は、第１のフェーズΦ１を有するＣｌｋ１信号である。Ｃｌｋ１と符号を付された波形は、その波形に関する遅延された波形であり、遅延は、論理ゲート（図示せず。）による伝播遅延を表す。第２の組の波形２４５は、第２のフェーズΦ２を有するＣｌｋ２信号である。Ｃｌｋ２の符号を付された波形は、その波形に関する遅延された波形であり、遅延は、論理ゲート（図示せず。）による伝播遅延を表す。

本発明の実施形態を不明瞭にしないように、ハーフレート回路２４０の上半分２４１は、図２Ａ及び図２Ｂを参照してここで論じられる。サンプリングユニット２４１ａは、サンプリングユニット２０１と同じであり、増幅器２４１ｂは、増幅器２０２と同じである。キュー２４１ｃは、キュー２０３と同じである。キュー２０３を説明する際の簡単のために、単一のＦＦ２４１ｃしか示されていない。しかし、ＦＦのチェーンもここでは予見される。ここで論じられている実施形態では、ＦＦ２４１ｃは、両方のハーフレート回路２４１及び２４１のＤＦＥユニットによって受信される差動信号（Ｄｏ＿１及びＤｏ＿１ｂ）を生成する。一実施形態において、ＤＦＥユニット２４１ｄは、図２Ｄに図示されるように、上側及び下側両方のハーフレート回路（２４１、２４２）のキューからの出力を、Ｃｌｋ１の第１のフェーズΦ１又はＣｌｋ２の第２のフェーズΦ２のいずれか一方とともに受信するＸＯＲロジックユニットを備える。一実施形態において、ＦＦＥユニット２４１ｅは可変キャパシタＣ１及びＣ２を有する。可変キャパシタＣ１及びＣ２の出力は、増幅器２４１ｂの入力へ結合される。一実施形態において、ＤＦＥユニット２４１によるＤＦＥ等化は、キャパシタＣｉ、Ｃｅ、Ｃｆ、Ｃ１及びＣ２によって実行される。

ハーフ回路２４０の動作は、電荷再分配の原理を用いて解析され得る。このとき、増幅器／サンプラの入力オフセットは、オートゼロ動作を示すために意図的に含まれる。Φ２フェーズ（オートゼロフェーズ）の間、サンプリング増幅器２０２の入力（Ｐ_１、Ｍ_１）は、出力コモンモードＶ_ｃｍへプリチャージされる。ノードＰ_１及びＭ_１に蓄えられる総電荷は、次の（１）として表される：

このとき、Ｖ_ｅｆｆ＋及びＶ_ｅｆｆ−は、正及び負のパスからの等価な帰還等化電圧である。

Φ１フェーズ（サンプリングフェーズ）の間、サンプリング増幅器２０２の２つの入力ノードに蓄えられる電荷は、次の（２）として夫々与えられる：

電荷保存の原理に基づき：

式（１）、（２）及び（３）に基づき、次の式（４）が導出される：

サンプリングフェーズにおいてサンプリング増幅器２０２の入力ノードにある差動電圧について解くことで、次の式（５）が得られる：

このとき：

Ｒｘフロントエンド２００の出力に対する入力の時間領域伝達関数は、次の式（７）として与えられる：

ここで論じられている数学的導出に基づき、Ｒｘフロントエンド２００は、オートゼロ、２タップＦＦＥ等化、３タップＤＦＥ等化、及び増幅動作の内蔵機能を実現する。

図２Ｃは、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンド２００のＺドメイン等価物２３０である。Ｚドメイン等価式は、次のように与えられる：

このとき、Ｖｃｃは高電力供給であり、このとき：

図４は、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンドを有するＲｘ４００の高位ブロック図である。一実施形態において、Ｒｘ４００は、ここで論じられている実施形態に従う低電圧デジタルＲｘフロントエンド（２００／２２０／２３０）を有する。

低電圧デジタルＲｘフロントエンド（２００／２２０／２３０）は、位相補間器（ＰＩ）４０３からの補間位相信号Φ１、Φ２、Φ３及びΦ４を用いて入力Ｒｘ信号をサンプリングするよう動作する。このとき、Φ１（第１のフェーズ）は、Ｒｘ信号の位相の中央で遷移エッジを有し、Φ２（第２のフェーズ）は、Ｒｘ信号の位相とデータ信号の次の位相との交点で遷移エッジを有し、Φ３（第３のフェーズ）は、入力Ｒｘ信号の次の位相の中央で遷移エッジを有し、Φ４（第４のフェーズ）は、Ｒｘ信号の次の位相の位相の終わりで遷移エッジを有する。

一実施形態において、Ｒｘ４００はアライメントユニット４０１を有する。アライメントユニット４０１は、Φ１、Φ２、Φ３及びΦ４フェーズによってサンプリングされたサンプリングＲｘ信号を受信し、出力信号を生成する。出力信号は、送信クロック信号領域に同期化される。アライメントユニット４０１の出力は、次いでＰＩ４０３へ入力され、そこで、デジタル制御ユニットは、整列された信号（アライメントユニット４０１の出力）から、フェーズΦ１、Φ２、Φ３及びΦ４が時間において適切に位置付けられているかどうか、すなわち、それらが上記の４つの点でＲｘ信号をサンプリングするよう位相シフトされているかどうかを決定する。

一実施形態において、Ｒｘ４００は、ｄａｔａ＿ｏｕｔ信号を生成する直列入力並列出力（serial−in−parallel−out；ＳＩＰＯ）ユニット４０２を有する。ｄａｔａ＿ｏｕｔ信号は、次いで、Ｉ／Ｏ受信器２００を有するプロセッサの他のロジックユニット（図示せず。）によって処理される。Ｉ／Ｏ受信器は、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ）Ｍ−ＰＨＹ受信器、ペリフェラルコンポーネントインターコネクトエクスプレス（Peripheral Component Interconnect Express；ＰＣＩｅ）受信器、シリアルアドバンスドテクノロジアタッチメント（Serial Advanced Technology Attachment；ＳＡＴＡ）受信器、シリアルアタッチド（Serial Attached）ＳＣＳＩ（ＳＡＳ）受信器、ダブルデータレート（Double Data Rate）ｘ（ＤＤＲｘ）（なお、ｘは整数。例えば、ｘ＝４以上）受信器、高精細マルチメディアインターフェース（High−Definition Multimedia Interface）（ＨＤＭＩ（登録商標））受信器、又はユニバーサルシリアルバス（Universal Serial Bus）ｘ（ＵＳＢｘ）（なお、ｘは整数。例えば、ｘ＝２以上）受信器として使用され得る。

図５は、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンドによって入来信号をサンプリングする方法フローチャート５００である。フローチャート５００におけるブロックは特定の順序において示されているが、動作の順序は変更され得る。よって、図示される実施形態は、異なる順序において実行可能であり、一部の動作／ブロックは、並行して実行されてよい。加えて、１以上の動作／ブロックは、低電力高速デジタルＲｘフロントエンド２００によって入来信号をサンプリングするための様々な環境において省略され得る。図５のフローチャートは、図１乃至４の実施形態を参照して説明される。

ブロック５０１で、差動入力信号Ｒｘは、入力信号ゲインを昇圧し且つ昇圧された入力信号ゲインを有するサンプリングされた差動信号２０６を生成するよう、サンプリングユニット２０１によってサンプリングされる。ブロック５０２で、差動増幅器２０２は、サンプリングされた差動信号２０６（Ｐ_１，Ｍ_１）へのオフセット相殺と無関係に差動増幅信号２０７（Ｐ_２，Ｍ_２）を生成するよう、昇圧された入力信号ゲインを有するサンプリングされた差動信号２０６（Ｐ_１，Ｍ_１）を増幅する。

ブロック５０３で、差動増幅信号２０７（Ｐ_２，Ｍ_２）は、差動増幅信号２０７（Ｐ_２，Ｍ_２）を記憶するようキュー２０３に入れられる。ブロック５０４で、ＤＦＥユニット２０４は、サンプリングされた差動信号におけるチャネル損失を補償するよう判定帰還型等化（ＤＥＦ）を適用する。ＤＦＥの適用は、キューに入れられた差動増幅信号に排他的論理和（ＸＯＲ）を適用することを含む。ブロック５０５で、ＦＦＥユニット２０５は、サンプリングされた差動信号２０６（Ｐ_１，Ｍ_１）におけるチャネル損失を補償するようフィードフォワード型等化（ＦＦＥ）を適用する。ＦＦＥの適用は、サンプリングされた差動信号を有するノード（Ｐ_１，Ｍ_１）をプログラマブルキャパシタ（Ｃ１，Ｃ２）と結合することを含む。Ｃ１及びＣ２のキャパシタンスは、一実施形態に従う他のロジックユニット（図示せず。）によってプログラムされる。一実施形態において、差動入力信号のサンプリングは、第１のクロック信号Ｃｌｋ１のフェーズΦ１の間、差動入力信号Ｒｘの第１の信号Ｒｘ＋をサンプリングするよう第１のスイッチ２２１を切り換えて、前記サンプリングされた差動信号が第１の信号Ｐ_１を有するようにすることと、第１のクロック信号Ｃｌｋ１のフェーズΦ１の間、差動入力信号Ｒｘの第２の信号Ｒｘ−をサンプリングするよう第２のスイッチ２２２を切り換えて、サンプリングされた差動信号が第２の信号Ｍ_２を有するようにすることとを含む。

図６は、本発明の一実施形態に従う低電力高速デジタルＲｘフロントエンドを含むプロセッサを有するスマートデバイスのシステムレベル図である。図６はまた、平面インターフェースコネクタが使用され得るモバイル装置の実施形態のブロック図を明らかにする。コンピューティング装置６００は、コンピューティングタブレット、携帯電話機若しくはスマートフォン、無線機器対応の電子書籍、又は他の無線モバイル装置のようなモバイルコンピューティング装置を表す。構成要素の幾つが大まかに示されており、かかる装置の全ての構成要素が装置６００において示されているわけではない。

装置６００は、装置の第一次プロセッシング動作を実行するプロセッサ６１０を有する。一実施形態において、プロセッサ６１０は、図１乃至４を参照して論じられる低電力高速デジタルＲｘフロントエンド２００を有する。

図６を参照し直すと、プロセッサ６１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジック装置、又は他のプロセッシング手段のような１以上の物理装置を有することができる。プロセッサ６１０によって実行されるプロセッシング動作は、アプリケーション及び／又は装置機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。プロセッシング動作は、人間ユーザによる若しくは他の装置によるＩ／Ｏ（入出力）に関連した動作、電力管理に関連した動作、及び／又は装置６００を他の装置へ接続することに関連した動作を含む。プロセッシング動作は、音声Ｉ／Ｏ及び／又は表示Ｉ／Ｏに関連した動作を更に含んでよい。

一実施形態において、装置６００は、オーディオ機能をコンピューティング装置へ提供することに関連するハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントに相当するオーディオサブシステム６２０を含む。オーディオ機能は、マイクロホン入力とともに、スピーカ及び／又はヘッドホン出力を含むことができる。そのような機能のための装置は、装置６００に組み込まれ、又は装置６００へ接続され得る。一実施形態において、ユーザは、プロセッサ６１０によって受信されて処理される音声コマンドを供給することによって、装置６００と対話する。

ディスプレイサブシステム６３０は、ユーザがコンピューティング装置と対話するために視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、ディスプレイ装置）及びソフトウェア（例えば、ドライバ）コンポーネントに相当する。ディスプレイサブシステム６３０は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェア装置を含むディスプレインターフェース６３２を含む。一実施形態において、ディスプレイインターフェース６３２は、表示関連した少なくとも何らかの処理を実行するよう、プロセッサ６１０とは別のロジックを含む。一実施形態において、ディスプレイサブシステム６３０は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）装置を含む。

Ｉ／Ｏコントローラ６４０は、ユーザとのインタラクションに関連したハードウェア装置及びソフトウェアコンポーネントに相当する。Ｉ／Ｏコントローラ６４０は、オーディオサブシステム６２０及び／又はディスプレイサブシステム６３０の部分であるハードウェアを管理するよう動作することができる。加えて、Ｉ／Ｏコントローラ６４０は、装置６００へ接続する付加的な装置のための接続点を表し、付加的な装置を通じてユーザはシステムと対話してよい。例えば、装置６００へ取り付けられ得る装置は、マイクロホン装置、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイ装置、キーボード若しくはキーパッド装置、又はカードリーダ若しくは他の装置のような具体的な用途による使用のための他のＩ／Ｏ装置を含んでよい。

上述されたように、Ｉ／Ｏコントローラ６４０は、オーディオサブシステム６２０及び／又はディスプレイサブシステム６３０と相互作用することができる。例えば、マイクロホン又は他のオーディオ装置による入力は、装置６００の１以上の適用又は機能のための入力又はコマンドを与えることができる。加えて、音声出力は、表示出力の代わりに、又はそれに加えて供給され得る。他の例では、ディスプレイサブシステム６３０がタッチスクリーンを含む場合は、ディスプレイ装置は入力装置としても働き、これは少なくとも部分的にＩ／Ｏコントローラ６４０によって管理され得る。Ｉ／Ｏコントローラ６４０によって管理されるＩ／Ｏ機能を提供するよう、装置６００には追加のボタン又はスイッチが更に存在してよい。

一実施形態において、Ｉ／Ｏコントローラ６４０は、装置６００に含まれ得る加速度計、カメラ、光センサ若しくは他の環境センサ、又は他のハードウェアのような装置を管理する。入力は、システムの動作（例えば、ノイズのフィルタリング、輝度検出のための表示調整、カメラのフラッシュの適用、又は他の機能）に作用するようシステムへ環境入力を供給することに加えて、直接的なユーザインタラクションの部分であってよい。

一実施形態において、装置６００は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関連した機能を管理する電力管理６５０を含む。メモリサブシステム６６０は、装置６００に情報を記憶するメモリ装置を含む。メモリは、不揮発性（メモリ装置への電力が中断される場合に状態は変わらない。）及び／又は揮発性（メモリ装置への電力が中断される場合に状態は不定である。）メモリ装置を含むことができる。メモリ６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータを、システム６００のアプリケーション及び機能の実行に関連したシステムデータ（長期又は一時的にかかわらず）とともに記憶することができる。

実施形態の要素はまた、コンピュータにより実行可能な命令（例えば、図５のフローチャート及び上記のいずれかの他のプロセスを実施するための命令）を記憶する機械により読み取り可能な媒体（例えば、メモリ６６０）として設けられる。機械により読み取り可能な媒体（以降、機械可読媒体と称する。）（例えば、メモリ６６０）は、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、又は電子的な若しくはコンピュータにより実行可能な命令を記憶するのに適した他のタイプの機械可読媒体を含んでよいがそれらに限られない。例えば、本発明の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によって遠隔のコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。

接続６７０は、装置６００が外部の装置と通信することを可能にするハードウェア装置（例えば、無線及び／又は有線のコネクタ及び通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。装置は、他のコンピューティング装置、無線アクセスポイント又は基地局のような別個の装置、及びヘッドセット、プリンタ又は他の装置のような周辺機器であってよい。

接続６７０は、多種多様なタイプの接続を含むことができる。一般化するよう、装置６００は、セルラー接続６７２及び無線接続６７４により説明される。セルラー接続６７２は、概して、ＧＳＭ（登録商標）（global system for mobile communications）又は変形若しくは派生物、ＣＤＭＡ（code division multiple access）又は変形若しくは派生物、ＴＤＭ（time division multiplexing）又は変形若しくは派生物、あるいは、他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルラーネットワーク接続を指す。無線接続６７４は、セルラーでない無線接続を指し、パーソナルエリアネットワーク（例えば、ブルートゥース、ニアフィールド、等）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ）、及び／又はワイドエリアネットワーク（例えば、ＷｉＭａｘ）、あるいは、他の無線通信を含むことができる。

周辺装置接続６８０は、周辺装置接続を行うハードウェアインターフェース及びコネクタ並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。装置６００は、他のコンピューティング装置への周辺装置であってよく（“ＴＯ”６８２）且つ自身へ接続される周辺装置を有してよい（“ＦＲＯＭ”６８４）ことが理解されるであろう。装置６００は、一般的に、装置６００でのコンテンツの管理（例えば、ダウンロード及びアップロード、変更、同期化）のような目的のために、他のコンピューティング装置へ接続するための“ドッキング”コネクタを備える。加えて、ドッキングコネクタは、装置６００が、例えば、オーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器へ装置６００が接続することを可能にすることができる。

独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、装置６００は、共通の又は標準ベースのコネクタを介して周辺装置接続６８０を行うことができる。共通のタイプは、ユニバーサルシリアルバス（Universal Serial Bus；ＵＳＢ）コネクタ（多種多様なハードウェアインターフェースのいずれを含むこともできる。）、ミニディスプレイポート（MiniDisplayPort；ＭＤＰ）を含むディスプレイポート、高精細マルチメディアインターフェース（ＨＤＭＩ）、ファイアワイア、又は他のタイプを含むことができる。

「実施形態」、「一実施形態」、「幾つかの実施形態」又は「他の実施形態」との明細書中の言及は、その実施形態に関連して記載される特定の特徴、機能、又は特性が少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態でないことを意味する。「実施形態」、「一実施形態」又は「幾つかの実施形態」の様々な出現は、必ずしも全て同じ実施形態に言及しているわけではない。明細書が、構成要素、特徴、構造、又は特性が“含まれ得る”、“含まれてよい”、又は“含まれることがある”と述べる場合は、その特定の構成要素、特徴、構造、又は特性は、含まれる必要がない。明細書又は特許請求の範囲が単称の要素に言及する場合は、それは、ただ１つの要素しか存在しないことを意味するわけではない。明細書又は特許請求の範囲が“更なる”要素に言及する場合は、それは、その更なる要素が１よりも多く存在することを除外しない。

本発明は、その具体的な実施形態に関連して記載されてきたが、かかる実施形態の多くの代替、変更、及び変形は、上記の説明に照らして当業者に明らかであろう。例えば、実施形態は、２つの異なるクロック信号Ｃｌｋ１及びＣｌｋ２に夫々属する２つのフェーズΦ１及びΦ２を参照して論じられているが、それら２つのフェーズは、同じクロック信号のハイ及びローフェーズであってよい。本発明の実施形態は、全てのそのような代替、変更及び変形を、添付の特許請求の範囲の広範な適用範囲内にあるように包含するよう意図される。

要約は、読む者が技術的開示の性質及び要点を確かめることを可能にするよう与えられている。要約は、特許請求の範囲の適用範囲又は意義を限定するために使用されないとの理解の下で提示される。特許請求の範囲は、これにより詳細な説明に組み込まれ、各請求項は、別個の実施形態として自立する。

Claims (40)

1. 差動入力信号をサンプリングし且つ入力信号ゲインを昇圧するよう動作して、昇圧された入力信号ゲインを有するサンプリングされた差動信号を生成するサンプリングユニットと、
   前記昇圧された入力信号ゲインを有するサンプリングされた差動信号を増幅して、差動増幅信号を生成する差動増幅器と
   を有する装置。
2. 前記差動増幅器信号を記憶するキュー
   を更に有する請求項１に記載の装置。
3. 前記記憶された差動増幅信号を受信する判定帰還型等化器
   を更に有する請求項２に記載の装置。
4. 前記判定帰還型等化器へ結合され、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号においてチャネル損失を補償するフィードフォワード型等化器
   を更に有する請求項３に記載の装置。
5. 前記フィードフォワード型等化器は、前記サンプリングされた差動信号を有するノードへ前記判定帰還型等化器を結合するプログラマブルキャパシタを有する、
   請求項４に記載の装置。
6. 前記判定帰還型等化器は、排他的論理和ロジックユニットを有する、
   請求項３に記載の装置。
7. 前記サンプリングユニットは、第１のクロック信号のフェーズの間、前記差動入力信号の第１の信号をサンプリングする第１のスイッチを有し、
   前記サンプリングされた差動信号は、前記第１の信号を有する、
   請求項１に記載の装置。
8. 前記サンプリングユニットは、前記第１のクロック信号の前記フェーズの間、前記差動入力信号の第２の信号をサンプリングする第２のスイッチを有し、
   前記サンプリングされた差動信号は、前記第２の信号を有する、
   請求項７に記載の装置。
9. 前記サンプリングユニットは、第２のクロック信号のフェーズによって動作可能であって、前記第２のスイッチへ結合されたノードへ前記差動増幅信号の前記第１の信号を結合する第３のスイッチを更に有する、
   請求項８に記載の装置。
10. 前記サンプリングユニットは、第２のクロック信号のフェーズによって動作可能であって、前記第１のスイッチへ結合されたノードへ前記差動増幅信号の前記第２の信号を結合する第４のスイッチを更に有する、
    請求項８に記載の装置。
11. 前記サンプリングユニット及び前記差動増幅器は、
    モバイルインダストリプロセッサインターフェースＭ−ＰＨＹ受信器、
    ペリフェラルコンポーネントインターコネクトエクスプレス受信器、
    シリアルアドバンスドテクノロジアタッチメント受信器、
    シリアルアタッチドＳＣＳＩ受信器、
    ダブルデータレートｘ（なお、ｘは整数）受信器、
    高精細マルチメディアインターフェース受信器、又は
    ユニバーサルシリアルバスｘ（なお、ｘは整数）受信器
    のうちの１つである受信器に置かれる、
    請求項１に記載の装置。
12. 前記モバイルインダストリプロセッサインターフェースＭ−ＰＨＹ受信器は、高速ＧＥＡＲレート信号を受信するよう動作する、
    請求項１１に記載の装置。
13. 前記差動増幅器は、前記サンプリングされた差動信号においてコモンモードを受け入れないよう動作する、
    請求項１に記載の装置。
14. 前記差動増幅器は、内蔵のオートゼロ機能を備える、
    請求項１に記載の装置。
15. 前記差動増幅器は、前記サンプリングされた差動信号においてオフセット相殺と無関係に増幅するよう動作する、
    請求項１に記載の装置。
16. 入力信号ゲインを昇圧し且つ昇圧された入力信号ゲインを有するサンプリングされた差動信号を生成するよう、差動入力信号をサンプリングするステップと、
    前記サンプリングされた差動信号へのオフセット相殺と無関係に差動増幅信号を生成するよう、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号を増幅するステップと
    を有する方法。
17. 前記差動増幅信号を記憶するよう、該差動増幅信号をキューに入れるステップ
    を更に有する請求項１６に記載の方法。
18. 前記サンプリングされた差動信号においてチャネル損失を補償するよう、判定帰還型等化及びフィードフォワード型等化を適用するステップ
    を更に有する請求項１６に記載の方法。
19. 前記判定帰還型等化の適用は、キューに入れられた前記差動増幅信号へ排他的論理和演算を適用することを含む、
    請求項１８に記載の方法。
20. 前記フィードフォワード型等化の適用は、前記サンプリングされた差動信号を有するノードをプログラマブルキャパシタと結合することを含む、
    請求項１８に記載の方法。
21. 前記差動入力信号のサンプリングは、第１のクロック信号のフェーズの間、前記差動入力信号の第１の信号をサンプリングするよう第１のスイッチを切り換えることを含み、
    前記サンプリングされた差動信号は、前記第１の信号を有する、
    請求項１６に記載の方法。
22. 前記差動入力信号のサンプリングは、前記第１のクロック信号の前記フェーズの間、前記差動入力信号の第２の信号をサンプリングするよう第２のスイッチを切り換えることを含み、
    前記サンプリングされた差動信号は、前記第２の信号を有する、
    請求項２１に記載の方法。
23. 無線接続と、
    前記無線接続へ通信上結合され、入出力受信器を備えるプロセッサと
    を有し、
    前記入出力受信器は、差動入力信号をサンプリングし且つ入力信号ゲインを昇圧するよう動作して、昇圧された入力信号ゲインを有するサンプリングされた差動信号を生成するサンプリングユニットを有する、
    システム。
24. 前記プロセッサは、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号を増幅して、差動増幅信号を生成する差動増幅器を有する、
    請求項２３に記載のシステム。
25. 前記差動増幅器信号を記憶するキュー
    を更に有する請求項２４に記載のシステム。
26. 前記記憶された差動増幅信号を受信する判定帰還型等化器
    を更に有する請求項２５に記載のシステム。
27. 前記判定帰還型等化器へ結合され、前記昇圧された入力信号ゲインを有するサンプリングされた差動信号においてチャネル損失を補償するフィードフォワード型等化器
    を更に有する請求項２６に記載のシステム。
28. 前記フィードフォワード型等化器は、前記サンプリングされた差動信号を有するノードへ前記判定帰還型等化器を結合するプログラマブルキャパシタを有する、
    請求項２７に記載のシステム。
29. 前記判定帰還型等化器は、排他的論理和ロジックユニットを有する、
    請求項２６に記載のシステム。
30. 前記サンプリングユニットは、第１のクロック信号のフェーズの間、前記差動入力信号の第１の信号をサンプリングする第１のスイッチを有し、
    前記サンプリングされた差動信号は、前記第１の信号を有する、
    請求項２３に記載のシステム。
31. 前記サンプリングユニットは、前記第１のクロック信号の前記フェーズの間、前記差動入力信号の第２の信号をサンプリングする第２のスイッチを有し、
    前記サンプリングされた差動信号は、前記第２の信号を有する、
    請求項３０に記載のシステム。
32. 前記サンプリングユニットは、前記差動入力信号の前記第２の信号を有するノードへ前記差動増幅信号の前記第１の信号を結合する第３のスイッチを更に有し、該第３のスイッチは、第２のクロック信号のフェーズの間結合する、
    請求項３１に記載のシステム。
33. 前記サンプリングユニットは、前記差動入力信号の前記第１の信号を有するノードへ前記差動増幅信号の前記第２の信号を結合する第４のスイッチを更に有し、該第４のスイッチは、第２のクロック信号のフェーズの間結合する、
    請求項３１に記載のシステム。
34. 前記サンプリングユニットは、
    モバイルインダストリプロセッサインターフェースＭ−ＰＨＹ受信器、
    ペリフェラルコンポーネントインターコネクトエクスプレス受信器、
    シリアルアドバンスドテクノロジアタッチメント受信器、
    シリアルアタッチドＳＣＳＩ受信器、
    ダブルデータレートｘ（なお、ｘは整数）受信器、
    高精細マルチメディアインターフェース受信器、又は
    ユニバーサルシリアルバスｘ（なお、ｘは整数）受信器
    のうちの１つである受信器に置かれる、
    請求項２３に記載のシステム。
35. 前記モバイルインダストリプロセッサインターフェースＭ−ＰＨＹ受信器は、高速ＧＥＡＲレート信号を受信するよう動作する、
    請求項３４に記載のシステム。
36. 前記差動増幅器は、前記サンプリングされた差動信号においてコモンモードを受け入れないよう動作する、
    請求項２４に記載のシステム。
37. 前記差動増幅器は、内蔵のオートゼロ機能を備える、
    請求項２４に記載のシステム。
38. 前記差動増幅器は、前記サンプリングされた差動信号においてオフセット相殺と無関係に増幅するよう動作する、
    請求項２４に記載のシステム。
39. ディスプレイユニット
    を更に有する請求項２３に記載のシステム。
40. 前記ディスプレイユニットは、タッチパッド又はタッチスクリーンである、
    請求項３９に記載のシステム。

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