JP6538593B2 - ホスト装置 - Google Patents

Description

本実施形態は、ホスト装置に関する。

パーソナルコンピュータ等のホスト装置では、そのコネクタにＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等のデバイスが接続されることがある。このとき、ホスト装置が、異なる複数のインターフェース規格のデバイスに対応可能であることが望まれる。

米国特許出願公開第２０１４／０３７２６６６号明細書 米国特許第８２４４９４０号明細書 特開２００３−１６２３８１号公報

一つの実施形態は、異なる複数のインターフェース規格に対応可能であるホスト装置を提供することを目的とする。

一つの実施形態によれば、コネクタとコントローラとインターフェース回路とを有するホスト装置が提供される。コネクタは、第１のインターフェース規格に準拠する第１のデバイス及び第２のインターフェース規格に準拠する第２のデバイスが接続可能である。コントローラは、ドライバを含む。インターフェース回路は、カップリングキャパシタとスイッチとを有する。コネクタは、第１の端子を備える。第１の端子は、第１のデバイスがコネクタに接続されたことに応じて第１の電位になり、第２のデバイスがコネクタに接続されたことに応じて第２の電位になる。スイッチは、コネクタに第１のデバイスが接続されたことに応じて第１の接続状態に切り替え、コネクタに第２のデバイスが接続されたことに応じて第２の接続状態に切り替える。第１の接続状態は、カップリングキャパシタをバイパスしてコネクタ及びドライバが電気的に接続された状態である。第２の接続状態は、コネクタ及びドライバの間にカップリングキャパシタが電気的に接続された状態である。スイッチは、第１の端子の電位が第１の電位であることに応じてオン状態に維持され、第１の端子の電位が第２の電位であることに応じてオフ状態に維持される。

実施形態にかかるホスト装置の構成を示す図。 実施形態におけるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（デバイスがＳＡＴＡタイプ場合）を示す図。 実施形態におけるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（デバイスがＰＣＩｅタイプ場合）を示す図。 第１の基本形態にかかるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（ＳＡＴＡタイプのデバイスに代えてＰＣＩｅタイプのデバイスがホスト装置に接続される場合）を示す図。 第２の基本形態にかかるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（ＰＣＩｅタイプのデバイスに代えてＳＡＴＡタイプのデバイスがホスト装置に接続される場合）を示す図。 実施形態の変形例におけるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（デバイスがＳＡＴＡタイプ場合）を示す図。 実施形態の変形例におけるホスト装置のコネクタ及びインターフェース回路とデバイスのコネクタ及びインターフェース回路の構成（デバイスがＰＣＩｅタイプ場合）を示す図。

以下に添付図面を参照して、実施形態にかかるホスト装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかるホスト装置１０１について図１を用いて説明する。図１は、ホスト装置１０１の構成を示す図である。

ホスト装置１０１は、情報処理システム２００に含まれている。情報処理システム２００は、ホスト装置１０１及びデバイス１を含む。情報処理システム２００において、ホスト装置１０１には、デバイス１が通信可能に接続され得る。

ホスト装置１０１は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。

デバイス１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのメモリデバイスであり、ホスト装置１０１に対する外部記憶媒体として機能し得る。実施形態に係るデバイス１は、例えば比較的小型のモジュールであり、その外形寸法の一例は、２２ｍｍ×８０ｍｍである。なおデバイス１の大きさはこれに限られるものではなく、本実施形態の構成は種々の大きさのものに適宜適用可能である。

ホスト装置１０１は、コネクタ１０２を有し、デバイス１は、コネクタ２を有する。コネクタ２は、基板８の端部に配され、エッジコネクタ３として構成され得る。コネクタ１０２は、ホスト装置１０１におけるマザーボード（図示せず）上又は端部に配され、エッジコネクタ３に対応したソケット１０３として構成され得る。

なお、ホスト装置１０１は、例えば、サーバーであってもよい。この場合、ホスト装置１０１は、例えば上方に開口した複数のコネクタ１０２を有する。複数のデバイス１は、ホスト装置２のコネクタ１０２に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数のデバイス１をコンパクトに纏めて実装可能であり、情報処理システム２００の小型化を図ることができる。

コネクタ２のエッジコネクタ３とコネクタ１０２のソケット１０３とは、フォームファクタの規格（例えば、Ｍ．２フォームファクタ）に従った形状を有している。コネクタ２のエッジコネクタ３には、基板８の短手方向に沿った中心位置からずれた位置にノッチ３ａが形成されている。エッジコネクタ３におけるノッチ３ａが形成されている位置は、例えば図１に示すような、Ｍ．２フォームファクタにおける「Ｍキー」の位置であってもよいし、図示しない、Ｍ．２フォームファクタにおける「Ｂ＆Ｍキー」の位置であってもよい。コネクタ１０２のソケット１０３には、エッジコネクタ３のノッチ３ａに対応した位置に突起１０３ａが設けられている。

ノッチ３ａ及び突起１０３ａは、コネクタ２のエッジコネクタ３がコネクタ１０２のソケット１０３に接続された際に、互いに嵌まり合うように構成されている。これにより、ホスト装置１０１のコネクタ１０２には、複数種のフォームファクタのうち所望のフォームファクタ（例えば、Ｍ．２フォームファクタ）が選択され、所望のフォームファクタの規格に従った複数種のタイプのコネクタのうち所望のタイプ（例えば、「Ｍキー」に対応したタイプＭ、「Ｂ＆Ｍキー」に対応したタイプＢ＋Ｍ）のデバイス１のコネクタ２が選択されて接続されるようになっている。また、ホスト装置１０１に対してデバイス１が表裏逆に取り付けられることを防ぐことができる。

コネクタ２のエッジコネクタ３とコネクタ１０２のソケット１０３とには、互いに対応した複数の端子が配されている。例えば、コネクタ２のエッジコネクタ３には、複数のピンが配され、コネクタ１０２のソケット１０３には、複数のピンに対応した複数のコンタクトが配されている。コネクタ２のエッジコネクタ３がコネクタ１０２のソケット１０３に接続された際に、コネクタ２の各端子（各ピン）は、対応するコネクタ１０２の端子（コンタクト）に接触し電気的に接続される。これにより、ホスト装置１０１には、デバイス１が通信可能に接続され得る。

ホスト装置１０１は、インターフェース回路１２０、通信コントローラ１１０、ＤＲＡＭ１０６、バス１０９、及びＣＰＵ１０７をさらに有する。通信コントローラ１１０、ＤＲＡＭ１０６、及びＣＰＵ１０７は、バス１０９を介して互いに接続されている。ＣＰＵ１０７は、ホスト装置１０１の各部を統括的に制御する。ＤＲＡＭ１０６は、デバイス１との間で信号（例えば、コマンド、データなど）を送受信する際にバッファとして機能したり、ＣＰＵ１０７の作業領域として機能したりする。

デバイス１は、インターフェース回路２０、ＤＲＡＭ６、コントローラ１０、複数のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）５−１〜５−ｎ（ｎは２以上の整数）をさらに有する。コントローラ１０は、デバイス１の各部を統括的に制御する。ＤＲＡＭ６は、ホスト装置１０１又はＮＡＮＤメモリ５−１〜５−ｎとの間で信号（例えば、コマンド、データなど）を送受信する際にバッファとして機能したり、コントローラ１０の作業領域として機能したりする。各ＮＡＮＤメモリ５−１〜５−ｎは、データを不揮発に記憶する。ＮＡＮＤメモリ５−１〜５−ｎは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有し、個々のメモリセルは、例えば上位ページ及び下位ページを使用して多値記憶が可能であってもよい。ＮＡＮＤメモリ５−１〜５−ｎは、複数のメモリチップによって構成され、また、ＮＡＮＤメモリ５−１〜５−ｎでは、ブロック単位でデータの消去が行われ、ページごとにデータの書き込み及びデータの読み出しが行われる。ブロックは、複数のページによって構成されている。

デバイス１のコネクタ２がホスト装置１０１のコネクタ１０２に接続されると、通信コントローラ１１０は、ＣＰＵ１０７による制御に従い、インターフェース回路１２０、コネクタ１０２、コネクタ２、及びインターフェース回路２０経由でコントローラ１０と通信可能になる。通信コントローラ１１０は、ＣＰＵ１０７からバス１０９経由で受けたコマンド・データ等を、インターフェース回路１２０、コネクタ１０２、コネクタ２、及びインターフェース回路２０経由でコントローラ１０に送信できる。コントローラ１０は、ＤＲＡＭ６をバッファーメモリとして用いながら、コマンドに従い、ＮＡＮＤメモリ５−１〜５−ｎにデータを書き込んだりＮＡＮＤメモリ５−１〜５−ｎからデータを読み出したりし、その後、応答・データ等を通信コントローラ１１０へ送信する。通信コントローラ１１０は、コントローラ１０からインターフェース回路２０、コネクタ２、コネクタ１０２、インターフェース回路１２０経由で応答・データ等を受信し、受信された応答・データ等をバス１０９経由でＣＰＵ１０７へ転送できる。

ホスト装置１０１はデバイス１と所定のインターフェース規格に従って接続する。インターフェース規格としては、例えば、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）やＰＣＩ Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などがある。

例えば、ホスト装置１０１に接続されるデバイス１がＳＡＴＡタイプのデバイス１−ＳＡＴＡである場合について図２に示す。図２は、ホスト装置１０１のコネクタ１０２及びインターフェース回路１２０とデバイス１−ＳＡＴＡのコネクタ２及びインターフェース回路２０−ＳＡＴＡの構成を示す図である。ＳＡＴＡタイプのデバイス１−ＳＡＴＡとは、ＳＡＴＡ規格又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格に準拠したデバイスであり、ＳＡＴＡ規格又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格に従ったインターフェース（コネクタ及びインターフェース回路）を有するデバイスを指している。

図２では、ホスト装置１０１のコネクタ１０２における各コンタクトＣ４３，Ｃ４１，Ｃ４９，Ｃ４７，Ｃ６９，Ｃ３１，Ｃ２９，Ｃ３７，Ｃ３５，Ｃ１９，Ｃ１７，Ｃ２５，Ｃ２３，Ｃ７，Ｃ５，Ｃ１３，Ｃ１１，Ｃ５５，Ｃ５３に、デバイス１−ＳＡＴＡのコネクタ２における対応するピンＰ４３，Ｐ４１，Ｐ４９，Ｐ４７，Ｐ６９，Ｐ３１，Ｐ２９，Ｐ３７，Ｐ３５，Ｐ１９，Ｐ１７，Ｐ２５，Ｐ２３，Ｐ７，Ｐ５，Ｐ１３，Ｐ１１，Ｐ５５，Ｐ５３が接続された状態が示されている。

各コンタクトＣ４３，Ｃ４１，Ｃ４９，Ｃ４７，Ｃ６９は、ＳＡＴＡ規格又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格に対応した端子として機能する。例えば、コンタクトＣ４３，Ｃ４１は、送信側の差動対を構成する。コンタクトＣ４３は、例えば、差動対の一方のデータ端子であるＳＡＴＡ−Ｂ−端子として機能する。コンタクトＣ４１は、例えば、差動対の他方のデータ端子であるＳＡＴＡ−Ｂ＋端子として機能する。例えば、コンタクトＣ４９，Ｃ４７は、受信側の差動対を構成する。コンタクトＣ４９は、例えば、差動対の一方のデータ端子であるＳＡＴＡ−Ａ＋端子として機能する。コンタクトＣ４７は、例えば、差動対の一方のデータ端子であるＳＡＴＡ−Ａ−端子として機能する。例えば、コンタクトＣ６９は、ホスト装置１０１に接続されたデバイスのインターフェースの種類を認識するためのＰＥＤＥＴ端子として機能する。ホスト装置１０１にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続され、デバイス１−ＳＡＴＡのインターフェース回路２０−ＳＡＴＡにおけるコネクタ２のピンＰ６９がグランド電位ＧＮＤに接続されている場合、コンタクトＣ６９の電位がグランド電位ＧＮＤとなる。

一方、コンタクトＣ３１，Ｃ２９，Ｃ３７，Ｃ３５，Ｃ１９，Ｃ１７，Ｃ２５，Ｃ２３，Ｃ７，Ｃ５，Ｃ１３，Ｃ１１，Ｃ５５，Ｃ５３は、ＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続された場合には、ホスト装置１０１にて使用されない端子である。コネクタ２のピンＰ５，Ｐ７，Ｐ１１，Ｐ１３，Ｐ１７，Ｐ１９，Ｐ２３，Ｐ２５，Ｐ２９，Ｐ３１，Ｐ３５，Ｐ３７，Ｐ５３，Ｐ５５がそれぞれ非接続のオープン状態（Ｎ．Ｃ．：Ｎｏｎ Ｃｏｎｎｅｃｔｅｄ）にされている。

また、例えば、ホスト装置１０１に接続されるデバイス１がＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）タイプのデバイス１−ＰＣＩｅである場合について図３に示す。図３は、ホスト装置１０１のコネクタ１０２及びインターフェース回路１２０とデバイス１−ＰＣＩｅのコネクタ２及びインターフェース回路２０−ＰＣＩｅの構成を示す図である。ＰＣＩｅタイプのデバイス１−ＰＣＩｅとは、ＰＣＩｅ規格に準拠したデバイスであり、ＰＣＩｅ規格に従ったインターフェース（コネクタ及びインターフェース回路）を有するデバイスを指している。

図３では、ホスト装置１０１のコネクタ１０２における各コンタクトＣ４３，Ｃ４１，Ｃ４９，Ｃ４７，Ｃ６９，Ｃ３１，Ｃ２９，Ｃ３７，Ｃ３５，Ｃ１９，Ｃ１７，Ｃ２５，Ｃ２３，Ｃ７，Ｃ５，Ｃ１３，Ｃ１１，Ｃ５５，Ｃ５３に、デバイス１−ＰＣＩｅのコネクタ２における対応するピンＰ４３，Ｐ４１，Ｐ４９，Ｐ４７，Ｐ６９，Ｐ３１，Ｐ２９，Ｐ３７，Ｐ３５，Ｐ１９，Ｐ１７，Ｐ２５，Ｐ２３，Ｐ７，Ｐ５，Ｐ１３，Ｐ１１，Ｐ５５，Ｐ５３が接続された状態を示している。

各コンタクトＣ４３，Ｃ４１，Ｃ４９，Ｃ４７，Ｃ６９は、ＰＣＩｅ規格に対応した端子として機能する。例えば、コンタクトＣ４３，Ｃ４１は、送信側の差動対を構成する。コンタクトＣ４３は、例えば、差動対の一方のデータ端子であるＰＥＴｐ０端子として機能する。コンタクトＣ４１は、例えば、差動対の他方のデータ端子であるＰＥＴｎ０端子として機能する。例えば、コンタクトＣ４９，Ｃ４７は、受信側の差動対を構成する。コンタクトＣ４９は、例えば、差動対の一方のデータ端子であるＰＥＲｐ０端子として機能する。コンタクトＣ４７は、例えば、差動対の一方のデータ端子であるＰＥＲｎ０端子として機能する。例えば、コンタクトＣ６９は、ホスト装置１０１に接続されたデバイスのインターフェースの種類を認識するためのＰＥＤＥＴ端子として機能する。ホスト装置１０１にＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続され、デバイス１−ＰＣＩｅのインターフェース回路２０−ＰＣＩｅにおけるコネクタ２のピンＰ６９が非接続のオープン状態（Ｎ．Ｃ．：Ｎｏｎ Ｃｏｎｎｅｃｔｅｄ）にされる場合、コンタクトＣ６９はハイインピーダンスとなる。

また、コンタクトＣ３１，Ｃ２９，Ｃ３７，Ｃ３５，Ｃ１９，Ｃ１７，Ｃ２５，Ｃ２３，Ｃ７，Ｃ５，Ｃ１３，Ｃ１１，Ｃ５５，Ｃ５３は、ＰＣＩｅ規格に対応した端子として機能する。例えば、コンタクトＣ３１，Ｃ２９は、送信側の差動対を構成する。コンタクトＣ３１は、例えば、差動対の一方のデータ端子であるＰＥＴｐ１端子として機能する。コンタクトＣ２９は、例えば、差動対の他方のデータ端子であるＰＥＴｎ１端子として機能する。例えば、コンタクトＣ３７，Ｃ３５は、受信側の差動対を構成する。コンタクトＣ３７は、例えば、差動対の一方のデータ端子であるＰＥＲｐ１端子として機能する。コンタクトＣ３５は、例えば、差動対の他方のデータ端子であるＰＥＲｎ１端子として機能する。

例えば、コンタクトＣ１９，Ｃ１７は、送信側の差動対を構成する。コンタクトＣ１９は、例えば、差動対の一方のデータ端子であるＰＥＴｐ２端子として機能する。コンタクトＣ１７は、例えば、差動対の他方のデータ端子であるＰＥＴｎ２端子として機能する。例えば、コンタクトＣ２５，Ｃ２３は、受信側の差動対を構成する。コンタクトＣ２５は、例えば、差動対の一方のデータ端子であるＰＥＲｐ２端子として機能する。コンタクトＣ２３は、例えば、差動対の他方のデータ端子であるＰＥＲｎ２端子として機能する。

例えば、コンタクトＣ７，Ｃ５は、送信側の差動対を構成する。コンタクトＣ７は、例えば、差動対の一方のデータ端子であるＰＥＴｐ３端子として機能する。コンタクトＣ５は、例えば差動対の他方のデータ端子であるＰＥＴｎ３端子として機能する。例えば、コンタクトＣ１３，Ｃ１１は、受信側の差動対を構成する。コンタクトＣ１３は、例えば、差動対の一方のデータ端子であるＰＥＲｐ３端子として機能する。コンタクトＣ１１は、例えば、差動対の他方のデータ端子であるＰＥＲｎ３端子として機能する。

例えば、コンタクトＣ５５，Ｃ５３は、送信側の差動対を構成する。コンタクトＣ５５は、例えば、差動対の一方のクロック端子であるＲＥＦＣＬＫｐ端子として機能する。コンタクトＣ５３は、例えば、差動対の他方のクロック端子であるＲＥＦＣＬＫｎ端子として機能する。

情報処理システム２００では、ホスト装置に対して接続されるデバイスについて、１つのインターフェース規格に準拠するデバイスから他のインターフェース規格に準拠するデバイスへ変更したいと要求されることがある。このとき、１つのインターフェース規格のデバイスが接続されることを前提にホスト装置１０１が構成されていると、１つのインターフェース規格のデバイスに代えて他のインターフェース規格のデバイスがホスト装置１０１に接続された場合に、他のインターフェース規格のデバイスと接続できなくなる可能性がある。

例えば、第１の基本形態として、ＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続されることを前提に構成されたホスト装置８０１とＳＡＴＡタイプのデバイス１−ＳＡＴＡとを含む情報処理システムを図４に例示する。ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）は、デバイス１−ＳＡＴＡ側にＡＣカップリングキャパシタが挿入された構成を推奨している。

ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）の推奨に従い、図４（ａ）に示すように、ホスト装置８０１では、コネクタ１０２と通信コントローラ１１０との間のインターフェース回路８２０において、通信レーンＬＮ０における送信レーンＴＬＮ０及び受信レーンＲＬＮ０の上にＡＣカップリングキャパシタが挿入されていない。一方、ＳＡＴＡタイプのデバイス１−ＳＡＴＡでは、コネクタ２とコントローラ１０−ＳＡＴＡとの間のインターフェース回路２０−ＳＡＴＡにおいて、通信レーンＬＮ０ａにおける受信レーンＲＬＮ０ａ及び送信レーンＴＬＮ０ａの上にＡＣカップリングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が挿入されている。

ここで、図４（ａ）に示すＡＣカップリングキャパシタＣ１〜Ｃ４は、ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）を順守するように予め決定された容量値Ｃｓａｔａを有する。容量値Ｃｓａｔａは、例えば、ＳＡＴＡ規格で送受信すべき信号の帯域に応じた、１２ｎＦ以下の値である。

受信レーンＲＬＮ０ａは、例えば、コネクタ２のピンＰ４３，Ｐ４１とコントローラ１０−ＳＡＴＡのレシーバＲＸ０ａとを差動で接続するように構成されている。ＡＣカップリングキャパシタＣ１は、受信レーンＲＬＮ０ａにおけるＰ側の受信路上に挿入され、ＡＣカップリングキャパシタＣ２は、受信レーンＲＬＮ０ａにおけるＮ側の受信路上に挿入されている。ＡＣカップリングキャパシタＣ１は、例えば、一端がコネクタ２のピンＰ４３に電気的に接続され、他端がコントローラ１０−ＳＡＴＡのレシーバＲＸ０ａに電気的に接続されている。ＡＣカップリングキャパシタＣ２は、例えば、一端がコネクタ２のピンＰ４１に電気的に接続され、他端がコントローラ１０−ＳＡＴＡのレシーバＲＸ０ａに電気的に接続されている。

送信レーンＴＬＮ０ａは差動で構成されている。ＡＣカップリングキャパシタＣ３は、送信レーンＴＬＮ０ａにおけるＰ側の送信路上に挿入されている。ＡＣカップリングキャパシタＣ４は、送信レーンＴＬＮ０ａにおけるＮ側の送信路上に挿入されている。ＡＣカップリングキャパシタＣ３は、例えば、一端がコネクタ２のピンＰ４９に電気的に接続され、他端がコントローラ１０−ＳＡＴＡのドライバＴＸ０ａに電気的に接続されている。ＡＣカップリングキャパシタＣ４は、例えば、一端がコネクタ２のピンＰ４７に電気的に接続され、他端がコントローラ１０−ＳＡＴＡのドライバＴＸ０ａに電気的に接続されている。

ここで、情報処理システム２００におけるデータ転送等の性能をアップさせるために、図４（ｂ）に示すように、ＳＡＴＡタイプのデバイス１−ＳＡＴＡに代えて、ＰＣＩｅタイプのデバイス１−ＰＣＩｅをホスト装置８０１に接続する場合を考える。

例えば、ＳＡＴＡタイプのデバイス１−ＳＡＴＡでは、データ送受信用の通信レーンの数が１レーン（例えば、図２に示す１つの通信レーンＬＮ０ａ）であるのに対し、ＰＣＩｅタイプのデバイス１−ＰＣＩｅでは、データ送受信用の通信レーンの数が４レーン（例えば、図３に示す４つの通信レーンＬＮ０ｂ，ＬＮ１ｂ，ＬＮ２ｂ，ＬＮ３ｂ）である。

ＰＣＩｅ規格は、信号の送信側にＡＣカップリングキャパシタが挿入された構成を推奨している。ＰＣＩｅ規格の推奨に従い、図４（ｂ）に示すように、ＰＣＩｅタイプのデバイス１−ＰＣＩｅでは、コネクタ２とコントローラ１０−ＰＣＩｅとの間のインターフェース回路２０−ＰＣＩｅにおいて、データ用の通信レーンＬＮ０ｂにおける送信レーンＴＬＮ０ｂ上にＡＣカップリングキャパシタＣ１１，Ｃ１２が挿入されているが、受信レーンＲＬＮ０ｂ上にＡＣカップリングキャパシタが挿入されていない。

ここで、ＡＣカップリングキャパシタＣ１１，Ｃ１２は、ＰＣＩｅタイプのデバイス１−ＰＣＩｅがＰＣＩｅ規格に準拠するように予め決定された容量値Ｃｐｃｉｅを有する。容量値Ｃｐｃｉｅは、例えば、ＰＣＩｅ規格で送受信すべき信号の帯域に応じた、１７６ｎＦ〜２６５ｎＦの範囲内の値である。

このため、ＳＡＴＡタイプのデバイス１−ＳＡＴＡに代えてＰＣＩｅタイプのデバイス１−ＰＣＩｅがホスト装置１０１に接続されると、図４（ｂ）に示すように、ドライバＴＸ０からレシーバＲＸ０ａに至る伝送路（すなわち、送信レーンＴＬＮ０及び受信レーンＲＬＮ０ａ）上にＡＣカップリングキャパシタが挿入されていない状態になる。これにより、情報処理システム２００はＰＣＩｅ規格で規定された送受信すべき信号の帯域に応じた容量値（例えば、１７６ｎＦ〜２６５ｎＦの範囲内の容量値）を有するＡＣカップリングキャパシタを送信レーンＴＬＮ０上に挿入される構成を推奨するＰＣＩｅ規格に準拠しないことになる。このため、オフセット成分を含んだまま信号が伝送されるので、信号の送信側（通信コントローラ１１０のドライバＴＸ０）と受信側（コントローラ１０−ＰＣＩｅのレシーバＲＸ０ａ）とで信号のレベル（信号の電位）が合わなくなる可能性がある。この結果、第１の基本形態では、送信側（通信コントローラ１１０）から受信側（コントローラ１０−ＰＣＩｅ）へ信号を適正に伝送できず、受信側（コントローラ１０−ＰＣＩｅ）で適正に信号の受信処理を行えない可能性がある。

あるいは、第２の基本形態として、ＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続されることを前提に構成されたホスト装置９０１とＰＣＩｅタイプのデバイス１−ＰＣＩｅとを含む情報処理システムを図５（ａ）に例示する。ＰＣＩｅ規格では、信号の送信側にＡＣカップリングキャパシタが挿入された構成を推奨している。

ＰＣＩｅ規格の推奨に従い、図５（ａ）に示すように、ホスト装置９０１では、インターフェース回路１２０において、データ送受信用の通信レーンＬＮ０における送信レーンＴＬＮ０上にＡＣカップリングキャパシタＣ１０１，Ｃ１０２が挿入されているが、受信レーンＲＬＮ０上にＡＣカップリングキャパシタが挿入されていない。一方、ＰＣＩｅタイプのデバイス１−ＰＣＩｅでは、コネクタ２とコントローラ１０−ＰＣＩｅとの間のインターフェース回路２０−ＰＣＩｅにおいて、通信レーンＬＮ０ａにおける受信レーンＲＬＮ０ａ上にＡＣカップリングキャパシタが挿入されていないが、送信レーンＴＬＮ０ａ上にＡＣカップリングキャパシタＣ１１，Ｃ１２が挿入されている。

ここで、ＡＣカップリングキャパシタＣ１１，Ｃ１２，Ｃ１０１，Ｃ１０２は、ＰＣＩｅタイプのデバイス１−ＰＣＩｅがＰＣＩｅ規格に準拠するように予め決定された容量値Ｃｐｃｉｅを有する。容量値Ｃｐｃｉｅは、例えば、ＰＣＩｅ規格で送受信すべき信号の帯域に応じた、１７６ｎＦ〜２６５ｎＦの範囲内の値である。

ここで、情報処理システム２００において、図５（ａ）及び図５（ｂ）に示すように、ＰＣＩｅタイプのデバイス１−ＰＣＩｅに代えて、ＳＡＴＡタイプのデバイス１−ＳＡＴＡをホスト装置９０１に接続する場合を考える。

しかし、ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）では、デバイス１−ＳＡＴＡ側にＡＣカップリングキャパシタが挿入された構成を推奨している。ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）の推奨に従い、図５（ｂ）に示すように、デバイス１−ＳＡＴＡでは、コネクタ２とコントローラ１０−ＳＡＴＡとの間のインターフェース回路２０−ＳＡＴＡにおいて、通信レーンＬＮ０ａにおける受信レーンＲＬＮ０ａ及び送信レーンＴＬＮ０ａの上にＡＣカップリングキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が挿入されている。

ここで、ＡＣカップリングキャパシタＣ１〜Ｃ４は、ＳＡＴＡ規格（又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格）を順守するように予め決定された容量値Ｃｓａｔａを有する。容量値Ｃｓａｔａは、例えば、ＳＡＴＡ規格で送受信すべき信号の帯域に応じた、１２ｎＦ以下の値である。

このため、情報処理システム２００においてＰＣＩｅタイプのデバイス１−ＰＣＩｅに代えてＳＡＴＡタイプのデバイス１−ＳＡＴＡがホスト装置９０１に接続されると、通信コントローラ１１０のドライバＴＸ０からコントローラ１０−ＰＣＩｅに至る送信レーンＴＬＮ０及び受信レーンＲＬＮ０ｂ上に、容量値ＣｐｃｉｅのＡＣカップリングキャパシタＣ１０１，Ｃ１０２と容量値ＣｓａｔａのＡＣカップリングキャパシタＣ１，Ｃ２とがともに挿入された状態になる。これにより、送信レーンＴＬＮ０及び受信レーンＲＬＮ０ｂ上に挿入されたＡＣカップリングキャパシタＣ１０１，Ｃ１０２，Ｃ１，Ｃ２の合成容量値がＳＡＴＡ規格で送受信すべき信号の帯域に合わなくなる可能性が高い。例えば、ＡＣカップリングキャパシタＣ１０１，Ｃ１（又はＣ１０２，Ｃ２）の合成容量値
（Ｃｓａｔａ×Ｃｐｃｉｅ）／（Ｃｓａｔａ＋Ｃｐｃｉｅ）
において、Ｃｓａｔａに１２ｎＦ以下の値を代入し、Ｃｐｃｉｅに１７６ｎＦ〜２６５ｎＦの範囲内の値を代入すると、合成容量値が１２ｎＦより低くなる。この結果、第２の基本形態では、ホスト装置１０１及びデバイス１−ＳＡＴＡの接続がＳＡＴＡ規格内であるがデバイス１−ＳＡＴＡで意図された値と異なるため、送信側（通信コントローラ１１０）から受信側（コントローラ１０−ＰＣＩｅ）へ信号を適正に伝送できない可能性がある。

そこで、本実施形態では、図２及び図３に示すように、ホスト装置１０１のインターフェース回路１２０を、ホスト装置１０１に接続されるデバイス１のインターフェース規格に応じて、受信レーンＲＬＮ０上にＡＣカップリングキャパシタＣ１０１，Ｃ１０２が挿入された接続状態とバイパスされた接続状態とで切り替えるように構成することで、ＳＡＴＡ規格やＰＣＩｅ規格への準拠と適正な信号伝送とを可能にする。

具体的には、インターフェース回路１２０は、コネクタ１０２にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続されたことに応じて第１の接続状態に切り替えコネクタ１０２にＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続されたことに応じて第２の接続状態に切り替えるように構成されている。第１の接続状態は、ＡＣカップリングキャパシタＣ１０１，Ｃ１０２をバイパスしてコネクタ１０２及びドライバＴＸ０が電気的に接続された状態である。第１の接続状態は、ＡＣカップリングキャパシタＣ１０１，Ｃ１０２が通信コントローラ１１０及びコネクタ１０２間でバイパスされ無効にされる状態とみなすことができる。第２の接続状態は、コネクタ１０２及びドライバＴＸ０の間にＡＣカップリングキャパシタＣ１０１，Ｃ１０２が電気的に接続された状態である。第２の接続状態は、ＡＣカップリングキャパシタＣ１０１，Ｃ１０２が通信コントローラ１１０及びコネクタ１０２間に挿入され有効にされる状態とみなすことができる。

例えば、図２に示すように、ＳＡＴＡタイプのデバイス１−ＳＡＴＡのインターフェース回路２０−ＳＡＴＡにおいて、コネクタ２のピンＰ６９は、グランド電位ＧＮＤに接続されている。コネクタ１０２にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続されると、コネクタ１０２のコンタクトＣ６９の電位は、グランド電位ＧＮＤに対応したＬレベル（第１の電位）になる。また、図３に示すように、ＰＣＩｅタイプのデバイス１−ＰＣＩｅのインターフェース回路２０−ＰＣＩｅにおいて、コネクタ２のピンＰ６９は、非接続のオープン状態（Ｎ．Ｃ．：Ｎｏｎ Ｃｏｎｎｅｃｔｅｄ）にされている。コネクタ１０２にＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続されると、コネクタ１０２のコンタクトＣ６９の電位は、オープン状態に対応したハイインピーダンス（第２の電位）になる。すなわち、インターフェース回路１２０は、コネクタ１０２にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続された際に、コンタクトＣ６９の電位がＬレベルであることを認識でき、コネクタ１０２にＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続された際に、コンタクトＣ６９の電位がハイインピーダンスであることを認識できる。

すなわち、インターフェース回路１２０は、コンタクトＣ６９の電位について、コネクタ１０２にデバイス１が接続された際に、そのデバイス１がＳＡＴＡタイプのデバイス１−ＳＡＴＡなのかＰＣＩｅタイプのデバイス１−ＰＣＩｅなのかを示す電位を認識することができる。そして、インターフェース回路１２０は、コンタクトＣ６９の電位について、コネクタ１０２にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続されたことを示す電位を認識することで第１の接続状態に切り替え、コネクタ１０２にＰＣＩｅタイプのデバイス１−ＰＣＩｅが接続されたことを示す電位を認識することで第２の接続状態に切り替える。例えば、インターフェース回路１２０は、コンタクトＣ６９の電位がＬレベル（第１の電位）であることに応じて第１の接続状態に切り替え、コンタクトＣ６９の電位がハイインピーダンス（第２の電位）であることに応じて第２の接続状態に切り替える。

より具体的には、インターフェース回路１２０は、生成回路１２１及び切り替え回路１２２を有する。

切り替え回路１２２は、ＡＣカップリングキャパシタＣ１０１，Ｃ１０２及びスイッチＳＷ１，ＳＷ２を有する。ＡＣカップリングキャパシタＣ１０１は、一端がコネクタ１０２のコンタクトＣ４３に電気的に接続され、他端が通信コントローラ１１０のドライバＴＸ０の出力側に電気的に接続されている。スイッチＳＷ１は、一端がＡＣカップリングキャパシタＣ１０１の一端に接続され、他端がＡＣカップリングキャパシタＣ１０１の他端に接続されている。ＡＣカップリングキャパシタＣ１０２は、一端がコネクタ１０２のコンタクトＣ４１に電気的に接続され、他端が通信コントローラ１１０のドライバＴＸ０の入力側に電気的に接続されている。スイッチＳＷ２は、一端がＡＣカップリングキャパシタＣ１０２の一端に接続され、他端がＡＣカップリングキャパシタＣ１０２の他端に接続されている。

生成回路１２１は、コンタクトＣ６９の電位に応じたレベルを有する制御信号を生成して各スイッチＳＷ１，ＳＷ２に供給する。各スイッチＳＷ１，ＳＷ２は、Ｈレベルの制御信号でオンされＬレベルの制御信号でオフされるように構成されている。制御信号はハイアクティブである。生成回路１２１は、コンタクトＣ６９の電位がＬレベル（第１の電位）であることに応じてＨレベル（第１のレベル）の制御信号を生成し、コンタクトＣ６９の電位がハイインピーダンス（第２の電位）であることに応じてＬレベル（第２のレベル）の制御信号を生成する。生成回路１２１は、生成された制御信号を各スイッチＳＷ１，ＳＷ２の制御端子に供給する。

例えば、生成回路１２１は、抵抗Ｒ１、抵抗Ｒ２、及びトランジスタＱ１を有する。トランジスタＱ１は、例えばＮＰＮトランジスタであり、コレクタが抵抗Ｒ２の一端に電気的に接続されているとともに信号ラインＣＬ１経由で各スイッチＳＷ１，ＳＷ２の制御端子に電気的に接続され、ベースが抵抗Ｒ１の一端及びコネクタ１０２のコンタクトＣ６９に電気的に接続され、エミッタがグランド電位ＧＮＤに電気的に接続されている。抵抗Ｒ１の他端と抵抗Ｒ２の他端とは、それぞれ電源電位ＶＤＤに電気的に接続されている。

コンタクトＣ６９の電位がＬレベルである場合、トランジスタＱ１がオフ状態に維持される（図２参照）ので、抵抗Ｒ２に電流が流れずに、電源電位ＶＤＤから抵抗Ｒ１に電流が流れて抵抗Ｒ１に電圧降下が発生するため、信号ラインＣＬ１の電位がＨレベルになる。このため、Ｈレベルの制御信号が生成回路１２１から信号ラインＣＬ１経由で各スイッチＳＷ１，ＳＷ２の制御端子に供給され、各スイッチＳＷ１，ＳＷ２は、オン状態に維持される。これにより、切り替え回路１２２は、第１の接続状態に切り替える。

コンタクトＣ６９の電位がハイインピーダンスである場合、トランジスタＱ１がオン状態に維持される（図３参照）ので、抵抗Ｒ１に電流が流れずに、電源電位ＶＤＤから抵抗Ｒ２及びトランジスタＱ１のコレクタ・エミッタ間に電流が流れて抵抗Ｒ２に電圧降下が発生するため、信号ラインＣＬ１の電位がＬレベルになる。このため、Ｌレベルの制御信号が生成回路１２１から信号ラインＣＬ１経由で各スイッチＳＷ１，ＳＷ２の制御端子に供給され、各スイッチＳＷ１，ＳＷ２は、オフ状態に維持される（図３参照）。これにより、切り替え回路１２２は、第２の接続状態に切り替える。

例えば、各スイッチＳＷ１，ＳＷ２は、ＮＭＯＳトランジスタＮＭ１，ＮＭ２を有する。ＮＭＯＳトランジスタＮＭ１は、ドレインがＡＣカップリングキャパシタＣ１０１の一端及びコンタクトＣ４３に電気的に接続され、ソースがＡＣカップリングキャパシタＣ１０１の他端及びドライバＴＸ０の出力側に電気的に接続され、ゲートが信号ラインＣＬ１経由で生成回路１２１に電気的に接続されている。ＮＭＯＳトランジスタＮＭ２は、ドレインがＡＣカップリングキャパシタＣ１０２の一端及びコンタクトＣ４１に電気的に接続され、ソースがＡＣカップリングキャパシタＣ１０２の他端及びドライバＴＸ０の出力側に電気的に接続され、ゲートが信号ラインＣＬ１経由で生成回路１２１に電気的に接続されている。

コンタクトＣ６９の電位がＬレベルである場合、各ＮＭＯＳトランジスタＮＭ１，ＮＭ２は、Ｈレベルの制御信号が生成回路１２１から信号ラインＣＬ１経由でゲートに供給され、オン状態に維持される（図２参照）。これにより、切り替え回路１２２は、第１の接続状態に切り替える。各ＮＭＯＳトランジスタＮＭ１，ＮＭ２は、コンタクトＣ６９の電位がハイインピーダンスである場合、Ｌレベルの制御信号が生成回路１２１から信号ラインＣＬ１経由でゲートに供給され、オフ状態に維持される（図３参照）。これにより、切り替え回路１２２は、第２の接続状態に切り替える。

以上のように、実施形態では、ホスト装置１０１のインターフェース回路１２０が、ホスト装置１０１に接続されるデバイス１のインターフェース規格に応じて、受信レーンＲＬＮ０上にＡＣカップリングキャパシタＣ１０１，Ｃ１０２が挿入された第２の接続状態とＡＣカップリングキャパシタＣ１０１，Ｃ１０２がバイパスされた第１の接続状態とで切り替えるように構成されている。例えば、コネクタ１０２にＳＡＴＡタイプのデバイス１−ＳＡＴＡが接続された場合、インターフェース回路１２０は、コンタクトＣ６９の電位がＬレベルであることに応じて第１の接続状態に切り替える。これにより、ＳＡＴＡタイプのデバイス１−ＳＡＴＡに代えてＰＣＩｅタイプのデバイス１−ＰＣＩｅがホスト装置１０１のコネクタ１０２に接続された場合と、ＰＣＩｅタイプのデバイス１−ＰＣＩｅに代えてＳＡＴＡタイプのデバイス１−ＳＡＴＡがホスト装置１０１のコネクタ１０２に接続された場合とのいずれにおいても、規格に準拠できるとともに、送信側から受信側への適正な信号伝送を行うことができる。

なお、図６、図７に示すように、ホスト装置１０１ｉのインターフェース回路１２０ｉにおける第１の接続状態と第２の接続状態とを切り替える為のスイッチＳＷ１ｉ，ＳＷ２ｉは、Ｌレベルの制御信号でオンしＨレベルの制御信号でオフするように構成されていてもよい。図６は、ホスト装置１０１ｉのコネクタ１０２及びインターフェース回路１２０ｉとＳＡＴＡタイプのデバイス１−ＳＡＴＡのコネクタ１０２及びインターフェース回路２０−ＳＡＴＡの構成を示す図である。図７は、ホスト装置１０１ｉのコネクタ２及びインターフェース回路１２０ｉとＰＣＩｅタイプのデバイス１−ＰＣＩｅのコネクタ２及びインターフェース回路２０−ＰＣＩｅの構成を示す図である。

例えば、インターフェース回路１２０ｉは、生成回路１２１ｉ及び切り替え回路１２２ｉを有する。生成回路１２１ｉから切り替え回路１２２ｉへ供給される制御信号はハイアクティブである。生成回路１２１ｉは、コンタクトＣ６９の電位がＬレベル（第１の電位）であることに応じてＬレベル（第１のレベル）の制御信号を生成し、コンタクトＣ６９の電位がハイインピーダンス（第２の電位）であることに応じてＨレベル（第２のレベル）の制御信号を生成する。

例えば、生成回路１２１ｉは、生成回路１２１（図２、図３参照）に対して、抵抗Ｒ２及びトランジスタＱ１が省略された構成を有する。抵抗Ｒ１は、一端がコネクタ２のコンタクトＣ６９に電気的に接続され、他端が電源電位ＶＤＤに電気的に接続されている。

コンタクトＣ６９の電位がＬレベルである場合、電源電位ＶＤＤから抵抗Ｒ１に電流が流れて抵抗Ｒ１に電圧降下が発生するため、信号ラインＣＬ１の電位がＬレベルになる。このため、Ｌレベルの制御信号が生成回路１２１ｉから信号ラインＣＬ１経由で各スイッチＳＷ１ｉ，ＳＷ２ｉの制御端子に供給され、各スイッチＳＷ１ｉ，ＳＷ２ｉは、オン状態に維持される（図６参照）。これにより、切り替え回路１２２ｉは、ＡＣカップリングキャパシタＣ１０１，Ｃ１０２がバイパスされた第１の接続状態に切り替える。

コンタクトＣ６９の電位がハイインピーダンスである場合、抵抗Ｒ１に電流が流れずに、信号ラインＣＬ１の電位が抵抗Ｒ１により電源電位ＶＤＤに応じたＨレベルにプルアップされる。このため、Ｈレベルの制御信号が生成回路１２１ｉから信号ラインＣＬ１経由で各スイッチＳＷ１ｉ，ＳＷ２ｉの制御端子に供給され、各スイッチＳＷ１ｉ，ＳＷ２ｉは、オフ状態に維持される（図７参照）。これにより、切り替え回路１２２ｉは、通信コントローラ１１０及びコネクタ１０２の間にＡＣカップリングキャパシタＣ１０１，Ｃ１０２が挿入された第２の接続状態に切り替える。

例えば、各スイッチＳＷ１ｉ，ＳＷ２ｉは、ＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。ＰＭＯＳトランジスタＰＭ１は、ソースがＡＣカップリングキャパシタＣ１０１の一端及びコンタクトＣ４３に電気的に接続され、ドレインがＡＣカップリングキャパシタＣ１０１の他端及びドライバＴＸ０の出力側に電気的に接続され、ゲートが信号ラインＣＬ１経由で生成回路１２１ｉに電気的に接続されている。ＰＭＯＳトランジスタＰＭ２は、ソースがＡＣカップリングキャパシタＣ１０２の一端及びコンタクトＣ４１に電気的に接続され、ドレインがＡＣカップリングキャパシタＣ１０２の他端及びドライバＴＸ０の出力側に電気的に接続され、ゲートが信号ラインＣＬ１経由で生成回路１２１ｉに電気的に接続されている。

コンタクトＣ６９の電位がＬレベルである場合、各ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、Ｌレベルの制御信号が生成回路１２１ｉから信号ラインＣＬ１経由でゲートに供給され、オン状態に維持される（図６参照）。これにより、切り替え回路１２２ｉは、第１の接続状態に切り替える。各ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、コンタクトＣ６９の電位がハイインピーダンスである場合、Ｈレベルの制御信号が生成回路１２１ｉから信号ラインＣＬ１経由でゲートに供給され、オフ状態に維持される（図７参照）。これにより、切り替え回路１２２ｉは、第２の接続状態に切り替える。したがって、ＳＡＴＡタイプのデバイス１−ＳＡＴＡに代えてＰＣＩｅタイプのデバイス１−ＰＣＩｅがホスト装置１０１のコネクタ１０２に接続された場合と、ＰＣＩｅタイプのデバイス１−ＰＣＩｅに代えてＳＡＴＡタイプのデバイス１−ＳＡＴＡがホスト装置１０１のコネクタ１０２に接続された場合とのいずれにおいても、規格に準拠できるとともに、送信側から受信側への適正な信号伝送を行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ デバイス、２，１０２ コネクタ、１０ コントローラ、２０，１２０，１２０ｉ インターフェース回路、１０１，１０１ｉ ホスト装置、１１０ 通信コントローラ。

Claims (11)

1. 第１のインターフェース規格に準拠する第１のデバイス及び第２のインターフェース規格に準拠する第２のデバイスが接続可能なコネクタと、
   ドライバを含むコントローラと、
   カップリングキャパシタとスイッチとを有するインターフェース回路と、
   を備え、
   前記コネクタは、第１の端子を備え、
   前記第１の端子は、
   前記第１のデバイスが前記コネクタに接続されたことに応じて第１の電位になり、
   前記第２のデバイスが前記コネクタに接続されたことに応じて第２の電位になり、
   前記スイッチは、
   前記コネクタに前記第１のデバイスが接続されたことに応じて、前記カップリングキャパシタをバイパスして前記コネクタ及び前記ドライバが電気的に接続された第１の接続状態に切り替え、
   前記コネクタに前記第２のデバイスが接続されたことに応じて、前記コネクタ及び前記ドライバの間に前記カップリングキャパシタが電気的に接続された第２の接続状態に切り替え、
   前記第１の端子の電位が前記第１の電位であることに応じてオン状態に維持され、
   前記第１の端子の電位が前記第２の電位であることに応じてオフ状態に維持される、
   ホスト装置。
2. 前記スイッチは、前記第１の端子の電位が前記第１の電位であることに応じて前記第１の接続状態に切り替え、前記第１の端子の電位が前記第２の電位であることに応じて前記第２の接続状態に切り替える
   請求項１に記載のホスト装置。
3. 前記カップリングキャパシタは、一端が前記コネクタの第２の端子に電気的に接続され、他端が前記ドライバに電気的に接続され、
   前記スイッチは、一端が前記カップリングキャパシタの一端に接続され、他端が前記カップリングキャパシタの他端に接続される
   請求項２に記載のホスト装置。
4. 前記スイッチは、トランジスタを含み、
   前記インターフェース回路は、
   前記第１の端子の電位が前記第１の電位であることに応じて前記トランジスタをオンさせるべき第１のレベルになり、前記第１の端子の電位が前記第２の電位であることに応じて前記トランジスタをオフさせるべき第２のレベルになる制御信号を生成して前記トランジスタのゲートに供給する生成回路をさらに有する
   請求項３に記載のホスト装置。
5. 前記トランジスタは、ＮＭＯＳトランジスタを含む、
   請求項４に記載のホスト装置。
6. 前記トランジスタは、ＰＭＯＳトランジスタを含む、
   請求項４に記載のホスト装置。
7. 前記生成回路は、
   一端が前記第１の端子に電気的に接続され、他端が電源電位に電気的に接続された第１の抵抗を有する
   請求項４から６のいずれか１項に記載のホスト装置。
8. 前記生成回路は、
   エミッタがグランド電位に電気的に接続され、ベースが前記第１の抵抗の一端及び前記第１の端子に電気的に接続された第２のトランジスタと、
   一端が前記第２のトランジスタのコレクタに電気的に接続され、他端が前記電源電位に電気的に接続された第２の抵抗と、
   をさらに有する
   請求項７に記載のホスト装置。
9. 前記インターフェース回路は、
   第２のカップリングキャパシタと、
   前記コネクタに前記第１のデバイスが接続されたことに応じて、前記第２のカップリングキャパシタをバイパスして前記コネクタ及び前記ドライバが電気的に接続された第３の接続状態に切り替え、前記コネクタに前記第２のデバイスが接続されたことに応じて、前記コネクタ及び前記ドライバの間に前記第２のカップリングキャパシタが電気的に接続された第４の接続状態に切り替える第２のスイッチと、
   を有する
   請求項１から８のいずれか１項に記載のホスト装置。
10. 前記第１のインターフェース規格は、ＳＡＴＡ規格又はＳＡＴＡ Ｅｘｐｒｅｓｓ規格であり、
    前記第２のインターフェース規格は、ＰＣＩｅ規格である
    請求項１から９のいずれか１項に記載のホスト装置。
11. 前記カップリングキャパシタは、前記ホスト装置が前記第２のインターフェース規格に準拠するように決定された容量値を持つ
    請求項１から１０のいずれか１項に記載のホスト装置。

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