JP2000113675A

JP2000113675A - データ伝送方法、データ伝送装置及び半導体メモリ

Info

Publication number: JP2000113675A
Application number: JP10287174A
Authority: JP
Inventors: Yoshihisa Saito; 美寿齋藤; Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-09
Filing date: 1998-10-09
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】複数個のドライバを同一のデータ伝送路に接続
してなるデータ伝送装置に関し、データ伝送の高速化
と、低消費電力化とを図る。【解決手段】複数個のドライバとして、出力トランジス
タをオフとすることによるハイインピーダンス出力機能
を有するドライバ３０〜３３を備えると共に、レシーバ
として、符号間干渉成分除去機能付きアンプ３９を備
え、ドライバ３０〜３３からタイミングをずらしてデー
タＤ１、／Ｄ１〜Ｄ４、／Ｄ４をデータバスＤＢ、／Ｄ
Ｂに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個のドライバ
を同一のデータ伝送路に接続してなるデータ伝送装置に
おけるデータ伝送方法、及び、複数個のドライバを同一
のデータ伝送路に接続してなるデータ伝送装置、及び、
半導体メモリに関する。

【０００２】

【従来の技術】例えば、半導体メモリの一種であるシン
クロナス・ダイナミック・ランダム・アクセス・メモリ
（以下、ＳＤＲＡＭという）におけるデータ出力周波数
（カラムサイクル周波数）は、規格やユーザの要求によ
って決まるが、プロセッサや外部バスの高速化に伴い、
ＳＤＲＡＭに要求されるデータ出力周波数は高まる一方
である。

【０００３】しかし、ＳＤＲＡＭ内のトランジスタの性
能がロジック用の製造プロセスで作成されるトランジス
タに比べて一世代以上劣っていること、及び、面積を削
減するために配線等の負荷に比べて各ドライバのサイズ
が小さめであること等の事情により、ＳＤＲＡＭの内部
スピードがデータ出力周波数に間に合わないという問題
が発生している。

【０００４】そこで、出力バッファの前段にパラレル・
シリアル変換回路を設け、メモリセルアレイ部からのデ
ータの読出しをパラレルに行い、読み出されたパラレル
データをパラレル・シリアル変換回路に伝送してシリア
ル化することにより、データ出力の高速化を図るように
したＳＤＲＡＭが開発されており、図３５は、このよう
なＳＤＡＲＭの一例の要部を示している。

【０００５】図３５中、１〜４はメモリセルアレイ部、
ＤＢ１はメモリセルアレイ部１、２に対応して設けられ
ている単相型データバス、ＤＢ２はメモリセルアレイ部
３、４に対応して設けられている単相型データバスであ
る。

【０００６】また、５はメモリセルアレイ部１から読み
出されたデータを単相型データバスＤＢ１に出力するセ
ンスバッファ、６はメモリセルアレイ部２から読み出さ
れたデータを単相型データバスＤＢ１に出力するセンス
バッファである。

【０００７】また、７はメモリセルアレイ部３から読み
出されたデータを単相型データバスＤＢ２に出力するセ
ンスバッファ、８はメモリセルアレイ部４から読み出さ
れたデータを単相型データバスＤＢ２に出力するセンス
バッファである。

【０００８】このＳＤＲＡＭにおいては、データ読出し
時、メモリセルアレイ部１、３又はメモリセルアレイ部
２、４が同時に選択され、これらメモリセルアレイ部
１、３又はメモリセルアレイ部２、４から読み出された
データがセンスバッファ５、７又はセンスバッファ６、
８を経由して同時に単相型データバスＤＢ１、ＤＢ２に
出力される。

【０００９】また、９はセンスバッファ５、７又はセン
スバッファ６、８から単相型データバスＤＢ１、ＤＢ２
に出力されたパラレルデータをシリアルデータＳＤに変
換するパラレル・シリアル変換回路である。

【００１０】また、１０はパラレル・シリアル変換回路
９から出力されるシリアルデータＳＤを外部に出力する
ための出力バッファ、１１は出力バッファ１０から出力
データＤＱが出力されるパッドである。

【００１１】図３６は図３５に示す従来のＳＤＲＡＭの
動作例を示す波形図であり、図３６ＡはクロックＣＬ
Ｋ、図３６Ｂは単相型データバスＤＢ１の電位、図３６
Ｃは単相型データバスＤＢ２の電位、図３６Ｄはパラレ
ル・シリアル変換回路９から出力されるシリアルデータ
ＳＤを示している。

【００１２】即ち、図３５に示す従来のＳＤＲＡＭにお
いては、前述したように、データ読出し時、メモリセル
アレイ部１、３又はメモリセルアレイ部２、４から同時
にデータが読み出され、これら同時に読み出されたデー
タは、センスバッファ５、７又はセンスバッファ６、８
を経由して単相型データバスＤＢ１、ＤＢ２に出力さ
れ、２ビット・パラレルデータとしてパラレル・シリア
ル変換回路９に伝送される。

【００１３】そして、パラレル・シリアル変換回路９に
おいては、単相型データバスＤＢ１、ＤＢ２を伝送され
てきた２ビット・パラレルデータは、単相型データバス
ＤＢ１を伝送されてきたデータが先行するデータとなる
ようなシリアルデータＳＤに変換され、出力バッファ１
０を介してパッド１１に出力される。

【００１４】このように、図３５に示す従来のＳＤＲＡ
Ｍは、内部におけるデータの伝送を２クロックサイクル
で行い、外部への出力は１クロックサイクルで行うこと
により、データ出力の高速化を図るとするものである。

【００１５】

【発明が解決しようとする課題】しかし、図３５に示す
従来のＳＤＲＡＭにおいては、パラレル・シリアル変換
回路９を設けていることから、単相型データバスＤＢ
１、ＤＢ２をフルスイングさせる必要があり、このた
め、消費電力の増大化を招いてしまうという問題点があ
った。

【００１６】たとえば、Ｉ／Ｏ端子数が３２であれば、
単相型データバスＤＢ１、ＤＢ２に該当するデータバス
として６４本のデータバスを必要とするが、これらデー
タバスは、チップ面を長辺方向に延びるように形成され
るので、配線長も長くなり、データバスの容量値が大き
くなるので、消費電力の増大化を招いてしまう。

【００１７】また、現在以上の高速化を図ろうとする
と、パラレル・シリアル変換回路９が要求するデータの
セットアップ時間及びホールド時間の確保が困難とな
る。特に、クロックＣＬＫの立ち上がり及び立ち下がり
に同期させてデータの読み書きを行うＳＤＲＡＭにおい
ては、クロック周波数が同一でも、内部動作は倍速とな
るので、パラレル・シリアル変換回路９が要求するデー
タのセットアップ時間及びホールド時間の確保が、クロ
ックの立ち上がり又は立ち下がりに同期してデータの読
み書きを行うＳＤＡＲＭよりも困難となる。

【００１８】ここに、たとえば、本発明者が以前に発明
した図３７に示すようなデータ伝送装置をＳＤＲＡＭに
搭載する場合には、内部におけるデータ伝送の高速化に
よる外部へのデータ出力速度の高速化と低消費電力化と
を図ることができる（特願平９−３１８５７２号参
照）。

【００１９】図３７中、ＤＢはデータ伝送路をなす単相
型データバス、１３〜１６はデータＤ１〜Ｄ４を出力す
るドライバ、１７〜２０はドライバ１３〜１６から出力
されるデータＤ１〜Ｄ４の単相型データバスＤＢへの出
力を制御するスイッチ、２１はレシーバをなす符号間干
渉成分除去機能付きアンプ、ＤＯＵＴは符号間干渉成分
除去機能付きアンプ２１の出力である。

【００２０】図３８は図３７に示すデータ伝送装置の動
作例を示す波形図であり、図３８Ａはドライバ１３〜１
６の出力Ｄ１〜Ｄ４、図３８Ｂはスイッチ１７〜２０の
ＯＮ、ＯＦＦ状態、図３８Ｃは単相型データバスＤＢの
電位、図３８Ｄは符号間干渉成分除去機能付きアンプ２
１の出力ＤＯＵＴを示している。

【００２１】即ち、図３７に示すデータ伝送装置は、ド
ライバ１３〜１６から出力されるデータＤ１〜Ｄ４を単
相型データバスＤＢを介して符号間干渉成分除去機能付
きアンプ２１に伝送する場合、ドライバ１３〜１６から
同時にデータＤ１〜Ｄ４を出力すると共に、スイッチ１
７〜２０を順に選択的にオンとするものである。

【００２２】このデータ伝送装置によれば、レシーバと
して符号間干渉成分除去機能付きアンプ２１を備えてい
るので、ドライバ１３〜１６から出力される各データを
伝送するごとに単相型データバスＤＢをプリチャージす
る必要がないので、データ伝送の高速化と、低消費電力
化とを図ることができる。

【００２３】しかし、ドライバ１３〜１６と単相型デー
タバスＤＢとの間にスイッチ１７〜２０を設けているの
で、データのビットタイムは、これらスイッチ１７〜２
０が開いている時間によって決まるため、これらスイッ
チ１７〜２０の動作スピードがデータ伝送の更なる高速
化を図る場合の制限になる可能性があるという問題点が
あった。

【００２４】本発明は、かかる点に鑑み、複数個のドラ
イバを同一のデータ伝送路に接続してなるデータ伝送装
置におけるデータ伝送方法であって、データ伝送の高速
化と低消費電力化とを図ることができるようにしたデー
タ伝送方法を提供することを第１の目的とし、複数個の
ドライバを同一のデータ伝送路に接続してなるデータ伝
送装置であって、データ伝送の高速化と低消費電力化と
を図ることができるようにしたデータ伝送装置を提供す
ることを第２の目的とし、内部におけるデータ伝送の高
速化による外部へのデータ出力の高速化と低消費電力化
とを図ることができるようにした半導体メモリを提供す
ることを第３の目的とする。

【００２５】

【課題を解決するための手段】本発明中、第１の発明
は、複数個のドライバを同一のデータ伝送路に接続して
なるデータ伝送装置におけるデータ伝送方法であって、
複数個のドライバとして、出力トランジスタをオフとす
ることによるハイインピーダンス出力機能を有するドラ
イバを使用すると共に、レシーバとして、符号間干渉成
分除去機能を有するレシーバを使用し、同一のデータ伝
送路に接続された複数個のドライバのうちの全部のドラ
イバ又は一部複数個のドライバからデータ伝送路にデー
タを出力させる場合、各ドライバからタイミングをずら
してデータを出力させるというものである。

【００２６】本発明中、第１の発明のデータ伝送方法に
よれば、同一のデータ伝送路に接続された複数個のドラ
イバのうちの全部のドライバ又は一部複数個のドライバ
からデータ伝送路にデータを出力させる場合、各ドライ
バからタイミングをずらしてデータを出力させるとして
いるので、ドライバとデータ伝送路との間にスイッチを
設ける必要がない。

【００２７】また、データ伝送路そのものを各ドライバ
で駆動するだけで、複数個のドライバから出力されるデ
ータをそのままシリアルデータに変換することができる
ので、パラレル・シリアル変換回路を設ける必要がな
く、パラレル・シリアル変換回路へのデータの取り込み
タイミングの問題も生じない。

【００２８】また、レシーバとして、符号間干渉成分除
去機能付きアンプを使用するとしているので、各ドライ
バからデータを伝送するごとにデータ伝送路をプリチャ
ージする必要がなく、また、データの伝送タイミングが
多少ずれても、前データと現在のデータとの比較により
伝送データを判定することができる。

【００２９】したがって、本発明中、第１の発明のデー
タ伝送方法によれば、データ伝送の高速化と、低消費電
力化とを図ることができる。

【００３０】本発明中、第２の発明は、複数個のドライ
バを同一のデータ伝送路に接続してなるデータ伝送装置
におけるデータ伝送装置であって、複数個のドライバと
して、出力トランジスタをオフとすることによるハイイ
ンピーダンス出力機能を有するドライバを備えると共
に、レシーバとして、符号間干渉成分除去機能を有する
レシーバを備えているというものである。

【００３１】本発明中、第２の発明のデータ伝送装置に
よれば、同一のデータ伝送路に接続された複数個のドラ
イバのうちの全部のドライバ又は一部複数個のドライバ
からデータ伝送路にデータを出力させる場合、各ドライ
バからタイミングをずらしてデータを出力させるように
する場合には、ドライバとデータ伝送路との間にスイッ
チを設ける必要がなく、このように構成することは可能
である。

【００３２】また、データ伝送路そのものを各ドライバ
により駆動するだけで、複数個のドライバから出力され
るデータをそのままシリアルデータに変換することがで
きるので、パラレル・シリアル変換回路を設ける必要が
なく、パラレル・シリアル変換回路へのデータの取り込
みタイミングの問題も生じない。

【００３３】また、レシーバとして、符号間干渉成分除
去機能付きアンプを備えるとしているので、各ドライバ
からデータを伝送するごとにデータ伝送路をプリチャー
ジする必要がなく、また、データの伝送タイミングが多
少ずれても、前データと現在のデータとの比較により伝
送データを判定することができる。

【００３４】したがって、本発明中、第２の発明のデー
タ伝送装置によれば、データ伝送の高速化と、低消費電
力化とを図ることができる。

【００３５】本発明中、第３の発明は、半導体メモリの
発明であり、第２の発明のデータ伝送装置を備えている
というものである。

【００３６】本発明中、第３の発明の半導体メモリにお
いては、第２の発明のデータ伝送装置を備えるとしてい
るので、第２の発明のデータ伝送装置と同様の作用を得
ることができる。

【００３７】

【発明の実施の形態】以下、図１〜図３４を参照して、
本発明のデータ伝送方法、データ伝送装置及び半導体メ
モリの第１実施形態及び第２実施形態について説明す
る。なお、本発明のデータ伝送方法の第１実施形態及び
第２実施形態は、それぞれ、本発明のデータ伝送装置の
第１実施形態及び第２実施形態の説明に含まれる。

【００３８】本発明のデータ伝送装置の第１実施形態・
・図１〜図１４図１は本発明のデータ伝送装置の第１実
施形態の要部を示す回路図であり、図１中、ＤＢ、／Ｄ
Ｂは相補型データバス、３０〜３３はドライバである。

【００３９】ドライバ３０は、相補データｄ１、／ｄ１
を入力して相補データＤ１、／Ｄ１を相補型データバス
ＤＢ、／ＤＢに出力するものであり、ドライバ３１は、
相補データｄ２、／ｄ２を入力して相補データＤ２、／
Ｄ２を相補型データバスＤＢ、／ＤＢに出力するもので
ある。

【００４０】また、ドライバ３２は、相補データｄ３、
／ｄ３を入力して相補データＤ３、／Ｄ３を相補型デー
タバスＤＢ、／ＤＢに出力するものであり、ドライバ３
３は、相補データｄ４、／ｄ４を入力して相補データＤ
４、／Ｄ４を相補型データバスＤＢ、／ＤＢに出力する
ものである。

【００４１】また、３４はイネーブル信号ＥＮ１〜ＥＮ
４を出力してドライバ３０〜３３からの相補データＤ
１、／Ｄ１〜Ｄ４、／Ｄ４の相補型データバスＤＢ、／
ＤＢへの出力タイミングを制御するタイミング制御回路
である。

【００４２】また、３５、３６は電源電位ＶＣＣと接地
電位ＶＳＳとの中間電位ＶＴＴを供給する中間電位線、
３７、３８は終端抵抗、３９はレシーバをなす符号間干
渉成分除去機能付きアンプ、ＤＯＵＴは符号間干渉成分
除去機能付きアンプ３９の出力である。

【００４３】図２はドライバ３０の構成を示す回路図で
あり、ドライバ３１〜３３も同様に構成されている。図
２中、４１は正相データｄ１を入力して正相データＤ１
を正相データバスＤＢに出力する正相データ用ドライ
バ、４２は逆相データ／ｄ１を入力して逆相データ／Ｄ
１を逆相データバス／ＤＢに出力する逆相データ用ドラ
イバである。

【００４４】また、正相データ用ドライバ４１におい
て、４３は正相データｄ１とイネーブル信号ＥＮ１とを
ＮＡＮＤ処理するＮＡＮＤ回路、４４はイネーブル信号
ＥＮ１を反転するインバータ、４５は正相データｄ１と
インバータ４４の出力とをＮＯＲ処理するＮＯＲ回路で
ある。

【００４５】また、４６はＮＡＮＤ回路４３の出力によ
りオン、オフが制御されるプルアップ用の出力トランジ
スタをなすｐＭＯＳトランジスタ、４７はＮＯＲ回路４
５の出力によりオン、オフが制御されるプルダウン用の
出力トランジスタをなすｎＭＯＳトランジスタである。

【００４６】なお、ｐＭＯＳトランジスタ４６は、ソー
スをＶＣＣ電源線に接続され、ドレインをｎＭＯＳトラ
ンジスタ４７のドレインに接続され、ｎＭＯＳトランジ
スタ４７は、ソースをＶＳＳ電源線に接続され、ｐＭＯ
Ｓトランジスタ４６のドレインとｎＭＯＳトランジスタ
４７のドレインとの接続点は、正相データバスＤＢに接
続されている。

【００４７】また、逆相データ用ドライバ４２におい
て、４８は逆相データ／ｄ１とイネーブル信号ＥＮ１と
をＮＡＮＤ処理するＮＡＮＤ回路、４９はイネーブル信
号ＥＮ１を反転するインバータ、５０は逆相データ／ｄ
１とインバータ４９の出力とをＮＯＲ処理するＮＯＲ回
路である。

【００４８】また、５１はＮＡＮＤ回路４８の出力によ
りオン、オフが制御されるプルアップ用の出力トランジ
スタをなすｐＭＯＳトランジスタ、５２はＮＯＲ回路５
０の出力によりオン、オフが制御されるプルダウン用の
出力トランジスタをなすｎＭＯＳトランジスタである。

【００４９】なお、ｐＭＯＳトランジスタ５１は、ソー
スをＶＣＣ電源線に接続され、ドレインをｎＭＯＳトラ
ンジスタ５２のドレインに接続され、ｎＭＯＳトランジ
スタ５２は、ソースをＶＳＳ電源線に接続され、ｐＭＯ
Ｓトランジスタ５１のドレインとｎＭＯＳトランジスタ
５２のドレインとの接続点は、逆相データバス／ＤＢに
接続されている。

【００５０】このように構成されたドライバ３０におい
ては、図３に示すように、イネーブル信号ＥＮ１＝
“１”（論理１、Ｈレベル）、正相データｄ１＝
“１”、逆相データ／ｄ１＝“０”（論理０、Ｌレベ
ル）の場合には、ＮＡＮＤ回路４３の出力＝“０”、イ
ンバータ４４の出力＝“０”、ＮＯＲ回路４５の出力＝
“０”、ｐＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳト
ランジスタ４７＝ＯＦＦとなり、正相データＤ１＝
“１”となる。

【００５１】また、ＮＡＮＤ回路４８の出力＝“１”、
インバータ４９の出力＝“０”、ＮＯＲ回路５０の出力
＝“１”、ｐＭＯＳトランジスタ５１＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ５２＝ＯＮとなり、逆相データ／Ｄ１＝
“０”となる。

【００５２】また、図４に示すように、イネーブル信号
ＥＮ＝“１”、正相データｄ１＝“０”、逆相データ／
ｄ１＝“１”の場合には、ＮＡＮＤ回路４３の出力＝
“１”、インバータ４４の出力＝“０”、ＮＯＲ回路４
５の出力＝“１”、ｐＭＯＳトランジスタ４６＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ４７＝ＯＮとなり、正相デー
タＤ１＝“０”となる。

【００５３】また、ＮＡＮＤ回路４８の出力＝“０”、
インバータ４９の出力＝“０”、ＮＯＲ回路５０の出力
＝“０”、ｐＭＯＳトランジスタ５１＝ＯＮ、ｎＭＯＳ
トランジスタ５２＝ＯＦＦとなり、逆相データ／Ｄ１＝
“１”となる。

【００５４】これに対して、図５に示すように、イネー
ブル信号ＥＮ１＝“０”の場合には、ＮＡＮＤ回路４３
の出力＝“１”、インバータ４４の出力＝“１”、ＮＯ
Ｒ回路４５の出力＝“０”、ｐＭＯＳトランジスタ４６
＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦとなり、
正相データ用ドライバ４１の出力状態は、ハイインピー
ダンス状態となる。

【００５５】また、ＮＡＮＤ回路４８の出力＝“１”、
インバータ４９の出力＝“１”、ＮＯＲ回路５０の出力
＝“０”、ｐＭＯＳトランジスタ５１＝ＯＦＦ、ｎＭＯ
Ｓトランジスタ５２＝ＯＦＦとなり、逆相データ用ドラ
イバ４２の出力状態は、ハイインピーダンス状態とな
る。

【００５６】図６はドライバ３０〜３３の動作例を示す
波形図であり、図６ＡはクロックＣＬＫ、図６Ｂは正相
データｄ１〜ｄ４（逆相データ／ｄ１〜／ｄ４は図示を
省略）、図６Ｃはイネーブル信号ＥＮ１〜ＥＮ４、図６
Ｄは正相データＤ１〜Ｄ４（逆相データ／Ｄ１〜／Ｄ４
は図示を省略）、図６Ｅは正相データバスＤＢの電位
（逆相データバス／ＤＢの電位は図示を省略）を示して
いる。

【００５７】即ち、イネーブル信号ＥＮ１、ＥＮ２、Ｅ
Ｎ３、ＥＮ４をクロックＣＬＫの立ち上がりエッジに対
して０、π／２、π、３π／２［rad］の遅延をもって
順に“１”にすると、ドライバ３０、３１、３２、３３
からクロックＣＬＫの立ち上がりエッジに対して０、π
／２、π、３π／２［rad］の遅延をもって正相データ
Ｄ１、Ｄ２、Ｄ３、Ｄ４を出力することになり、正相デ
ータバスＤＢの電位は、図６Ｅに示すように符号間干渉
成分を含んで変化することになる。

【００５８】図７は符号間干渉成分を推定するための信
号モデルを示す図である。図７Ａは差動配線モデルを示
しており、図７Ａ中、５４はドライバ（ドライバ３０〜
３３に該当する）、５５は信号源、５６、５７は配線
（相補型データバスＤＢ、／ＤＢに該当する）、５８は
レシーバである。

【００５９】また、図７Ｂはユニットパルスと指数関数
的な減衰を示すユニットパルス応答を示す図であり、図
７Ｂ中、ｕ(ｔ)はユニットパルス、ｈ(ｔ)はユニットパ
ルス応答である。

【００６０】ここに、信号源５５から出力される信号Δ
ｓ(ｔ)は、ユニットパルスｕ(ｔ)を用いて、

【００６１】

【数１】

【００６２】のように表わされるとする。

【００６３】但し、Δｓ_iは、

【００６４】

【数２】

【００６５】である。

【００６６】そして、差動配線５６、５７のユニットパ
ルス応答がｈ(ｔ)で表される場合、ビットタイムｎＴに
おける受信信号差ΔＶnは、

【００６７】

【数３】

【００６８】のように表わされる。

【００６９】但し、ΔＶ_netは、

【００７０】

【数４】

【００７１】である。

【００７２】ここで、ΔＶ_netはビットタイムｎＴに対
する正味の信号差である。また、数３の第２項は符号間
干渉成分ΔＶ_ISIに相当する。いま、図７Ｂに示すよう
に、ｈ(ｔ)のテイルが指数関数的に減衰する場合を考え
る。つまり、

【００７３】

【数５】

【００７４】が成立する場合、ΔＶ_netは次のように簡
単になる。

【００７５】

【数６】

【００７６】

【数７】

【００７７】

【数８】

【００７８】

【数９】

【００７９】即ち、ビットタイムｎＴに対する正味の信
号差は、受信信号差からビットタイム（ｎ−１）Ｔでの
受信信号差のχ倍で表わされる符号間干渉成分ΔＶ_ISI
を引いたものに等しくなる。この結果、受信信号の判定
は、以下のようにまとめることができる。

【００８０】

【数１０】

【００８１】ここに、図１に示す符号間干渉成分除去機
能付きアンプ３９は、相補型データバスＤＢ、／ＤＢを
伝送されてくる相補データの電圧波形から符号間干渉成
分を除去して本来の伝送データを検出することができる
ように構成したものであり、図８は符号間干渉成分除去
機能付きアンプ３９の構成を示す回路図である。

【００８２】図８中、６０、６１はＰＲＤ（Partial Re
sponse Detection）コンパレータ、６２はＰＲＤコンパ
レータ６０、６１の出力を選択して符号間干渉成分除去
機能付きアンプ３９の出力ＤＯＵＴを出力するマルチプ
レクサ、φ１、φ２はスイッチ制御信号である。

【００８３】図９はＰＲＤコンパレータ６０、６１の構
成を示す回路図である。図９中、ＰＲＤコンパレータ６
０において、６４〜６７はキャパシタ、６８〜７１はス
イッチ制御信号φ１によりオン、オフが制御されるスイ
ッチ、７２、７３はスイッチ制御信号φ２によりオン、
オフが制御されるスイッチ、７４はプリチャージ電圧Ｖ
preを供給するプリチャージ電圧線、７５はカレントミ
ラー型の差動アンプである。

【００８４】ここに、スイッチ６８〜７１は、スイッチ
制御信号φ１＝“１”の場合にはオン、スイッチ制御信
号φ１＝“０”の場合にはオフとなり、スイッチ７２、
７３は、スイッチ制御信号φ２＝“１”の場合にはオ
ン、スイッチ制御信号φ２＝“０”の場合にはオフとな
るものである。

【００８５】また、ＰＲＤコンパレータ６１において、
７６〜７９はキャパシタ、８０〜８３はスイッチ制御信
号φ２によりオン、オフが制御されるスイッチ、８４、
８５はスイッチ制御信号φ１によりオン、オフが制御さ
れるスイッチ、８６はプリチャージ電圧Ｖpreを供給す
るプリチャージ電圧線、８７は差動アンプ７５と同一構
成の差動アンプである。

【００８６】ここに、プリチャージ電圧Ｖpreは、差動
アンプ７５、８７のスレッショルド電圧ないしスレッシ
ョルド電圧に近い電圧値とされる。

【００８７】また、スイッチ８０〜８３は、スイッチ制
御信号φ２＝“１”の場合にはオン、スイッチ制御信号
φ２＝“０”の場合にはオフとなり、スイッチ８４、８
５は、スイッチ制御信号φ１＝“１”の場合にはオン、
スイッチ制御信号φ１＝“０”の場合にはオフとなるも
のである。

【００８８】また、キャパシタ６４、６７、７６、７９
は、容量値を同一とされ、キャパシタ６５、６６、７
７、７８も、容量値を同一とされている。そして、キャ
パシタ６４、６７、７６、７９の容量値をＣ₁、キャパ
シタ６５、６６、７７、７８の容量値をＣ₂とすると、

【００８９】

【数１１】

【００９０】とされている。但し、τは相補型データバ
スＤＢ、／ＤＢのＣＲ時定数、Ｔは１ビット分のデータ
が相補型データバスＤＢ、／ＤＢに現れる時間又は１ビ
ット分の周期である。

【００９１】また、図８中、マルチプレクサ６２におい
て、８９はスイッチ制御信号φ２によりオン、オフが制
御されるスイッチ、９０はスイッチ制御信号φ１により
オン、オフが制御されるスイッチ、９１はインバータで
ある。

【００９２】なお、スイッチ８９は、スイッチ制御信号
φ２＝“１”の場合にはオン、スイッチ制御信号φ２＝
“０”の場合にはオフとなり、スイッチ９０は、スイッ
チ制御信号φ１＝“１”の場合にはオン、スイッチ制御
信号φ１＝“０”の場合にはオフとなるものである。

【００９３】図１０は符号間干渉成分除去機能付きアン
プ３９の動作を説明するための波形図、図１１〜図１３
は符号間干渉成分除去機能付きアンプ３９の動作を説明
するための回路図である。

【００９４】なお、図１０において、図１０Ａはスイッ
チ制御信号φ１、図１０Ｂはスイッチ制御信号φ２、図
１０Ｃは相補型データバスＤＢ、／ＤＢ上のデータ、図
１０ＤはＰＲＤコンパレータ６０の動作状態、図１０Ｅ
はＰＲＤコンパレータ６１の動作状態を示している。

【００９５】例えば、ビットタイム（ｎ−１）Ｔにおい
て、スイッチ制御信号φ１＝“０”、スイッチ制御信号
φ２＝“０”、スイッチ６８〜７３、８０〜８５、８
９、９０＝ＯＦＦの状態から、スイッチ制御信号φ１＝
“１”となると、図１１に示すように、ＰＲＤコンパレ
ータ６０においては、スイッチ６８〜７１＝ＯＮとな
り、ＰＲＤコンパレータ６１においては、スイッチ８
４、８５＝ＯＮとなり、マルチプレクサ６２において
は、スイッチ９０＝ＯＮとなる。

【００９６】この結果、ＰＲＤコンパレータ６０におい
ては、オートゼロ（auto-zero）動作が行われ、差動ア
ンプ７５の入力ノードＩＮＡ、／ＩＮＡがプリチャージ
電圧Ｖpreにプリチャージされると共に、キャパシタ６
４、６６には正相データバスＤＢの電位Ｖ_DB(n-1)が印
加され、キャパシタ６５、６７には逆相データバス／Ｄ
Ｂの電位Ｖ_/DB(n-1)が印加される。

【００９７】したがって、差動アンプ７５の入力ノード
ＩＮＡ、／ＩＮＡに蓄積される電荷Ｑ_INA(n-1)、Ｑ
_/INA(n-1)は、それぞれ、

【００９８】

【数１２】

【００９９】

【数１３】

【０１００】となる。

【０１０１】その後、スイッチ制御信号φ１＝“０”と
なり、スイッチ６８〜７１、８４、８５、９０＝ＯＦＦ
となるが、ビットタイムｎＴにおいて、スイッチ制御信
号φ２＝“１”となると、図１２に示すように、ＰＲＤ
コンパレータ６０においては、スイッチ７２、７３＝Ｏ
Ｎとなり、ＰＲＤコンパレータ６１においては、スイッ
チ８０〜８３＝ＯＮとなり、マルチプレクサ６２におい
ては、スイッチ８９＝ＯＮとなる。

【０１０２】この結果、ＰＲＤコンパレータ６０におい
ては、キャパシタ６４、６５が並列接続され、これらキ
ャパシタ６４、６５に正相データバスＤＢの電位Ｖ
_DB(n)が印加されると共に、キャパシタ６６、６７が並
列接続され、これらキャパシタ６６、６７に逆相データ
バス／ＤＢの電位Ｖ_/DB(n)が印加される。

【０１０３】したがって、差動アンプ７５の入力ノード
ＩＮＡの電位Ｖ_INA(n)、入力ノード／ＩＮＡの電位Ｖ
_/INA(n)は、それぞれ、

【０１０４】

【数１４】

【０１０５】

【数１５】

【０１０６】となる。

【０１０７】よって、数１２〜数１５より、ビットタイ
ムｎＴにおける差動アンプ７５の入力電位差ΔＶ_INA(n)
は、

【０１０８】

【数１６】

【０１０９】で与えられることになる。

【０１１０】ここで、前述したように、

【０１１１】

【数１７】

【０１１２】が成り立つように、Ｃ₁、Ｃ₂を決定する場
合には、数６〜数９との比較から、数１６の第２項が符
号間干渉成分ΔＶ_ISIに相当することになり、符号間干
渉成分ΔＶ_ISIの除去が可能であり、ビットタイムｎＴ
における正味の信号が受信できることになる。

【０１１３】他方、ＰＲＤコンパレータ６１において
は、オートゼロ動作が行われ、差動アンプ８７の入力ノ
ードＩＮＢ、／ＩＮＢがプリチャージ電圧Ｖpreにプリ
チャージされると共に、キャパシタ７６、７８には正相
データバスＤＢの電位Ｖ_DB(n)が印加され、キャパシタ
７７、７９には逆相データバス／ＤＢの電位Ｖ_/DB(n)が
印加される。

【０１１４】したがって、差動アンプ８７の入力ノード
ＩＮＢ、／ＩＮＢに蓄積される電荷Ｑ_INB(n)、Ｑ
_/INB(n)は、それぞれ、

【０１１５】

【数１８】

【０１１６】

【数１９】

【０１１７】となる。

【０１１８】その後、スイッチ制御信号φ２＝“０”に
なり、スイッチ７２、７３、８０〜８３、８９＝ＯＦＦ
となるが、ビットタイム（ｎ＋１）Ｔにおいて、スイッ
チ制御信号φ１＝“１”となると、図１３に示すよう
に、ＰＲＤコンパレータ６０においては、スイッチ６８
〜７１＝ＯＮとなり、ＰＲＤコンパレータ６１において
は、スイッチ８４、８５＝ＯＮとなり、マルチプレクサ
６２においては、スイッチ９０＝ＯＮとなる。

【０１１９】この結果、ＰＲＤコンパレータ６０におい
ては、オートゼロ動作が行われ、差動アンプ７５の入力
ノードＩＮＡ、／ＩＮＡがプリチャージ電圧Ｖpreにプ
リチャージされると共に、キャパシタ６４、６６には正
相データバスＤＢの電位Ｖ_DB _(n+1)が印加され、キャパ
シタ６５、６７には逆相データバス／ＤＢの電位Ｖ_/D
_B(n+1)が印加される。

【０１２０】したがって、差動アンプ７５の入力ノード
ＩＮＡ、／ＩＮＡに蓄積される電荷Ｑ_INA(n+1)、Ｑ
_/INA(n+1)は、それぞれ、

【０１２１】

【数２０】

【０１２２】

【数２１】

【０１２３】となる。

【０１２４】他方、ＰＲＤコンパレータ６１において
は、キャパシタ７６、７７が並列接続され、これらキャ
パシタ７６、７７に正相データバスＤＢの電位Ｖ
_DB(n+1)が印加されると共に、キャパシタ７８、７９が
並列接続され、これらキャパシタ７８、７９に逆相デー
タバス／ＤＢの電位Ｖ_/DB(n+1)が印加される。

【０１２５】この結果、差動アンプ８７の入力ノードＩ
ＮＢの電位Ｖ_INB(n+1)、入力ノード／ＩＮＢの電位Ｖ
_/INB(n+1)は、それぞれ、

【０１２６】

【数２２】

【０１２７】

【数２３】

【０１２８】となる。

【０１２９】したがって、数２０〜数２３より、ビット
タイム（ｎ＋１）Ｔにおける差動アンプ８７の入力電位
差ΔＶ_INB(n+1)は、

【０１３０】

【数２４】

【０１３１】で与えられることになる。

【０１３２】ここで、前述したように、

【０１３３】

【数２５】

【０１３４】が成り立つように、Ｃ₁、Ｃ₂を決定する場
合には、数６〜数９との比較から、数２４の第２項が符
号間干渉成分ΔＶ_ISIに相当することになり、符号間干
渉成分ΔＶ_ISIの除去が可能であり、ビットタイム（ｎ
＋１）Ｔにおける正味の信号を受信できることになる。

【０１３５】このように、符号間干渉成分除去機能付き
アンプ３９を使用する場合には、相補型データバスＤ
Ｂ、／ＤＢを伝送されてくる相補データの電圧波形から
符号間干渉成分を除去して本来の伝送データを検出する
ことができる。

【０１３６】図１４は本発明のデータ伝送装置の第１実
施形態の動作例を示す波形図であり、図１４Ａはクロッ
クＣＬＫ、図１４Ｂは正相データｄ１〜ｄ４（逆相デー
タ／ｄ１〜／ｄ４は図示を省略）、図１４Ｃはイネーブ
ル信号ＥＮ１〜ＥＮ４、図１４Ｄは正相データＤ１〜Ｄ
４（逆相データ／Ｄ１〜／Ｄ４は図示を省略）、図１４
Ｅは正相データバスＤＢの電位（逆相データバス／ＤＢ
の電位は図示を省略）、図１４Ｆは符号間干渉成分除去
機能付きアンプ３９の出力ＤＯＵＴを示している。

【０１３７】なお、図１４Ａ〜図１４Ｅは、図６Ａ〜図
６Ｅと同一の波形図であり、イネーブル信号ＥＮ１、Ｅ
Ｎ２、ＥＮ３、ＥＮ４をクロックＣＬＫの立ち上がりエ
ッジに対して０、π／２、π、３π／２［rad］の遅延
をもって順に“１”にすると、ドライバ３０、３１、３
２、３３からクロックＣＬＫの立ち上がりエッジに対し
て０、π／２、π、３π／２［rad］の遅延をもって正
相データＤ１、Ｄ２、Ｄ３、Ｄ４を出力することにな
り、データバスＤＢの電位は、図１４Ｅに示すように、
各ドライバの出力値が確定する毎に、符号間干渉成分を
含んで変化することになる。

【０１３８】ここに、符号間干渉成分除去機能付きアン
プ３９を使用する場合には、相補型データバスＤＢ、／
ＤＢを伝送されてくる相補データの電圧波形から符号間
干渉成分を除去して本来の伝送データを検出することが
できるので、符号間干渉成分除去機能付きアンプ３９の
出力ＤＯＵＴは、図１４Ｆに示すように、ドライバ３０
〜３３から出力される正相データＤ１〜Ｄ４に等しくな
る。

【０１３９】以上のように、本発明のデータ伝送装置の
第１実施形態においては、レシーバとして、符号間干渉
成分除去機能付きアンプ３９を備え、ドライバ３０〜３
３から相補データＤ１、／Ｄ１〜Ｄ４、／Ｄ４を出力タ
イミングをずらして相補型データバスＤＢ、／ＤＢに出
力するようにしたことにより、ドライバ３０〜３３と相
補型データバスＤＢ、／ＤＢとの間にスイッチを設ける
必要がない。

【０１４０】また、相補型データバスＤＢ、／ＤＢその
ものを各ドライバ３０〜３３により駆動するだけで、ド
ライバ３０〜３３から出力されるデータＤ１〜Ｄ４、／
Ｄ１〜／Ｄ４をそのままシリアルデータに変換すること
ができるので、パラレル・シリアル変換回路を設ける必
要がなく、パラレル・シリアル変換回路へのデータの取
り込みタイミングの問題も生じない。

【０１４１】また、レシーバとして、符号間干渉成分除
去機能付きアンプ３９を設けているので、各ドライバ３
０〜３３からデータを伝送するごとに相補型データバス
ＤＢ、／ＤＢをプリチャージする必要がなく、また、デ
ータの伝送タイミングが多少ずれても、前データと現在
のデータとの比較により伝送データを判定することがで
きる。

【０１４２】したがって、本発明のデータ伝送装置の第
１実施形態によれば、相補型データバスＤＢ、／ＤＢを
介して相補データを伝送する場合につき、データ伝送の
高速化と、低消費電力化とを図ることができる。

【０１４３】本発明のデータ伝送装置の第２実施形態・
・図１５〜図２８図１５は本発明のデータ伝送装置の第
２実施形態の要部を示す回路図である。図１５中、ＤＢ
は単相型データバス、９３〜９６はドライバである。

【０１４４】ドライバ９３は、単相データｄ１を入力し
て単相データＤ１を単相型データバスＤＢに出力するも
のであり、ドライバ９４は、単相データｄ２を入力して
単相データＤ２を単相型データバスＤＢに出力するもの
である。

【０１４５】また、ドライバ９５は、単相データｄ３を
入力して単相データＤ３を単相型データバスＤＢに出力
するものであり、ドライバ９６は、単相データｄ４を入
力して単相データＤ４を単相型データバスＤＢに出力す
るものである。

【０１４６】また、９７はイネーブル信号ＥＮ１〜ＥＮ
４を出力してドライバ９３〜９６からの単相データＤ１
〜Ｄ４の単相型データバスＤＢへの出力タイミングを制
御するタイミング制御回路である。

【０１４７】また、９８は電源電位ＶＣＣと接地電位Ｖ
ＳＳとの中間電位ＶＴＴを供給する中間電位線、９９は
終端抵抗、１００はレシーバをなす符号間干渉成分除去
機能付きアンプ、ＤＯＵＴは符号間干渉成分除去機能付
きアンプ１００の出力である。

【０１４８】図１６はドライバ９３の構成を示す回路図
であり、ドライバ９４〜９６も同様に構成されている。
図１６中、１０２はデータｄ１とイネーブル信号ＥＮ１
とをＮＡＮＤ処理するＮＡＮＤ回路、１０３はイネーブ
ル信号ＥＮ１を反転するインバータ、１０４はデータｄ
１とインバータ１０３の出力とをＮＯＲ処理するＮＯＲ
回路である。

【０１４９】また、１０５はＮＡＮＤ回路１０２の出力
によりオン、オフが制御されるプルアップ用の出力トラ
ンジスタをなすｐＭＯＳトランジスタ、１０６はＮＯＲ
回路１０４の出力によりオン、オフが制御されるプルダ
ウン用の出力トランジスタをなすｎＭＯＳトランジスタ
である。

【０１５０】なお、ｐＭＯＳトランジスタ１０５は、ソ
ースをＶＣＣ電源線に接続され、ドレインをｎＭＯＳト
ランジスタ１０６のドレインに接続され、ｎＭＯＳトラ
ンジスタ１０６は、ソースをＶＳＳ電源線に接続され、
ｐＭＯＳトランジスタ１０５のドレインとｎＭＯＳトラ
ンジスタ１０６のドレインとの接続点は、単相型データ
バスＤＢに接続されている。

【０１５１】このように構成されたドライバ９３におい
ては、図１７に示すように、イネーブル信号ＥＮ１＝
“１”、データｄ１＝“１”の場合には、ＮＡＮＤ回路
１０２の出力＝“０”、インバータ１０３＝“０”、Ｎ
ＯＲ回路１０４の出力＝“０”、ｐＭＯＳトランジスタ
１０５＝ＯＮ、ｎＭＯＳトランジスタ１０６＝ＯＦＦと
なり、データＤ１＝“１”となる。

【０１５２】また、図１８に示すように、イネーブル信
号ＥＮ１＝“１”、データｄ１＝“０”の場合には、Ｎ
ＡＮＤ回路１０２の出力＝“１”、インバータ１０３＝
“０”、ＮＯＲ回路１０４の出力＝“１”、ｐＭＯＳト
ランジスタ１０５＝ＯＦＦ、ｎＭＯＳトランジスタ１０
６＝ＯＮとなり、データＤ１＝“０”となる。

【０１５３】これに対して、図１９に示すように、イネ
ーブル信号ＥＮ１＝“０”の場合には、ＮＡＮＤ回路１
０２の出力＝“１”、インバータ１０３の出力＝
“１”、ＮＯＲ回路１０４の出力＝“０”、ｐＭＯＳト
ランジスタ１０５＝ＯＦＦ、ｎＭＯＳトランジスタ１０
６＝ＯＦＦとなり、ドライバ９３の出力状態は、ハイイ
ンピーダンス状態となる。

【０１５４】図２０はドライバ９３〜９６の動作例を示
す波形図であり、図２０ＡはクロックＣＬＫ、図２０Ｂ
はデータｄ１〜ｄ４、図２０Ｃはイネーブル信号ＥＮ１
〜ＥＮ４、図２０Ｄはドライバ９３〜９６から出力され
るデータＤ１〜Ｄ４、図２０Ｅは単相型データバスＤＢ
の電位を示している。

【０１５５】即ち、イネーブル信号ＥＮ１、ＥＮ２、Ｅ
Ｎ３、ＥＮ４をクロックＣＬＫの立ち上がりエッジに対
して０、π／２、π、３π／２［rad］の遅延をもって
順に“１”にすると、ドライバ９３、９４、９５、９６
からクロックＣＬＫの立ち上がりエッジに対して０、π
／２、π、３π／２［rad］の遅延をもってデータＤ
１、Ｄ２、Ｄ３、Ｄ４を出力することになり、単相デー
タバスＤＢの電位は、図２０Ｅに示すように符号間干渉
成分を含んで変化することになる。

【０１５６】図２１は符号間干渉成分を推定するための
信号モデルを示す図であり、図２１Ａは配線モデルを示
している。図２１Ａ中、１０８はドライバ（ドライバ９
３〜９６に該当する）、１０９は信号源、１１０は配線
（単相型データバスＤＢに該当）、１１１はレシーバで
ある。

【０１５７】また、図２１Ｂはユニットパルスと指数関
数的な減衰を示す場合のユニットパルス応答を示す図で
あり、図２１Ｂ中、ｕ(ｔ)はユニットパルス、ｈ(ｔ)は
ユニットパルス応答である。

【０１５８】ここに、信号源１０９から出力される信号
ｓ(ｔ) は、ユニットパルスｕ(ｔ)を用いて、

【０１５９】

【数２６】

【０１６０】のように表わされるとする。

【０１６１】但し、ｓ_iは、

【０１６２】

【数２７】

【０１６３】である。

【０１６４】そして、レシーバ１１１側での受信信号を
Ｖ(ｔ)としたとき、Ｖ(ｔ)の時刻ｎＴでの値をＶnとす
ると、Ｖnは、

【０１６５】

【数２８】

【０１６６】と表わされる。

【０１６７】数２８において、第１項が最新のビットタ
イムｎＴに対する正味の信号を表わし、残りの項が符号
間干渉Ｖ_ISIと直流成分を表わす。

【０１６８】ここに、数２８の第２項＋第３項をＶ_ISI
とすると、

【０１６９】

【数２９】

【０１７０】と表わすことができる。

【０１７１】いま、図２１Ｂに示すように、ｈ(ｔ)のテ
イルが指数関数的に減衰する場合には、数２９の第３項
は０になる。即ち、

【０１７２】

【数３０】

【０１７３】となるならば、Ｖ_ISIは

【０１７４】

【数３１】

【０１７５】となる。

【０１７６】但し、

【０１７７】

【数３２】

【０１７８】である。

【０１７９】ここに、図１５に示す符号間干渉成分除去
機能付きアンプ１００は、単相型データバスＤＢを伝送
されてくる単相データの電圧波形から符号間干渉成分を
除去して本来の伝送データを検出することができるよう
に構成したものであり、図２２は符号間干渉成分除去機
能付きアンプ１００の構成を示す回路図である。

【０１８０】図２２中、１１３、１１４はオートゼロ・
コンパレータ、１１５はオートゼロ・コンパレータ１１
３、１１４の出力を選択して符号間干渉成分除去機能付
きアンプ１００の出力ＤＯＵＴを出力するマルチプレク
サ、φ１、φ２はスイッチ制御信号である。

【０１８１】図２３はオートゼロ・コンパレータ１１
３、１１４の構成を示す回路図であり、図２３中、オー
トゼロ・コンパレータ１１３において、１１７、１１８
はキャパシタ、１１９〜１２１はスイッチ制御信号φ１
によりオン、オフが制御されるスイッチ、１２２、１２
３はスイッチ制御信号φ２によりオン、オフが制御され
るスイッチ、１２４はインバータである。

【０１８２】ここに、スイッチ１１９〜１２１は、スイ
ッチ制御信号φ１＝“１”の場合にはオン、スイッチ制
御信号φ１＝“０”の場合にはオフとなり、スイッチ１
２２、１２３は、スイッチ制御信号φ２＝“１”の場合
にはオン、スイッチ制御信号φ２＝“０”の場合にはオ
フとなるものである。

【０１８３】また、オートゼロ・コンパレータ１１４に
おいて、１２５、１２６はキャパシタ、１２７〜１２９
はスイッチ制御信号φ２によりオン、オフが制御される
スイッチ、１３０、１３１はスイッチ制御信号φ１によ
りオン、オフが制御されるスイッチ、１３２はインバー
タである。

【０１８４】ここに、スイッチ１２７〜１２９は、スイ
ッチ制御信号φ２＝“１”の場合にはオン、スイッチ制
御信号φ２が“０”の場合にはオフとなり、スイッチ１
３０、１３１は、スイッチ制御信号φ１＝“１”の場合
にはオン、スイッチ制御信号φ１＝“０”の場合にはオ
フとなるものである。

【０１８５】また、図２２中、マルチプレクサ１１５に
おいて、１３４はスイッチ制御信号φ２によりオン、オ
フが制御されるスイッチ、１３５はスイッチ制御信号φ
１によりオン、オフが制御されるスイッチ、１３６はイ
ンバータである。

【０１８６】ここに、スイッチ１３４は、スイッチ制御
信号φ２＝“１”の場合にはオン、スイッチ制御信号φ
２＝“０”の場合にはオフとなり、スイッチ１３５は、
スイッチ制御信号φ１＝“１”の場合にはオン、スイッ
チ制御信号φ１＝“０”の場合にはオフとなるものであ
る。

【０１８７】図２４は符号間干渉成分除去機能付きアン
プ１００の動作を説明するための波形図、図２５〜図２
７は符号間干渉成分除去機能付きアンプ１００の動作を
説明するための回路図である。

【０１８８】なお、図２４において、図２４Ａはスイッ
チ制御信号φ１、図２４Ｂはスイッチ制御信号φ２、図
２４Ｃは単相型データバスＤＢ上のデータ、図２４Ｄは
オートゼロ・コンパレータ１１３の動作状態、図２４Ｅ
はオートゼロ・コンパレータ１１４の動作状態を示して
いる。

【０１８９】例えば、ビットタイム（ｎ−１）Ｔにおい
て、スイッチ制御信号φ１＝“０”、スイッチ制御信号
φ２＝“０”、スイッチ１１９〜１２３、１２７〜１３
１、１３４、１３５＝ＯＦＦの状態から、スイッチ制御
信号φ１＝“１”となると、図２５に示すように、オー
トゼロ・コンパレータ１１３においては、スイッチ１１
９〜１２１＝ＯＮとなり、オートゼロ・コンパレータ１
１４においては、スイッチ１３０、１３１＝ＯＮとな
り、マルチプレクサ１１５においては、スイッチ１３５
＝ＯＮとなる。

【０１９０】この結果、キャパシタ１１７には単相型デ
ータバスＤＢの電位Ｖ_DB(n-1)が印加され、キャパシタ
１１８には中間電位ＶＴＴが印加される。したがって、
キャパシタ１１７、１１８に蓄積される電荷Ｑ₁₁₇、Ｑ
₁₁₈は、それぞれ、

【０１９１】

【数３３】

【０１９２】となる。

【０１９３】その後、スイッチ制御信号φ１＝“０”、
スイッチ１１９〜１２１、１３０、１３１、１３５＝Ｏ
ＦＦになるが、ビットタイムｎＴにおいて、スイッチ制
御信号φ２＝“１”となると、図２６に示すように、オ
ートゼロ・コンパレータ１１３においては、スイッチ１
２２、１２３＝ＯＮとなり、オートゼロ・コンパレータ
１１４においては、スイッチ１２７〜１２９＝ＯＮとな
り、マルチプレクサ１１５においては、スイッチ１３４
＝ＯＮとなる。

【０１９４】この結果、オートゼロ・コンパレータ１１
３において、キャパシタ１１７、１１８の並列容量に表
れる電圧Ｖcは、キャパシタ１１７の容量値をＣ₁、キャ
パシタ１１８の容量値をＣ₂とすれば、

【０１９５】

【数３４】

【０１９６】となる。

【０１９７】ここに、χ＝Ｃ₁／（Ｃ₁＋Ｃ₂）であるか
ら、このχをｅｘｐ（−Ｔ／τ）となるように、Ｃ₁と
Ｃ₂を決定すれば、この重み付き和の部分は、符号間干
渉成分Ｖ_ISIに対応する電圧となり、この容量がレシー
バの入力の間に入るので、自動的に符号間干渉成分Ｖ
_ISIの引き算がなされることになる。

【０１９８】即ち、インバータ１２４の入力ノードは、
ビットタイム（ｎ−１）Ｔにおけるオートゼロ動作時に
しきい値にセットされているので、僅かな大きさの正味
のデータでも判定できることになり、ビットタイムｎＴ
における符号間干渉成分Ｖ_IS _Iとデータの判定とが同時
に行われることになる。

【０１９９】また、オートゼロ・コンパレータ１１４に
おいては、キャパシタ１２５には単相型データバスＤＢ
の電位Ｖ_DB(n)が印加され、キャパシタ１２６には中間
電位ＶＴＴが印加される。

【０２００】この結果、キャパシタ１２５、１２６に蓄
積される電荷Ｑ₁₂₅、Ｑ₁₂₆は、それぞれ、

【０２０１】

【数３５】

【０２０２】となる。

【０２０３】その後、スイッチ制御信号φ２＝“０”、
スイッチ１２２、１２３、１２７〜１２９、１３４＝Ｏ
ＦＦとなるが、ビットタイム（ｎ＋１）Ｔにおいて、ス
イッチ制御信号φ１＝“１”となると、図２７に示すよ
うに、オートゼロ・コンパレータ１１３においては、ス
イッチ１１９〜１２１＝ＯＮとなり、オートゼロ・コン
パレータ１１４においては、スイッチ１３０、１３１＝
ＯＮとなり、マルチプレクサ１１５においては、スイッ
チ１３５＝ＯＮとなる。

【０２０４】この結果、オートゼロ・コンパレータ１１
３においては、キャパシタ１１７には単相型データバス
ＤＢの電位Ｖ_DB(n+1)が印加され、キャパシタ１１８に
は中間電位ＶＴＴが印加される。

【０２０５】この結果、キャパシタ１１７、１１８に蓄
積される電荷Ｑ₁₁₇、Ｑ₁₁₈は、それぞれ、

【０２０６】

【数３６】

【０２０７】となる。

【０２０８】他方、オートゼロ・コンパレータ１１４に
おいては、キャパシタ１２５、１２６の並列容量に表れ
る電圧Ｖcは、キャパシタ１２５の容量値をＣ₁、キャパ
シタ１２６の容量値をＣ₂とすれば、

【０２０９】

【数３７】

【０２１０】となる。

【０２１１】ここに、χ＝Ｃ₁／（Ｃ₁＋Ｃ₂）であるか
ら、このχをｅｘｐ（−Ｔ／τ）となるように、Ｃ₁と
Ｃ₂を決定すれば、この重み付き和の部分は、符号間干
渉成分Ｖ_ISIに対応する電圧となり、この容量がレシー
バの入力の間に入るので、自動的に符号間干渉成分Ｖ
_ISIの引き算がなされることになる。

【０２１２】即ち、インバータ１３２の入力ノードは、
ビットタイムｎＴにおけるオートゼロ動作時にしきい値
にセットされているので、僅かな大きさの正味の信号で
も判定できることになり、ビットタイム（ｎ＋１）Ｔに
おける符号間干渉成分Ｖ_ISIの除去とデータの判定とが
同時に行われる。

【０２１３】このように、符号間干渉成分除去機能付き
アンプ１００を使用する場合には、単相型データバスＤ
Ｂを伝送されてくる単相データの電圧波形から符号間干
渉成分を除去して本来の伝送データを検出することがで
きる。

【０２１４】図２８は本発明のデータ伝送装置の第２実
施形態の動作例を示す波形図であり、図２８Ａはクロッ
クＣＬＫ、図２８Ｂはデータｄ１〜ｄ４、図２８Ｃはイ
ネーブル信号ＥＮ１〜ＥＮ４、図２８ＤはデータＤ１〜
Ｄ４、図２８Ｅは単相型データバスＤＢの電位、図２８
Ｆは符号間干渉成分除去機能付きアンプ１００の出力Ｄ
ＯＵＴを示している。

【０２１５】なお、図２８Ａ〜図２８Ｅは、図２０Ａ〜
図２０Ｅと同一の波形図であり、イネーブル信号ＥＮ
１、ＥＮ２、ＥＮ３、ＥＮ４をクロックＣＬＫの立ち上
がりエッジに対して０、π／２、π、３π／２［rad］
の遅延をもって順に“１”にすると、ドライバ９３、９
４、９５、９６からクロックＣＬＫの立ち上がりエッジ
に対して０、π／２、π、３π／２［rad］の遅延をも
ってデータＤ１、Ｄ２、Ｄ３、Ｄ４を出力することにな
り、単相型データバスＤＢの電位は、図２８Ｅに示すよ
うに符号間干渉成分を含んで変化することになる。

【０２１６】ここに、符号間干渉成分除去機能付きアン
プ１００を使用する場合には、単相型データバスＤＢを
伝送されてくるデータの電圧波形から符号間干渉成分を
除去して本来の伝送データを検出することができるの
で、符号間干渉成分除去機能付きアンプ１００の出力Ｄ
ＯＵＴは、図２８Ｆに示すように、ドライバ９３〜９６
から出力されるデータＤ１〜Ｄ４と等しくなる。

【０２１７】以上のように、本発明のデータ伝送装置の
第２実施形態によれば、レシーバとして、符号間干渉成
分除去機能付きアンプ１００を備え、ドライバ９３〜９
６からデータをタイミングをずらして単相型データバス
ＤＢに出力するようにしたことにより、ドライバ９３〜
９６と単相型データバスＤＢとの間にスイッチを設ける
必要がない。

【０２１８】そして、単相型データバスＤＢそのものを
各ドライバ９３〜９６により駆動するだけで、各ドライ
バ９３〜９６から出力されるデータＤ１〜Ｄ４をそのま
まシリアルデータに変換することができるので、パラレ
ル・シリアル変換回路を設ける必要がなく、パラレル・
シリアル変換回路へのデータの取り込みタイミングの問
題も生じない。

【０２１９】また、レシーバとして符号間干渉成分除去
機能付きアンプ１００を設けているので、各ドライバ９
３〜９６からデータを伝送するごとに単相型データバス
ＤＢをプリチャージする必要がなく、また、データの伝
送タイミングが多少ずれても、前データと現在のデータ
との比較によりデータを判定することができる。

【０２２０】したがって、本発明のデータ伝送装置の第
２実施形態によれば、単相型データバスＤＢを介して単
相データを伝送する場合につき、データ伝送の高速化
と、低消費電力化とを図ることができる。

【０２２１】なお、本発明のデータ伝送装置の第２実施
形態においては、ドライバとして、単相データを入力し
て単相データを出力するドライバ９３〜９６を設ける場
合について説明したが、この代わりに、相補データを入
力して単相データを出力するドライバを設けるようにす
ることもできる。

【０２２２】本発明の半導体メモリの第１実施形態・・
図２９〜図３１図２９は本発明の半導体メモリの第１実
施形態の要部を示す回路図である。図２９中、１３８〜
１４１はメモリセルアレイ部、ＤＢ、／ＤＢはメモリセ
ルアレイ部１３８〜１４１に対応して設けられている相
補型データバスである。

【０２２３】また、１４２はメモリセルアレイ部１３８
内の相補型データバスを伝送されてきた相補データを相
補型データバスＤＢ、／ＤＢに出力するセンスバッフ
ァ、１４３はメモリセルアレイ部１３９内の相補型デー
タバスを伝送されてきた相補データを相補型データバス
ＤＢ、／ＤＢに出力するセンスバッファである。

【０２２４】また、１４４はメモリセルアレイ部１４０
内の相補型データバスを伝送されてきた相補データを相
補型データバスＤＢ、／ＤＢに出力するセンスバッフ
ァ、１４５はメモリセルアレイ部１４１内を伝送されて
きた相補データを相補型データバスＤＢ、／ＤＢに出力
するセンスバッファである。

【０２２５】また、１４６はレシーバをなす符号間干渉
成分除去機能付きアンプ、１４７は符号間干渉成分除去
機能付きアンプ１４６から出力されるデータを外部に出
力するための出力バッファ、１４８は出力バッファ１４
７から出力データＤＱが出力されるパッドである。

【０２２６】ここで、ドライバ１４２〜１４５は、本発
明のデータ伝送装置の第１実施形態が備えるドライバ３
０〜３３と同一構成とされ、符号間干渉成分除去機能付
きアンプ１４６は、本発明のデータ伝送装置の第１実施
形態が備える符号間干渉成分除去機能付きアンプ３９と
同一構成とされている。

【０２２７】また、本発明の半導体メモリの第１実施形
態においては、メモリセルアレイ部１３８、１３９は、
クロックＣＬＫの立ち上がりに同期してデータの読み書
きを行い、メモリセルアレイ部１４０、１４１は、クロ
ックＣＬＫの立ち下がりに同期してデータの読み書きを
行うように、カラム系をクロックＣＬＫの立ち上がり及
び立ち下がりに同期させて動作させ、かつ、データ読出
し時、メモリセルアレイ部１３８、１４０又はメモリセ
ルアレイ部１３９、１４１から交互にデータを読み出す
ように制御される。

【０２２８】図３０は本発明の半導体メモリの第１実施
形態の第１動作例を示す波形図であり、メモリセルアレ
イ部１３８、１４０から交互にデータが読み出される場
合であり、かつ、センスバッファ１４２、１４４の出力
時間がビットタイムより長い場合を示している。

【０２２９】なお、図３０ＡはクロックＣＬＫ、図３０
Ｂはメモリセルアレイ部１３８内の相補型データバスの
電位、図３０Ｃはセンスバッファ１４２の正相出力（逆
相出力は図示を省略）、図３０Ｄはメモリセルアレイ部
１４０内の相補型データバスの電位、図３０Ｅはセンス
バッファ１４４の正相出力（逆相出力は図示を省略）、
図３０Ｆは正相データバスＤＢの電位（逆相データバス
／ＤＢの電位は図示を省略）、図３０Ｇは符号間干渉成
分除去機能付きアンプ１４６の出力ＤＯＵＴを示してい
る。

【０２３０】図３１は本発明の半導体メモリの第１実施
形態の第２動作例を示す波形図であり、メモリセルアレ
イ部１３８、１４０から交互にデータが読み出される場
合であり、かつ、センスバッファ１４２、１４４の出力
時間がビットタイムと等しい場合を示している。

【０２３１】なお、図３１ＡはクロックＣＬＫ、図３１
Ｂはメモリセルアレイ部１３８内の相補型データバスの
電位、図３１Ｃはセンスバッファ１４２の正相出力（逆
相出力は図示を省略）、図３１Ｄはメモリセルアレイ部
１４０内の相補型データバスの電位、図３１Ｅはセンス
バッファ１４４の正相出力（逆相出力は図示を省略）、
図３１Ｆは正相データバスＤＢの電位（逆相データバス
／ＤＢの電位は図示を省略）、図３１Ｇは符号間干渉成
分除去機能付きアンプ１４６の出力ＤＯＵＴを示してい
る。

【０２３２】即ち、本発明の半導体メモリの第１実施形
態においては、メモリセルアレイ部１３８、１３９は、
クロックＣＬＫの立ち上がりに同期させて動作させ、メ
モリセルアレイ部１４０、１４１は、クロックＣＬＫの
立ち下がりに同期して動作するようにしているので、メ
モリセルアレイ部１３８〜１４１内の動作は、従来のＳ
ＤＲＡＭと同じスピードとなる。

【０２３３】しかし、レシーバとして、符号間成分除去
機能付きアンプ１４６を設け、センスバッファ１４２、
１４４又はセンスバッファ１４３、１４５からタイミン
グをずらして相補データを相補型データバスＤＢ、／Ｄ
Ｂに出力するようにしたことにより、センスバッファ１
４２〜１４５と相補型データバスＤＢ、／ＤＢとの間に
スイッチを設ける必要がない。

【０２３４】そして、相補型データバスＤＢ、／ＤＢそ
のものを各センスバッファ１４２〜１４５により駆動す
るだけで、各センスバッファ１４２〜１４５から出力さ
れるデータをそのままシリアルデータに変換することが
できるので、パラレル・シリアル変換回路を設ける必要
がなく、パラレル・シリアル変換回路へのデータの取り
込みタイミングの問題も生じない。

【０２３５】また、レシーバとして、符号間干渉成分除
去機能付きアンプ１４６を設けているので、各センスバ
ッファ１４２〜１４５からデータを伝送するごとに相補
型データバスＤＢ、／ＤＢをプリチャージする必要がな
く、また、データの伝送タイミングが多少ずれても、前
データと現在とのデータの比較によりデータを判定する
ことができる。

【０２３６】したがって、本発明の半導体メモリの第１
実施形態によれば、内部におけるデータ伝送の高速化に
よる外部へのデータ出力の高速化と、低消費電力化とを
図ることができる。

【０２３７】本発明の半導体メモリの第２実施形態・・
図３２〜図３４図３２は本発明の半導体メモリの第２実
施形態の要部を示す回路図である。図３２中、１５０〜
１５３はメモリセルアレイ部、ＤＢはメモリセルアレイ
部１５０〜１５３に対応して設けられている単相型デー
タバスである。

【０２３８】また、１５４はメモリセルアレイ部１５０
内の相補型データバスを伝送されてきた相補データを単
相型データバスＤＢに出力するセンスバッファ、１５５
はメモリセルアレイ部１５１内の相補型データバスを伝
送されきた相補データを単相型データバスＤＢに出力す
るセンスバッファである。

【０２３９】また、１５６はメモリセルアレイ部１５２
内の相補型データバスを伝送されてきた相補データを単
相型データバスＤＢに出力するセンスバッファ、１５７
はメモリセルアレイ部１５３内を伝送されてきた相補デ
ータを相補型データバスＤＢに出力するセンスバッファ
である。

【０２４０】これらセンスバッファ１５４〜１５７は、
出力トランジスタをオフ状態とすることによるハイイン
ピーダンス機能を有するプッシュプル型のアンプを有す
るものとして構成される。

【０２４１】また、１５８はレシーバをなす符号間干渉
成分除去機能付きアンプ、１５９は符号間干渉成分除去
機能付きアンプ１５８から出力されるデータを外部に出
力するための出力バッファ、１６０は出力バッファ１５
９から出力データＤＱが出力されるパッドである。な
お、符号間干渉成分除去機能付きアンプ１５８は、本発
明の第２実施形態が備える符号間干渉成分除去機能付き
アンプ１００と同一構成とされている。

【０２４２】本発明の半導体メモリの第２実施形態にお
いては、メモリセルアレイ部１５０、１５１は、クロッ
クＣＬＫの立ち上がりに同期してデータの読み書きを行
い、メモリセルアレイ部１５２、１５３は、クロックＣ
ＬＫの立ち下がりに同期してデータの読み書きを行うよ
うに、カラム系をクロックＣＬＫの立ち上がり及び立ち
下がりに同期させて動作させ、かつ、データ読出し時、
メモリセルアレイ部１５０、１５２又はメモリセルアレ
イ部１５１、１５３から交互にデータを読み出すように
制御される。

【０２４３】図３３は本発明の半導体メモリの第２実施
形態の第１動作例を示す波形図であり、メモリセルアレ
イ部１５０、１５２から交互にデータが読み出される場
合であり、かつ、センスバッファ１５４、１５６の出力
時間がビットタイムより長い場合を示している。

【０２４４】なお、図３３ＡはクロックＣＬＫ、図３３
Ｂはメモリセルアレイ部１５０内の単相型データバスの
電位、図３３Ｃはセンスバッファ１５４の出力、図３３
Ｄはメモリセルアレイ部１５２内の単相型データバスの
電位、図３３Ｅはセンスバッファ１５６の出力、図３３
Ｆは単相型データバスＤＢの電位、図３３Ｇは符号間干
渉成分除去機能付きアンプ１５８の出力ＤＯＵＴを示し
ている。

【０２４５】図３４は本発明の半導体メモリの第２実施
形態の第２動作例を説明するための波形図であり、メモ
リセルアレイ部１５０、１５２から交互にデータが読み
出される場合であり、かつ、センスバッファ１５４、１
５６の出力時間がビットタイムと等しい場合を示してい
る。

【０２４６】なお、図３４ＡはクロックＣＬＫ、図３４
Ｂはメモリセルアレイ部１５０内の単相型データバスの
電位、図３４Ｃはセンスバッファ１５４の出力、図３４
Ｄはメモリセルアレイ部１５２内の単相型データバスの
電位、図３４Ｅはセンスバッファ１５６の出力、図３４
Ｆは単相型データバスＤＢの電位、図３４Ｇは符号間干
渉成分除去機能付きアンプ１５８の出力ＤＯＵＴを示し
ている。

【０２４７】即ち、本発明の半導体メモリの第２実施形
態においては、メモリセルアレイ部１５０、１５１は、
クロックＣＬＫの立ち上がりに同期させて動作させ、メ
モリセルアレイ部１５２、１５３は、クロックＣＬＫの
立ち下がりに同期して動作するようにしているので、メ
モリセルアレイ部１５０〜１５３内の動作は、従来のＳ
ＤＲＡＭと同じスピードとなる。

【０２４８】しかし、レシーバとして、符号間干渉成分
除去機能付きアンプ１５８を設け、センスバッファ１５
４、１５６又はセンスバッファ１５５、１５７からタイ
ミングをずらしてデータを単相型データバスＤＢに出力
するようにしたことにより、センスバッファ１５４〜１
５７と単相型データバスＤＢとの間にスイッチを設ける
必要がない。

【０２４９】そして、単相型データバスＤＢそのものを
各センスバッファ１５４〜１５７により駆動するだけ
で、各センスバッファ１５４〜１５７から出力されるデ
ータをそのままシリアルデータに変換することができる
ので、パラレル・シリアル変換回路がなく、パラレル・
シリアル変換回路への取り込みタイミングの問題も生じ
ない。

【０２５０】また、レシーバとして、符号間干渉成分除
去機能付きアンプ１５８を設けているので、各センスバ
ッファ１５４〜１５７からデータを伝送するごとに単相
型データバスＤＢをプリチャージする必要がなく、ま
た、データの伝送タイミングが多少ずれても、前データ
と現在のデータとの比較によりデータを判定することが
できる。

【０２５１】したがって、本発明の半導体メモリの第２
実施形態によれば、内部におけるデータ伝送の高速化に
よる外部へのデータ出力の高速化と、低消費電力化とを
図ることができる。

【０２５２】なお、本発明の半導体メモリの第２実施形
態においては、メモリセルアレイ部１５０〜１５３内の
データバスが相補型データバスであることを前提とし
て、センスバッファとして、単相データを入力して単相
データを出力するセンスバッファ１５５〜１５７を設け
る場合について説明したが、この代わりに、メモリセル
アレイ部１５０〜１５３内のデータバスが相補型データ
バスであることを前提として、相補データを入力して単
相データを出力するように構成されたセンスバッファを
設けるようにしても良い。

【０２５３】

【発明の効果】本発明中、第１の発明のデータ伝送方法
によれば、レシーバとして、符号間干渉成分除去機能を
有するレシーバを使用し、同一のデータ伝送路に接続さ
れた複数個のドライバのうちの全部のドライバ又は一部
複数個のドライバからデータ伝送路にデータを出力させ
る場合、各ドライバからタイミングをずらしてデータを
出力させるとしているので、データ伝送の高速化と、低
消費電力化とを図ることができる。

【０２５４】また、本発明中、第２の発明のデータ伝送
装置によれば、同一のデータ伝送路に接続された複数個
のドライバのうちの全部のドライバ又は一部複数個のド
ライバからデータ伝送路にデータを出力させる場合、各
ドライバからタイミングをずらしてデータを出力させる
ことができるので、データ伝送の高速化と、低消費電力
化とを図ることができる。

【０２５５】また、本発明中、第３の発明の半導体メモ
リによれば、同一のデータ伝送路に接続された複数個の
ドライバのうちの全部のドライバ又は一部複数個のドラ
イバからデータ伝送路にデータを出力させる場合、各ド
ライバからタイミングをずらしてデータを出力させるこ
とができるので、内部におけるデータ伝送の高速化によ
る外部へのデータ出力の高速化と、低消費電力化とを図
ることができる。

【図面の簡単な説明】

【図１】本発明のデータ伝送装置の第１実施形態の要部
を示す回路図である。

【図２】本発明のデータ伝送装置の第１実施形態が備え
るドライバの構成を示す回路図である。

【図３】本発明のデータ伝送装置の第１実施形態が備え
るドライバの動作を説明するための回路図である。

【図４】本発明のデータ伝送装置の第１実施形態が備え
るドライバの動作を説明するための回路図である。

【図５】本発明のデータ伝送装置の第１実施形態が備え
るドライバの動作を説明するための回路図である。

【図６】本発明のデータ伝送装置の第１実施形態が備え
るドライバの動作例を示す波形図である。

【図７】符号間干渉成分を推定するための信号モデルを
示す図である。

【図８】本発明のデータ伝送装置の第１実施形態が備え
る符号間干渉成分除去機能付きアンプの構成を示す回路
図である。

【図９】本発明のデータ伝送装置の第１実施形態が備え
る符号間干渉成分除去機能付きアンプを構成するＰＲＤ
コンパレータの構成を示す回路図である。

【図１０】本発明のデータ伝送装置の第１実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための波形図である。

【図１１】本発明のデータ伝送装置の第１実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図１２】本発明のデータ伝送装置の第１実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図１３】本発明のデータ伝送装置の第１実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図１４】本発明のデータ伝送装置の第１実施形態の動
作例を示す波形図である。

【図１５】本発明のデータ伝送装置の第２実施形態の要
部を示す回路図である。

【図１６】本発明のデータ伝送装置の第２実施形態が備
えるドライバの構成を示す回路図である。

【図１７】本発明のデータ伝送装置の第２実施形態が備
えるドライバの動作を説明するための回路図である。

【図１８】本発明のデータ伝送装置の第２実施形態が備
えるドライバの動作を説明するための回路図である。

【図１９】本発明のデータ伝送装置の第２実施形態が備
えるドライバの動作を説明するための回路図である。

【図２０】本発明のデータ伝送装置の第２実施形態が備
えるドライバの動作例を示す波形図である。

【図２１】符号間干渉成分を推定するための信号モデル
を示す図である。

【図２２】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプの構成を示す回
路図である。

【図２３】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプを構成するオー
トゼロ・コンパレータの構成を示す回路図である。

【図２４】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための波形図である。

【図２５】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図２６】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図２７】本発明のデータ伝送装置の第２実施形態が備
える符号間干渉成分除去機能付きアンプの動作を説明す
るための回路図である。

【図２８】本発明のデータ伝送装置の第２実施形態の動
作例を示す波形図である。

【図２９】本発明の半導体メモリの第１実施形態の要部
を示す回路図である。

【図３０】本発明の半導体メモリの第１実施形態の第１
動作例を示す波形図である。

【図３１】本発明の半導体メモリの第１実施形態の第２
動作例を示す波形図である。

【図３２】本発明の半導体メモリの第２実施形態の要部
を示す回路図である。

【図３３】本発明の半導体メモリの第２実施形態の第１
動作例を示す波形図である。

【図３４】本発明の半導体メモリの第２実施形態の第２
動作例を示す波形図である。

【図３５】従来のＳＤＲＡＭの一例の要部を示す回路図
である。

【図３６】図３５に示す従来のＳＤＲＡＭの動作例を示
す波形図である。

【図３７】本発明者が以前に発明したデータ伝送装置の
要部を示す回路図である。

【図３８】図３７に示すデータ伝送装置の動作例を示す
波形図である。

【符号の説明】

ＤＢ、／ＤＢデータバス

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B015 HH01 JJ03 JJ21 KB09 KB36 NN03 QQ11 5B024 AA01 AA15 BA29 CA11

Claims

【特許請求の範囲】

【請求項１】複数個のドライバを同一のデータ伝送路に
接続してなるデータ伝送装置におけるデータ伝送方法で
あって、前記複数個のドライバとして、出力トランジスタをオフ
とすることによるハイインピーダンス出力機能を有する
ドライバを使用すると共に、レシーバとして、符号間干
渉成分除去機能を有するレシーバを使用し、前記複数個のドライバのうちの全部のドライバ又は一部
複数個のドライバから前記データ伝送路にデータを出力
させる場合、各ドライバからタイミングをずらしてデー
タを出力させることを特徴とするデータ伝送方法。
【請求項２】複数個のドライバを同一のデータ伝送路に
接続してなるデータ伝送装置におけるデータ伝送装置で
あって、前記複数個のドライバとして、出力トランジスタをオフ
とすることによるハイインピーダンス出力機能を有する
ドライバを備えると共に、レシーバとして、符号間干渉
成分除去機能を有するレシーバを備えていることを特徴
とするデータ伝送装置。
【請求項３】前記複数個のドライバのうちの全部のドラ
イバ又は一部複数個のドライバから前記データ伝送路に
データを出力する場合、各ドライバからタイミングをず
らしてデータを出力することを特徴とする請求項２記載
のデータ伝送装置。
【請求項４】前記データ伝送路は、正相データを伝送す
るための正相データ伝送路と、逆相データを伝送するた
めの逆相データ伝送路とを有し、前記複数個のドライバは、それぞれ、正相データ出力端
子を前記正相データ伝送路に接続した正相データ用ドラ
イバと、逆相データ出力端子を前記逆相データ伝送路に
接続した逆相データ用ドライバとを有し、前記符号間干渉成分除去機能を有するレシーバは、前記
正相データ伝送路及び前記逆相データ伝送路の電位を入
力し、正相データ及び逆相データからなる伝送データの
検出をビットタイムごとに交互に行う第１、第２のＰＲ
Ｄコンパレータと、前記第１、第２のＰＲＤコンパレー
タの出力を選択して出力するマルチプレクサとを有して
いることを特徴とする請求項３記載のデータ伝送装置。
【請求項５】前記第１のＰＲＤコンパレータは、前記正
相データ伝送路の電位が印加される第１のキャパシタ
と、第２、第３のキャパシタと、前記逆相データ伝送路
の電位が印加される第４のキャパシタと、オートゼロ動
作時、前記正相データ伝送路の電位を前記第３のキャパ
シタの一端に印加すると共に、前記逆相データ伝送路の
電位を前記第２のキャパシタの一端に印加し、データ判
定動作時、前記正相データ伝送路の電位を前記第２のキ
ャパシタの一端に印加すると共に、前記逆相データ伝送
路の電位を前記第３のキャパシタの一端に印加する第１
の電位印加手段と、第１の入力ノードを前記第１、第２
のキャパシタの他端に接続し、第２の入力ノードを前記
第３、第４のキャパシタの他端に接続した第１の差動ア
ンプと、オートゼロ動作時、前記第１の差動アンプの第
１、第２の入力ノードを同一電位にプリチャージする第
１のプリチャージ手段とを備え、前記第２のＰＲＤコンパレータは、前記正相データ伝送
路の電位が印加される第５のキャパシタと、第６、第７
のキャパシタと、前記逆相データ伝送路の電位が印加さ
れる第８のキャパシタと、オートゼロ動作時、前記正相
データ伝送路の電位を前記第７のキャパシタの一端に印
加すると共に、前記逆相データ伝送路の電位を前記第６
のキャパシタの一端に印加し、データ判定動作時、前記
正相データ伝送路の電位を前記第６のキャパシタの一端
に印加すると共に、前記逆相データ伝送路の電位を前記
第７のキャパシタの一端に印加する第２の電位印加手段
と、第１の入力ノードを前記第５、第６のキャパシタの
他端に接続し、第２の入力ノードを前記第７、第８のキ
ャパシタの他端に接続した第２の差動アンプと、オート
ゼロ動作時、前記第２の差動アンプの第１、第２のノー
ドを同一電位にプリチャージする第２のプリチャージ手
段とを備えていることを特徴とする請求項４記載のデー
タ伝送装置。
【請求項６】前記第１の電位印加手段は、前記正相デー
タ伝送路と前記第３のキャパシタとの間に接続され、第
１のスイッチ制御信号によりオン、オフが制御される第
１のスイッチと、前記逆相データ伝送路と前記第２のキ
ャパシタとの間に接続され、前記第１のスイッチ制御信
号によりオン、オフが制御される第２のスイッチと、前
記正相データ伝送路と前記第２のキャパシタとの間に接
続され、第２のスイッチ制御信号によりオン、オフが制
御される第３のスイッチと、前記逆相データ伝送路と前
記第３のキャパシタとの間に接続され，前記第２のスイ
ッチ制御信号によりオン、オフが制御される第４のスイ
ッチとを備え、前記第２の電位印加手段は、前記正相データ伝送路と前
記第７のキャパシタとの間に接続され、前記第２のスイ
ッチ制御信号によりオン、オフが制御される第５のスイ
ッチと、前記逆相データ伝送路と前記第６のキャパシタ
との間に接続され、前記第２のスイッチ制御信号により
オン、オフが制御される第６のスイッチと、前記正相デ
ータ伝送路と前記第６のキャパシタとの間に接続され、
前記第１のスイッチ制御信号によりオン、オフが制御さ
れる第７のスイッチと、前記逆相データ伝送路と前記第
７のキャパシタとの間に接続され，前記第１のスイッチ
制御信号によりオン、オフが制御される第８のスイッチ
とを備えていることを特徴とする請求項５記載のデータ
伝送装置。
【請求項７】前記第１のプリチャージ手段は、プリチャ
ージ電圧線と前記第１の差動アンプの正相入力端子との
間に接続され、前記第１のスイッチ制御信号によりオ
ン、オフが制御される第９のスイッチと、前記第１の差
動アンプの出力端子と前記第１の差動アンプの逆相入力
端子との間に接続され、前記第１のスイッチ制御信号に
よりオン、オフが制御される第１０のスイッチとを備
え、前記第２のプリチャージ手段は、前記プリチャージ電圧
線と前記第２の差動アンプの正相入力端子との間に接続
され、前記第２のスイッチ制御信号によりオン、オフが
制御される第１１のスイッチと、前記第２の差動アンプ
の出力端子と前記第２の差動アンプの逆相入力端子との
間に接続され、前記第２のスイッチ制御信号によりオ
ン、オフが制御される第１２のスイッチとを備えている
ことを特徴とする請求項６記載のデータ伝送装置。
【請求項８】前記データ伝送路は、単相型データ伝送路
からなり、前記符号間干渉成分除去機能を有するレシーバは、前記
単相データ伝送路の電位を入力し、伝送データの検出を
ビットタイムごとに交互に行う第１、第２のオートゼロ
・コンパレータと、前記第１、第２のオートゼロ・コン
パレータの出力を選択して出力するマルチプレクサとを
備えていることを特徴とする請求項３記載のデータ伝送
装置。
【請求項９】前記第１のオートゼロ・コンパレータは、
第１、第２のキャパシタと、オートゼロ動作時、前記第
１のキャパシタの一端に前記単相型データ伝送路の電位
を印加すると共に、前記第２のキャパシタに所定の電位
を印加し、データ判定動作時、前記第１、第２のキャパ
シタの一端に前記単相型データ伝送路の電位を印加する
第１の電位印加手段と、入力端子を前記第１、第２のキ
ャパシタの他端に接続した第１のインバータと、オート
ゼロ動作時、前記第１のインバータの入力端子をしきい
値にセットする第１のしきい値セット手段とを備え、前記第２のオートゼロ・コンパレータは、第３、第４の
キャパシタと、オートゼロ動作時、前記第３のキャパシ
タの一端に前記単相データ伝送路の電位を印加すると共
に、前記第４のキャパシタに前記所定の電位を印加し、
データ判定動作時、前記第３、第４のキャパシタの一端
に前記単相型データ伝送路の電位を印加する第２の電位
印加手段と、入力端子を前記第３、第４のキャパシタの
他端に接続した第２のインバータと、オートゼロ動作
時、前記第２のインバータの入力端子をしきい値にセッ
トする第２のしきい値セット手段とを備えていることを
特徴とする請求項８記載のデータ伝送装置。
【請求項１０】前記第１の電位印加手段は、前記単相型
データ伝送路と前記第１のキャパシタの一端との間に接
続され、第１のスイッチ制御信号によりオン、オフが制
御される第１のスイッチと、所定の電位線と前記第２の
キャパシタの一端との間に接続され、前記第１のスイッ
チ制御信号によりオン、オフが制御される第２のスイッ
チと、前記単相型データ伝送路と前記第１のキャパシタ
の一端との間に接続され、第２のスイッチ制御信号によ
りオン、オフが制御される第３のスイッチと、前記単相
型データ伝送路と前記第２のキャパシタとの間に接続さ
れ、前記第２のスイッチ制御信号によりオン、オフが制
御される第４のスイッチとを備え、前記第２の電位印加手段は、前記単相型データ伝送路と
前記第３のキャパシタの一端との間に接続され、前記第
２のスイッチ制御信号によりオン、オフが制御される第
５のスイッチと、前記所定の電位線と前記第４のキャパ
シタの一端との間に接続され、前記第２のスイッチ制御
信号によりオン、オフが制御される第６のスイッチと、
前記単相型データ伝送路と前記第３のキャパシタの一端
との間に接続され、第１のスイッチ制御信号によりオ
ン、オフが制御される第７のスイッチと、前記単相型デ
ータ伝送路と前記第４のキャパシタとの間に接続され、
前記第１のスイッチ制御信号によりオン、オフが制御さ
れる第８のスイッチとを備えていることを特徴とする請
求項９記載のデータ伝送装置。
【請求項１１】前記第１のしきい値セット手段は、前記
第１のインバータの出力端子と前記第１のインバータの
入力端子との間に接続され、前記第１のスイッチ制御信
号によりオン、オフが制御される第９のスイッチで構成
され、前記第２のしきい値セット手段は、前記第２のインバー
タの出力端子と前記第２のインバータの入力端子との間
に接続され、前記第２のスイッチ制御信号によりオン、
オフが制御される第１０のスイッチで構成されているこ
とを特徴とする請求項１０記載のデータ伝送装置。
【請求項１２】前記所定の電位は、電源電位と接地電位
との中間電位であることを特徴とする請求項９、１０又
は１１記載のデータ伝送装置。
【請求項１３】請求項２、３、４、５、６、７、８、
９、１０、１１又は１２記載のデータ伝送装置を備えて
いることを特徴とする半導体メモリ。
【請求項１４】前記複数個のドライバの全部又は一部複
数個のドライバからタイミングを半クロックずらして順
にデータを出力することを特徴とする請求項１３記載の
半導体メモリ。
【請求項１５】請求項２、３、４、５、６、７、８、
９、１０、１１又は１２記載のデータ伝送装置をメモリ
セルアレイ部から読み出されるデータを伝送するデータ
伝送装置として備えていることを特徴とする請求項１３
又は１４記載の半導体メモリ。