KR100554081B1 - 스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리모듈 - Google Patents

스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리모듈 Download PDF

Info

Publication number
KR100554081B1
KR100554081B1 KR1020037003689A KR20037003689A KR100554081B1 KR 100554081 B1 KR100554081 B1 KR 100554081B1 KR 1020037003689 A KR1020037003689 A KR 1020037003689A KR 20037003689 A KR20037003689 A KR 20037003689A KR 100554081 B1 KR100554081 B1 KR 100554081B1
Authority
KR
South Korea
Prior art keywords
memory
buffer
bus
memory device
module
Prior art date
Application number
KR1020037003689A
Other languages
English (en)
Other versions
KR20030048036A (ko
Inventor
존 할버트
랜디엠. 보넬라
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/666,528 external-priority patent/US6487102B1/en
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20030048036A publication Critical patent/KR20030048036A/ko
Application granted granted Critical
Publication of KR100554081B1 publication Critical patent/KR100554081B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Abstract

본 발명은 메모리 장치의 스택을 격리하기 위해 버퍼를 사용함으로써, 스택된 메모리 디바이스에 의해 메모리의 밀도가 증가하는 장점이 있고, 용량성 부하를 감소시킨다. 본 발명의 메모리 모듈은 메모리 디바이스들의 스택과 제1, 제2메모리 디바이스에 연결되어 버스로부터 제1, 제2메모리 디바이스를 용량적으로 격리하도록 하는 버퍼를 포함한다. 본 발명의 메모리 시스템에 있어서 바람직하게는 버퍼된 복수의 메모리 디바이스의 스택들이 포인트-투-포인트(point-to-point) 방식으로 연결되어 용량성 부하를 감소시킨다.

Description

스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리 모듈{Memory Module having Buffer for Isolating Stacked Memory Devices}
도 1은 종래의 메모리 시스템의 블록도이다. 도 1의 시스템은 버스(18)를 통해 메모리 컨트롤러(16)에 연결된 3개의 메모리 모듈(10, 12, 14)을 포함한다. 각 메모리 모듈은 마더보드(22)의 커넥터(20)에 꽂는 회로기판상에 제작된다. 각 모듈은 메모리 컨트롤러가 메모리 디바이스에 접속하도록 하는 버스(18)에 연결된 복수의 메모리 디바이스(24, 26, 28)를 포함한다.
모듈의 메모리 밀도를 증가시키기 위해서 메모리 디바이스들은 서로의 윗면에 스택될 수 있고, 이로 인해 회로기판상에 필요한 공간을 증가시키지 않고도 각 모듈의 메모리 용량이 증가하게 된다. 그러나, 메모리 디바이스를 스택하는 것은 버스상의 신호들의 용량성 부하를 증가시킨다. 예를 들어, 메모리 컨트롤러(16)의 관점에서는, 버스(18)의 각 데이터 선은 버스의 A, B, C 부분을 통과하는 신호선의 각 부분의 용량에, 메모리 디바이스들을 버스에 연결하는 부분(30, 32, 34)의 데이터 선 부분의 용량과, (30, 32, 34 부분에 병렬로 부착된) 모든 메모리 디바이스들의 입력 용량의 합을 더한 합과 동일한 전체 용량을 갖는다. 만약 디바이스들(24, 26, 28)에 추가로 메모리 디바이스들이 스택된다면 이 추가된 디바이스들의 용량이 컨트롤러가 바라본 전체 용량에 더해지게 된다. 따라서, 메모리 컨트롤러가 버스 를 통해 데이터 신호를 구동하는 경우에 모든 스택된 메모리 디바이스들의 결합된 용량을 극복해야 한다. 이러한 큰 용량성 부하는 최대 동작속도를 감소시키고 메모리 시스템의 전력소모를 증가시키는데 특히, 높은 동작 주파수에서 그러하다.
도 1은 종래의 메모리 시스템의 블록도이다.
도 2는 본 발명에 따른 메모리 모듈의 일 실시예이다.
도 3은 본 발명에 따른 메모리 모듈의 일 실시예에 대한 구조적인 배치를 나타내는 측면도이다.
도 4는 본 발명에 따른 메모리 시스템의 일 실시예에 대한 블록도이다.
도 2는 본 발명의 메모리 모듈(100)의 일 실시예의 블록도이다. 모듈(100)은 회로기판(108)에 장착된 제1메모리 디바이스(104)를 포함한다. 제2메모리 디바이스(106)는 제1메모리 디바이스의 윗면에 스택되어 스택(102)을 형성한다. 버퍼(110)는 회로기판상에 장착되어 신호선(112)을 통해 메모리 디바이스(104, 106)에 전기적으로 연결된다. 다른 회로보드, 예를 들면 컴퓨터 마더보드 상의 메모리 컨트롤러에 이르도록 하는 버스에 메모리 모듈을 연결하기 위해 커넥터(114)가 회로기판에 부착된다. 버퍼(110)는 메모리 디바이스 스택을 버스로부터 용량적으로 격리시키기 위해서 배치된다. 따라서, 버스를 구동하는 메모리 컨트롤러(또는 다른 디바이스)가 바라보는 용량성 부하는 감소한다. 이는 메모리 모듈의 최대 동작 속도를 증가시키고 전력소모를 감소시킨다.
버퍼(110)는 커넥터(114)를 통과하여 신호선(120) 상으로 메모리 컨트롤러와 신호를 송수신한다. 바람직한 실시예로, 버퍼(110)는 제1버스를 통해 메모리 컨트롤러에서 온 신호를 수신하고 이를 (파선으로 나타낸) 신호선(122)을 통해 커넥터로 재구동(redrive)하여 제2버스를 통해 제2메모리 모듈로 전송하도록 설계한다.
도 3은 본 발명에 따른 메모리 모듈의 일 실시예의 구조적인 배치를 나타내는 측면도이다. 스택(102)은 (파선으로 나타낸) 추가 메모리 디바이스를 포함하도록 확장될 수 있다. 추가 스택이 또 부가될 수 있고, 이들은 제1버퍼(110)에 의해 버퍼링되거나 또는 별개의 버퍼가 각 스택에 대해 사용될 수 있다.
도 4는 본 발명에 따른 메모리 시스템의 일 실시예의 블록도이다. 도 4의 시스템은 버스(118A, 118B)를 포함하는 버스 시스템(118)을 통해 컴퓨터 마더보드(117)의 메모리 컨트롤러(116)에 연결된 2개의 모듈(100A, 100B)을 포함한다. 모듈들은 커넥터(132A, 132B)에 꽂는 커넥터(130A, 130B)를 통해 마더보드 상에 각각 연결된다. 각 모듈은 메모리 디바이스 스택(102A, 102B)과, 이 스택을 버스 시스템으로부터 격리하는 버퍼(110A, 110B)를 포함한다. 도 4의 실시예에서, 모듈들은 포인트-투-포인트(point-to-point) 방법으로 메모리 컨트롤러에 연결된다. 즉, 메모리 컨트롤러(116)가 모듈(100A)에 연결되고, 이 모듈(100A)은 메모리 컨트롤러부터 수신한 신호를 모듈(100B)로 재구동한다. 포인트-투-포인트 배선을 사용하면 메모리 컨트롤러가 바라보는 용량성 부하를 더욱 감소시킬 수 있다. 선택적으로, 모듈들(110A, 110B)과 메모리 컨트롤러(116)는 양 모듈이 하나의 버스상에 병렬적으로 연결되는 멀티-드롭(multi-drop) 방식으로 함께 연결될 수 있다.
도 4의 메모리 컨트롤러(116)는 중앙처리장치(CPU, 126)의 일부분이지만, 선택적으로 칩셋의 1개 칩이나 다른 적당한 형태로 구현될 수 있다. 도 4에 나타낸 메모리 시스템은 설명을 위해 2개의 메모리 모듈을 포함하지만, 단일 메모리 모듈이나 다른 개수의 모듈로 구현될 수 있다. 버퍼는 메모리 모듈상에만 장착될 필요는 없고, 마더보드 또는 버스 시스템이 존재하는 다른 디바이스상에 장착될 수도 있다. 또한, 메모리 디바이스 스택들이 모듈상에 장착될 필요도 없다. 대신, 본 발명에 따른 전체 메모리 시스템은 메모리 컨트롤러, 버스, 메모리 디바이스 스택들 및 버스로부터 스택들을 용량적으로 격리하도록 배치된 버퍼들을 포함하는 단일 회로기판상에 제작될 수도 있다. 메모리 디바이스들이 스택되는 경우에는 다른 구성요소로부터 스택을 버퍼링하여 그 다른 구성요소가 바라본 용량성 부하를 감소시킴으로써 본 발명의 장점이 실현될 수 있다.
본 발명의 몇가지 바람직한 실시예로 본 발명의 원리를 설명하였고, 이러한 원리로부터 벗어남 없이 본 발명은 구성 및 세부사항에 있어 변경될 수 있다는 것은 명백하다. 이하의 청구항의 사상과 범위내에서 도출되는 모든 변경에 대해 청구한다.

Claims (23)

  1. 제1메모리 디바이스;
    버스;
    상기 제1메모리 디바이스 상에 스택된 제2메모리 디바이스; 및
    상기 제1 및 제2메모리 디바이스에 연결되고 버스로부터 상기 제1 및 제2메모리 디바이스를 용량적으로 격리하도록 배치된 버퍼를 포함하며,
    상기 버퍼는 상기 제1 및 제2메모리 디바이스와 스택되어 있지 않은, 메모리 시스템.
  2. 제1항에 있어서,
    상기 제2메모리 디바이스 상에 스택되고 상기 버퍼에 연결된 제3메모리 디바이스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 버퍼에 연결된 버스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 버스에 연결된 메모리 컨트롤러를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 버퍼는 제1버퍼이고,
    제3메모리 디바이스;
    상기 제3메모리 디바이스 상에 스택된 제4메모리 디바이스; 및
    상기 제3 및 제4메모리 디바이스와 상기 제1버퍼에 연결된 제2버퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 제1버퍼는 신호를 수신하여 상기 제2버퍼로 상기 신호를 재구동하도록 되어 있는 것을 특징으로 하는 메모리 시스템.
  7. 제5항에 있어서,
    상기 제1버퍼는 복수의 신호를 수신하여 상기 제2버퍼로 상기 복수의 신호를 재구동하도록 되어 있는 것을 특징으로 하는 메모리 시스템.
  8. 제5항에 있어서,
    상기 제1버퍼에 연결된 메모리 컨트롤러를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리 컨트롤러, 상기 제1버퍼 및 상기 제2버퍼가 멀티-드롭(multi-drop) 방식으로 함께 연결되어 있는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 메모리 컨트롤러, 상기 제1버퍼 및 상기 제2버퍼가 포인트-투-포인트 (point-to-point) 방식으로 함께 연결되어 있는 것을 특징으로 하는 메모리 시스템.
  11. 제1메모리 디바이스;
    상기 제1메모리 디바이스 상에 스택된 제2메모리 디바이스; 및
    상기 제1 및 제2메모리 디바이스에 연결되고 버스로부터 상기 제1 및 제2메모리 디바이스를 용량적으로 격리하도록 상기 메모리 디바이스들과 상기 버스 사이에 배치된 버퍼를 포함하며,
    상기 버퍼는 상기 제1 및 제2메모리 디바이스와 스택되어 있지 않은, 메모리 모듈.
  12. 제11항에 있어서,
    상기 모듈에 부착되고 상기 모듈과 버스를 연결하도록 되어 있는 커넥터를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  13. 제11항에 있어서,
    상기 제2메모리 디바이스 상에 스택되고 상기 버퍼에 연결된 제3메모리 디바이스를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  14. 제11항에 있어서,
    상기 메모리 모듈은 상기 버스로부터 신호를 수신하여 다른 메모리 모듈로 상기 신호를 재구동하도록 되어 있는 것을 특징으로 하는 메모리 모듈.
  15. 제11항에 있어서,
    상기 메모리 모듈은 상기 버스로부터 복수의 신호를 수신하여 다른 메모리 모듈로 상기 복수의 신호를 재구동하도록 되어 있는 것을 특징으로 하는 메모리 모듈.
  16. 제11항에 있어서,
    상기 버퍼는 상기 버스로부터 신호를 수신하여 다른 메모리 모듈로 상기 신호를 재구동하도록 되어 있는 것을 특징으로 하는 메모리 모듈.
  17. 메모리 버스;
    메모리 디바이스 스택; 및
    상기 메모리 디바이스 스택과 상기 메모리 버스 사이에 연결되고 상기 메모리 버스로부터 상기 메모리 디바이스 스택을 용량적으로 격리하도록 배치된 버퍼를 포함하며,
    상기 버퍼는 상기 메모리 디바이스 스택과 스택되어 있지 않은, 메모리 시스템.
  18. 제17항에 있어서,
    제2메모리 디바이스 스택; 및
    상기 제2메모리 디바이스 스택과 상기 버스 사이에 연결된 제2버퍼를 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 버퍼는 제1버퍼이고,
    제2메모리 디바이스 스택 및 상기 제2메모리 디바이스 스택과 상기 제1버퍼 사이에 연결된 제2버퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제17항에 있어서,
    상기 버스에 연결된 메모리 컨트롤러를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 제17항에 있어서,
    상기 메모리 디바이스 스택은 메모리 모듈상에 장착된 것을 특징으로 하는 메모리 시스템.
  22. 제21항에 있어서,
    상기 버퍼는 상기 메모리 모듈상에 장착된 것을 특징으로 하는 메모리 시스템.
  23. 제21항에 있어서,
    상기 버스는 회로기판상에 제작되고 상기 버퍼는 상기 회로기판상에 장착된 것을 특징으로 하는 메모리 시스템.
KR1020037003689A 2000-09-14 2001-09-14 스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리모듈 KR100554081B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US23259600P 2000-09-14 2000-09-14
US60/232,596 2000-09-14
US09/666,528 US6487102B1 (en) 2000-09-18 2000-09-18 Memory module having buffer for isolating stacked memory devices
US09/666,528 2000-09-18
PCT/US2001/028627 WO2002025454A2 (en) 2000-09-14 2001-09-14 Memory module having buffer for isolating stacked memory devices

Publications (2)

Publication Number Publication Date
KR20030048036A KR20030048036A (ko) 2003-06-18
KR100554081B1 true KR100554081B1 (ko) 2006-02-22

Family

ID=26926151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037003689A KR100554081B1 (ko) 2000-09-14 2001-09-14 스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리모듈

Country Status (6)

Country Link
EP (1) EP1320804A2 (ko)
KR (1) KR100554081B1 (ko)
CN (1) CN1484833A (ko)
AU (1) AU2001289067A1 (ko)
TW (1) TW528948B (ko)
WO (1) WO2002025454A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6745268B1 (en) 2000-08-11 2004-06-01 Micron Technology, Lnc. Capacitive multidrop bus compensation
US20050289316A1 (en) * 2004-06-24 2005-12-29 David Durham Mechanism for sequestering memory for a bus device
KR100763352B1 (ko) * 2005-05-10 2007-10-04 삼성전자주식회사 전용 데이터 및 컨트롤 버스들을 사용하는 메모리 시스템, 모듈들, 컨트롤러들 및 방법들
US7577760B2 (en) 2005-05-10 2009-08-18 Samsung Electronics Co., Ltd. Memory systems, modules, controllers and methods using dedicated data and control busses
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US8516185B2 (en) * 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8582373B2 (en) 2010-08-31 2013-11-12 Micron Technology, Inc. Buffer die in stacks of memory dies and methods
KR20180004562A (ko) * 2016-07-04 2018-01-12 에스프린팅솔루션 주식회사 전자 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5270964A (en) * 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
IN188196B (ko) * 1995-05-15 2002-08-31 Silicon Graphics Inc
DE69836437T2 (de) * 1997-12-05 2007-09-27 Intel Corporation, Santa Clara Speichersystem mit speichermodul mit einem speichermodul-steuerbaustein

Also Published As

Publication number Publication date
KR20030048036A (ko) 2003-06-18
CN1484833A (zh) 2004-03-24
WO2002025454A2 (en) 2002-03-28
EP1320804A2 (en) 2003-06-25
WO2002025454A3 (en) 2002-08-22
AU2001289067A1 (en) 2002-04-02
TW528948B (en) 2003-04-21

Similar Documents

Publication Publication Date Title
US6487102B1 (en) Memory module having buffer for isolating stacked memory devices
US7072201B2 (en) Memory module
US6202110B1 (en) Memory cards with symmetrical pinout for back-to-back mounting in computer system
US6109929A (en) High speed stackable memory system and device
US6449213B1 (en) Memory interface having source-synchronous command/address signaling
US6317352B1 (en) Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
KR100554081B1 (ko) 스택된 메모리 디바이스를 격리하는 버퍼를 갖는 메모리모듈
US7839653B2 (en) Storage controller
US7800918B2 (en) Hierarchical module
US6381140B1 (en) Memory module
CN102089826A (zh) 邻近光存储器模块
US20070250658A1 (en) Memory system mounted directly on board and associated method
CN1505784A (zh) 用于66兆赫pci总线竖板卡系统的拓扑结构
TW530212B (en) Memory module with improved data bus performance
US6930904B2 (en) Circuit topology for high-speed memory access
US20030070027A1 (en) System for interconnecting peripheral host computer and data storage equipment having signal repeater means
US20200084881A1 (en) Semiconductor memory module and semiconductor memory module board
CN110554980B (zh) 切换卡以及服务器
JP4695361B2 (ja) 積層型メモリモジュールおよびメモリシステム
US20080050938A1 (en) Card Design with Fully Buffered Memory Modules and the Use of a Chip Between Two Consecutive Modules
JPH11330394A (ja) メモリ装置
US6064254A (en) High speed integrated circuit interconnection having proximally located active converter
US11810852B2 (en) Module substrate for semiconductor module and semoconductor memory module
CN213934705U (zh) 一种基于飞腾2000+的存储服务器主板
JPH05341890A (ja) 情報処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120130

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee