TWI753261B - 記憶體裝置 - Google Patents
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Abstract
一種記憶體裝置，其包含有至少一載板、一控制器、至少一分接器、多數記憶體模組以及至少二電阻。該控制器連接該載板，該分接器、各記憶體模組與各電阻分別設於該載板，該分接器具有一連接該控制器之輸入端、一第一輸出端及一第二輸出端，各記憶體模組可分別部分串聯後連接至該第一輸出端與該第二輸出端，各電組分別與連接至該第一輸出端與該第二輸出端之其中一記憶體模組連接。藉此，可由分接器之第一輸出端與第二輸出端同時將控制器之命令訊號、位址訊號或時序訊號分別送出至各記憶體模組，以提供該控制器進行程式指令或資料讀取，進而可縮短控制器之讀取路徑，而達到快速讀取以及提升使用效能之功效。
Description
本發明是有關於一種記憶體裝置，尤指一種可縮短控制器之讀取路徑，而達到快速讀取以及提升使用效能之記憶體裝置。
目前一般之記憶體裝置（如：DDR4），其包括有一控制器、多數連接該控制器之記憶體模組、及一連接其中一記憶體模組之電阻所構成。
當該控制器讀取各記憶體模組進行使用時，今以133.35mm之長度，並八顆記憶體模組之記憶體裝置為例，該控制器會由第一顆記憶體模組依序讀取到第八顆記憶體模組，因此該控制器之讀取路徑需要260mm，使得該控制器之讀取路徑較長，且讀取速度較慢，而影響該記憶體裝置之效能。
為解決習用之種種缺失，本案之發明人特潛心研究，開發出一種記憶體裝置，以有效改善習用之缺點。
本發明之主要目的係在於，可由分接器之第一輸出端與第二輸出端同時將控制器之命令訊號、位址訊號或時序訊號分別送出至各記憶體模組，以提供該控制器進行程式指令或資料讀取，進而可縮短控制器之讀取路徑，而達到快速讀取以及提升使用效能之功效。
為達上述之目的，本發明係一種記憶體裝置，其包含有：至少一載
板、一控制器、至少一分接器、多數記憶體模組以及至少二電阻。該控制器連接該載板，可作為命令訊號、位址訊號或時序訊號之讀取與控制；該分接器設於該載板且連接該控制器，該分接器具有一連接該控制器之輸入端、一第一輸出端及一第二輸出端，可由輸入端接收該控制器之命令訊號、位址訊號或時序訊號，並由該第一輸出端與該第二輸出端同時將命令訊號、位址訊號或時序訊號分別送出；各記憶體模組分別設於該載板，且部分之記憶體模組分別將地址線與控制線串聯後，再以其中一記憶體模組連接至該第一輸出端，另外部分之記憶體模組分別將地址線與控制線串聯後，再以其中一記憶體模組連接至該第二輸出端，各記憶體模組可儲存所需之程式指令或資料，並配合該分接器之該第一輸出端與該第二輸出端同時將命令訊號、位址訊號或時序訊號分別送出至各記憶體模組，以提供該控制器進行程式指令或資料讀取；各電阻分別設於該載板，其中一電阻與連接至該第一輸出端之其中一記憶體模組連接，而另一電阻與連接至該第二輸出端之其中一記憶體模組連接，各電阻可分別吸收各記憶體模組之反射訊號。
於上述之記憶體裝置中，該控制器為中央處理器。
於上述之記憶體裝置中，連接至該第一輸出端之各記憶體模組可設於該載板之一側，且數量至少為四個，而連接至該第二輸出端之各記憶體模組可設於該載板之另一側，且數量至少為四個。
於上述之記憶體裝置中，該控制器透過該分接器之該第一輸出端與該第二輸出端讀取各記憶體模組中程式指令或資料之路徑為80mm。
於上述之記憶體裝置中，各電阻分別連接至一終端電壓。
於上述之記憶體裝置中，各記憶體模組可以至少四個為一組之方式
，以多數組呈由上而下排列之方式設於該載板。
於上述之記憶體裝置中，可於多數載板上分別設有至少四個記憶體模組，而各載板上之各記憶體模組呈方式矩陣排列，並以Ω型態之線路連接各記憶體模組，並各載板可相互層疊。
請參閱『第１圖』所示，係本發明第一實施例之示意圖。如圖所示：本發明係一種記憶體裝置，其包含有至少一載板１、一控制器２、至少一分接器３、多數記憶體模組４以及至少二電阻５所構成。
該載板１可為電路板。
該控制器２連接該載板１，該控制器２可為中央處理器，可作為命令訊號、位址訊號或時序訊號之讀取與控制。
該分接器３設於該載板１且連接該控制器２，該分接器３具有一連接該控制器２之輸入端３１、一第一輸出端３２及一第二輸出端３３，可由輸入端３１接收該控制器２之命令訊號、位址訊號或時序訊號，並由該第一輸出端３２與該第二輸出端３３同時將命令訊號、位址訊號或時序訊號分別送出。
各記憶體模組４其分別設於該載板１，且部分之記憶體模組４分別
將地址線與控制線串聯後，再以其中一記憶體模組４連接至該第一
輸出端３２，另外部分之記憶體模組４分別串聯後，再以其中一記憶體模組４連接至該第二輸出端３３，各記憶體模組４可儲存所需之程式指令或資料，並配合該分接器３之該第一輸出端３２與該第二輸出端３３同時將命令訊號、位址訊號或時序訊號分別送出至各記憶體模組４，以提供該控制器２進行程式指令或資料讀取。
各電阻５分別設於該載板１，其中一電阻５與連接至該第一輸出端３２之其中一記憶體模組４連接，而另一電阻５與連接至該第二輸出端３３之其中一記憶體模組４連接，各電阻５可分別吸收４各記憶體模組之反射訊號。
當本發明於使用時，可由該控制器２輸出命令訊號、位址訊號或時序訊號至該分接器３之輸入端３１，之後再由該第一輸出端３２與該第二輸出端３３同時將命令訊號、位址訊號或時序訊號分別送出至各記憶體模組４，以提供該控制器２進行程式指令或資料讀；由於該控制器２係透過該分接器３之該第一輸出端３２與該第二輸出端３３分別同時對各記憶體模組４進行程式指令或資料讀取（即分兩路同時讀取），因此可縮短該控制器２之讀取路徑，而達到快速讀取以及提升使用效能之功效。
於本發明之一較佳具體實施例中，連接至該第一輸出端３２之各記憶體模組４可設於該載板１之一側，且數量至少為四個，而連接至該第二輸出端３３之各記憶體模組４可設於該載板１之另一側，且數量至少為四個。如此，以一個長度133.35mm之記憶體裝置而言，當該分接器３之輸入端３１接收來自該控制器２之命令訊號、位址訊號或時序訊號時，可由該第一輸出端３２與該第二輸出端３３同時將命令訊號、位址訊號或時序訊號由兩側分別送出至各記憶體模組４（即分兩路同時讀取），因此讀取各記憶體模組４中程式指令或資料之路徑則為80mm，進而可縮短該控制器２之讀取路徑，而達到快速讀取以及提升使用效能之功效。
於本發明之一較佳具體實施例中，各電阻５分別連接至一終端電壓６（VTT）。如此，可穩定輸出電壓至各記憶體模組４，以維持各記憶體模組４祇正常運作。
請參閱『第２圖』所示，係本發明本發明第二實施例之示意圖。如圖所示：於本實施例中，各記憶體模組４可以至少四個為一組之方式，以多數組呈由上而下排列之方式設於該載板１。如此，除可因應不同使用需求之外，亦可同時達到縮短該控制器２之讀取路徑、快速讀取以及提升使用效能之功效。
請參閱『第３圖』所示，係本發明第三實施例之示意圖。如圖所示：於實施例中，可於多數載板１上分別設有至少四個記憶體模組４，而各載板１上之各記憶體模組４呈方式矩陣排列，並以Ω型態之線路４１連接各記憶體模組４，並各載板可相互層疊（圖未示）。如此，除可因應不同使用需求之外，亦可同時達到縮短該控制器２之讀取路徑、快速讀取以及提升使用效能之功效。
綜上所述，本發明記憶體裝置可有效改善習用之種種缺點，可由分接器之第一輸出端與第二輸出端同時將控制器之命令訊號、位址訊號或時序訊號分別送出至各記憶體模組，以提供該控制器進行程式指令或資料讀取，進而可縮短控制器之讀取路徑，而達到快速讀取以及提升使用效能之功效；進而使本發明之産生能更進步、更實用、
更符合消費者使用之所須，確已符合發明專利申請之要件，爰依法
提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本
發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
１:載板
２:控制器
３:分接器
３１:輸入端
３２:第一輸出端
３３:第二輸出端
４:記憶體模組
５:電阻
６:終端電壓
４１:線路
第１圖，係本發明第一實施例之示意圖。
第２圖，係本發明第二實施例之示意圖。
第３圖，係本發明第二實施例之示意圖。
1:載板
2:控制器
3:分接器
31:輸入端
32:第一輸出端
33:第二輸出端
4:記憶體模組
5:電阻
6:終端電壓
Claims (6)
- 一種記憶體裝置，其包含有：至少一載板；一控制器，其連接該載板，可作為命令訊號、位址訊號或時序訊號之讀取與控制；至少一分接器，其設於該載板且連接該控制器，該分接器具有一連接該控制器之輸入端、一第一輸出端及一第二輸出端，可由輸入端接收該控制器之命令訊號、位址訊號或時序訊號，並由該第一輸出端與該第二輸出端同時將命令訊號、位址訊號或時序訊號分別送出；多數記憶體模組，其分別設於該載板，且部分之記憶體模組分別將地址線與控制線串聯後，再以其中一記憶體模組連接至該第一輸出端，另外部分之記憶體模組分別將地址線與控制線串聯後，再以其中一記憶體模組連接至該第二輸出端，各記憶體模組可儲存所需之程式指令或資料，並配合該分接器之該第一輸出端與該第二輸出端同時將命令訊號、位址訊號或時序訊號分別送出至各記憶體模組，以提供該控制器進行程式指令或資料讀取，其中，該控制器透過該分接器之該第一輸出端與該第二輸出端讀取各記憶體模組中程式指令或資料之路徑為80mm；以及至少二電阻，其分別設於該載板，其中一電阻與連接至該第一輸出端之其中一記憶體模組連接，而另一電阻與連接至該第二輸出端之其中一記憶體模組連接，各電阻可分別吸收各記憶體模組之反射訊號。
- 依申請專利範圍第1項所述之記憶體裝置，其中，該控制器為中 央處理器。
- 依申請專利範圍第2項所述之記憶體裝置，其中，連接至該第一輸出端之各記憶體模組可設於該載板之一側，且數量至少為四個，而連接至該第二輸出端之各記憶體模組可設於該載板之另一側，且數量至少為四個。
- 依申請專利範圍第1項所述之記憶體裝置，其中，各電阻分別連接至一終端電壓。
- 依申請專利範圍第1項所述之記憶體裝置，其中，各記憶體模組可以至少四個為一組之方式，以多數組呈由上而下排列之方式設於該載板。
- 依申請專利範圍第1項所述之記憶體裝置，其中，可於多數載板上分別設有至少四個記憶體模組，而各載板上之各記憶體模組呈方式矩陣排列，並以Ω型態之線路連接各記憶體模組，並各載板可相互層疊。
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| TW108118258A TWI753261B (zh) | 2019-05-27 | 2019-05-27 | 記憶體裝置 |
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| TW202044262A TW202044262A (zh) | 2020-12-01 |
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ID=74668525
Family Applications (1)
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Citations (4)
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2019
- 2019-05-27 TW TW108118258A patent/TWI753261B/zh active
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| TW202044262A (zh) | 2020-12-01 |
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