CN117195820A - 一种板贴内存形式的ddr扩展电路的设计方法及设备 - Google Patents

Abstract

本发明实施例公开一种板贴内存形式的DDR扩展电路的设计方法及设备。该方法包括根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，并根据所述最高访问速度确定所述DDR颗粒的类型；根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽，并计算所述DDR颗粒的最小数据速率；根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线；根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块。

Description

一种板贴内存形式的DDR扩展电路的设计方法及设备

技术领域

本发明涉及嵌入式高速数字电路设计领域。更具体地，涉及一种板贴内存形式的DDR扩展电路的设计方法及设备。

背景技术

随着雷达、通信和声纳信号处理的快速发展，对嵌入式信号处理的VPX 6U标准尺寸硬件计算平台的要求越来越高。目前，业内已经开始大量使用Intel Xeon D2183系列服务器芯片进行嵌入式计算平台的硬件设计中，同时对DRAM的存储容量和速率的要求也越来越高。

然而，在嵌入式使用场景，由于产品的尺寸、功耗和可靠性的限制，在使用XeonD2183系列服务器芯片进行硬件集成设计时，不能使用DIMM内存条的方式进行内存的扩展。

因此，亟需提出一种硬件设计方法来解决现有的Xeon D2183系列处理器在VPX 6U标准尺寸下硬件集成应用时，存在由于尺寸、功耗和可靠性限制导致传统的DDR4的RDIMM卡集成不到板卡的问题。

发明内容

本发明的目的在于提供一种板贴内存形式的DDR扩展电路的设计方法及设备，以解决现有技术存在的问题中的至少一个。

为达到上述目的，本发明采用下述技术方案：

本发明第一方面提供了一种板贴内存形式的DDR扩展电路的设计方法，该方法包括

根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，并根据所述最高访问速度确定所述DDR颗粒的类型；

根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽，并计算所述DDR颗粒的最小数据速率；

根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；

设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线；

根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块。

可选地，所述根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，根据所述最高访问速度确定所述DDR颗粒的类型包括

根据所述中央处理器的外部接口的最高数据带宽计算所述DDR颗粒的最大峰值数据带宽；

根据所述最大峰值数据带宽选择所述DDR颗粒的类型包括选用所述DDR颗粒为DDR4颗粒。

可选地，所述根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽包括

通过复制的方式实现至少4个通道的64位扩展和带纠错码的DDR存储扩展；其中每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展；

根据所述每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展，选择DDR颗粒的位宽、容量和数量包括选用至少9个位宽为8位且容量为1GB的DDR4颗粒。

可选地，所述计算所述DDR颗粒的最小数据速率包括

根据所述外部接口的最高数据带宽小于等于所述DDR颗粒的数据带宽，计算所述DDR颗粒的读写数据速率；

根据所述读写数据速率和所述外部接口的20％的协议开销以及所述DDR颗粒的类型，计算所述DDR颗粒的最小数据速率。

可选地，所述根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号包括

所述时钟缓存寄存器芯片所支持的数据速率的范围在1333MT/s-3200MT/s。

可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线包括

通过所述中央处理器的I2C总线实现对所述串行表象探测芯片的配置和温度信息的读取，以及对存储在所述串行表象探测芯片中的所述时钟缓存寄存器芯片的配置参数进行读取和修改。

可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括

将所述DDR颗粒、所述串行表象探测芯片和所述时钟缓存寄存器芯片设置在所述印制电路板的正面；

将所述中央处理器中控制器的地址、命令、时钟和控制信号线的扇出位置和所述时钟缓存寄存器芯片对应设置；

将多个所述DDR颗粒沿第一方向依次排列，其中沿所述第一方向排列的第一个DDR颗粒用于传输纠错码信号；

将所述时钟缓存寄存器芯片沿所述第一方向设置在多个所述DDR颗粒的中间位置。

可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括

将多个所述DDR颗粒按照FLY-BY拓扑进行布线设计，且所述地址、命令、时钟和控制信号线的端接电阻设置在所述FLY-BY拓扑的末端；其中

所述FLY-BY拓扑的差分电阻为80Ω，单端阻抗为40Ω。

可选地，所述根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块包括

利用所述电源模块分别提供第一参考电压至所述时钟缓存寄存器芯片和所述中央处理器中的控制器；

利用所述时钟缓存寄存器芯片提供第二参考电压至所述DDR颗粒。

本发明第一方面提供了一种利用所述的设计方法设计的设备，该设备包括印制电路板和在所述印制电路板上集成的DDR扩展电路；其中DDR扩展电路包括

控制器，所述控制器设置在具有外部接口的中央处理器中，用于发送地址信号、控制信号、命令信号和时钟信号至时钟缓存寄存器芯片，并与多个DDR颗粒进行数据信号交互，及读取串行表象探测芯片的温度信息；

多个DDR颗粒，用于实现至少64位的数据信号传输和至少8位的纠错码信号传输；

时钟缓存寄存器芯片，用于接收所述地址信号、所述控制信号、所述命令信号和所述时钟信号，并经拷贝、分发和时延控制后发送至所述多个DDR颗粒；

串行表象探测芯片，用于对所述多个DDR颗粒进行温度检测和存储所述时钟缓存寄存器芯片的配置信息；

电源模块，用于为所述多个DDR颗粒、所述时钟缓存寄存器芯片、所述串行表象探测芯片和所述控制器提供电源信号，并通过所述时钟缓存寄存器芯片为所述多个DDR颗粒提供参考电压。

本发明的有益效果如下：

本发明提供一种板贴内存形式的DDR扩展电路的设计方法，通过增加RCD电路完成控制器的地址、控制、命令和时钟信号的分发，提高了DDR颗粒的单板集成容量，可适用于对板卡重量、可靠性、板卡尺寸和密度要求较高的嵌入式服务器使用场景，减小印制电路板的尺寸和功耗，增加产品的可靠性，提高处理器的整体性能。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明。

图1示出本发明实施例提供的板贴内存形式的DDR扩展电路的设计方法流程图。

图2示出现有技术中DDR4扩展电路拓扑图。

图3示出现有技术中FLY-BY走线拓扑图。

图4示出现有技术中Clame Shell走线拓扑图。

图5示出本发明实施例提供的板贴内存形式的DDR扩展电路的拓扑图。

图6示出本发明实施例提供的板贴内存形式的DDR扩展电路中RCD电路拓扑图。

图7示出本发明实施例提供的板贴内存形式的DDR扩展电路中SPD和电源模块拓扑图。

图8示出本发明实施例提供的板贴内存形式的DDR扩展电路中PCB布局示意图。

具体实施方式

为了更清楚地说明本发明，下面结合实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

现有的72bit的第四代双倍速率同步动态随机存储器(Dual Data Rate，DDR)扩展电路设计拓扑如图2所示。8个8bit位宽的DDR4_1、DDR4_2、DDR4_3、DDR4_4、DDR4_5、DDR4_6、DDR4_7和DDR4_8芯片构成64bit的位扩展，DDR4_9芯片实现纠错码(Error CorrectingCode,ECC)功能。由CPU的DDR4控制器输出的地址线、控制线、命令线和时钟线直接接入DDR4颗粒。

如图2所示的电路拓扑直接由CPU控制器驱动8片DDR4颗粒的地址线、控制线、命令线和1片ECC的地址线、控制线、命令线。这种驱动方式由于负载器件太多和DDR4颗粒的结构不对称等原因，导致DDR4控制器的驱动能力下降，信号的质量始终无法提升到足够的高度。因此，根据Xeon D2183CPU的数据手册可知，Xeon D2183芯片不建议使用如图2所示的电路拓扑设计方式，由于DDR4的读写速率只能到1333MT/s，如图2所示的电路拓扑会严重制约CPU的性能。

DDR4扩展电路拓扑在PCB设计实现时，主要有FLY-BY走线和Clame Shell两种走线方式。如图3所示为FLY-BY的走线拓扑，这种方式由于DDR4存储颗粒全部放置在PCB的Top面，占用了大量的PCB面积，造成PCB尺寸过大，限制了在嵌入式应用场景的广泛使用。

如图4所示为Clame Shell的走线拓扑，这种拓扑结构只有在DDR4的走线方式中使用。尽管该PCB布局方式采用正反贴的方式可以大大减小PCB的布线面积，但是由于采用了T型结构，导致信号质量很难控制，影响DDR4的数据速率，限制了DDR4的数据读写带宽，进而影响了Xeon D2183处理器的性能，而且在布局的时候端接电阻的摆放位置以及相应的上下拉电源也会成为一个难题。

在Xeon D2183处理器的嵌入式应用时，既要满足DDR4的存储容量需求，又要满足DDR4的读写数据带宽大于2400MT/s的要求。上述提及的两种DDR4设计方式，首先DDR4的储存容量直接受限于控制器的驱动能力和DDR4单颗粒芯片的容量，其次也受限于读写带宽过低的能力。发明人研究发现，带时钟缓存寄存器芯片(Registering Clock Driver,RCD)的DDR4扩展电路设计可以很好的解决以上问题，进而能够提高Xeon D2183处理器的整体性能。

有鉴于此，如图1所示，本发明的一个实施例提供了一种板贴内存形式的DDR扩展电路的设计方法，该方法包括根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，并根据所述最高访问速度确定所述DDR颗粒的类型；根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽，并计算所述DDR颗粒的最小数据速率；根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线；根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块。

具体的，本实施例提出基于RCD的板贴内存(Memory Down)形式的DDR4扩展的方法来解决Xeon D2183处理器在嵌入式应用时DDR4存储扩展问题。

在一个具体的示例中，包括步骤(1)：根据读写带宽的要求计算DDR4存储电路实际的最高访问速度，确定DDR4颗粒的类型，其次根据存储容量的要求计算出DDR4颗粒需要的数量和位宽；步骤(2)：根据步骤(1)中确定的数据读写速率，然后确定RCD的具体型号，同时根据存储容量的要求，统计出RCD电路具体的电路拓扑；步骤(3)：根据步骤(2)确定的RCD电路拓扑，确定PCB设计方案和DDR4颗粒的布局布线方式；步骤(4)：根据整体DDR4电路拓扑关系和颗粒数量，统计出所需要的实际功耗，然后进行电源的设计和整个DDR4电路模块电源和功耗检测设计。

本实施例通过增加RCD电路，完成Xeon D2183的DDR4控制器的地址，控制、命令和时钟信号的分发，提高了DDR4颗粒的单板集成容量，可适用于对板卡重量、可靠性、板卡尺寸和密度要求较高的嵌入式服务器使用场景。

在一种可能的实现方式中，所述根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，根据所述最高访问速度确定所述DDR颗粒的类型包括根据所述中央处理器的外部接口的最高数据带宽计算所述DDR颗粒的最大峰值数据带宽；根据所述最大峰值数据带宽选择所述DDR颗粒的类型包括选用所述DDR颗粒为DDR4颗粒。

在一个具体的示例中，D2183处理器在Memory Down方式下DDR4的扩展容量和设计速率尤为重要，本实施例根据D2183的外部高速PCIe3.0接口最高数据带宽来评估实际工程应用中DDR4的最大峰值数据带宽，并根据数据的使用可靠性，使用64bit的DDR4数据位宽和使用8bit的ECC作为数据校验模块。

在一种可能的实现方式中，所述根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽包括通过复制的方式实现至少4个通道的64位扩展和带纠错码的DDR存储扩展；其中每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展；根据所述每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展，选择DDR颗粒的位宽、容量和数量包括选用至少9个位宽为8位且容量为1GB的DDR4颗粒。

在一个具体的示例中，D2183处理器支持4个通道的DDR4控制器，本实施例可以通过复制的方式实现4个通道的x64bit，带ECC的DDR4存储扩展，每个通道最大可以实现8GB的x64bit的DDR4存储扩展，共计可以实现32GB的x64bit的DDR4的存储扩展。

进一步的，为了实现每个最大通道8GB的DDR4存储扩展，DDR4颗粒选择位宽为8bit且容量为1GB的单颗粒，通过9片颗粒实现单通道带ECC功能的8GB存储容量的扩展。

在一种可能的实现方式中，所述计算所述DDR颗粒的最小数据速率包括根据所述外部接口的最高数据带宽小于等于所述DDR颗粒的数据带宽，计算所述DDR颗粒的读写数据速率；根据所述读写数据速率和所述外部接口的20％的协议开销以及所述DDR颗粒的类型，计算所述DDR颗粒的最小数据速率。

在一个具体的示例中，在实际的单颗粒DDR4的最小数据速率选择过程中，需要根据以下公式计算实际的数据带宽来评估实际的最小数据速率。

进一步的，根据PCIe3.0总线的数据带宽≤DDR4的数据带宽，即

16*3*8Gbps≤4*(S*B/8)

式中，S为DDR4的读写数据速率，B为DDR4的位宽，默认为64bit。

经过计算，S≥12GB/s＝1200M/s。

可选的，在默认设计时，除去每个x16的PCIe3.0的20％协议开销，实际的S至少需要高于1600M/s。

在一个具体的示例中，初步可以确定DDR4颗粒在选型时，需要使用速率至少为2400M速率的DDR4颗粒。可选的，本实施例选择的DDR4颗粒为镁光公司的MT40A1G8JY-083E。

在一种可能的实现方式中，所述根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号包括所述时钟缓存寄存器芯片所支持的数据速率的范围在1333MT/s-3200MT/s。

在一个具体的示例中，D2183处理器在Memory Down方式下DDR4的地址、命令、控制和时钟信号的转发决定了方案设计的可靠性。可选的，本实施例根据计算得到的DDR4颗粒的规格型号和实际的数据速率要求，选择了支持2400M速率要求的RCD缓冲电路芯片为瑞萨公司的4RCD0232KC1。进一步的，4RCD0232KC1最大支持的DDR4数据速率为3200M，其中向下兼容2400、1600和1333M的DDR4数据速率。

在一个具体的示例中，RCD主要实现对D2183输出的地址信号(BG[1:0]/A[17:0]/BA[1:0])、控制信号(CS[1:0]/CKE[1:0]/PAR/)、命令信号(ODT[1:0]/ACT[1:0])和时钟信号(CK_T/C[1:0])接收，并同时转发输出到A组DDR4颗粒1-5的地址信号(BG[1:0]/A[17:0]/BA[1:0])、控制信号(CS[1:0]/CKE[1:0]/PAR/)、命令信号(ODT[1:0]/ACT[1:0])和时钟信号(CK_T/C[1:0])和B组DDR4颗粒1-5的地址信号(BG[1:0]/A[17:0]/BA[1:0])、控制信号(CS[1:0]/CKE[1:0]/PAR/)、命令信号(ODT[1:0]/ACT[1:0])和时钟信号(CK_T/C[1:0])。本实施例通过RCD电路实现了对地址/命令/控制/时钟信号的扩展。

在一种可能的实现方式中，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线包括通过所述中央处理器的I2C总线实现对所述串行表象探测芯片的配置和温度信息的读取，以及对存储在所述串行表象探测芯片中的所述时钟缓存寄存器芯片的配置参数进行读取和修改。

在一个具体的示例中，D2183处理器在Memory Down方式下DDR4存储器扩展的电源电路和传统的DDR4电路有明显差异。本实施例中可以通过D2183的I2C完成对串行表象探测(Serial Presence Detect,SPD)芯片的配置和温度信息读取，并且实现对存储在SPD中的RCD芯片的配置参数的读取和修改，以达到最优的地址、命令、控制和时钟信号的延时参数和性能。

在一种可能的实现方式中，所述根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块包括利用所述电源模块分别提供第一参考电压至所述时钟缓存寄存器芯片和所述中央处理器中的控制器；利用所述时钟缓存寄存器芯片提供第二参考电压至所述DDR颗粒。

在一个具体的示例中，DDR4颗粒的VREF参考电压由RCD芯片提供，D2183的DDR4控制器的VREF电压和RCD的VREF电压由TPS51200电源芯片提供。

在一种可能的实现方式中，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括将所述DDR颗粒、所述串行表象探测芯片和所述时钟缓存寄存器芯片设置在所述印制电路板的正面；将所述中央处理器中控制器的地址、命令、时钟和控制信号线的扇出位置和所述时钟缓存寄存器芯片对应设置；将多个所述DDR颗粒沿第一方向依次排列，其中沿所述第一方向排列的第一个DDR颗粒用于传输纠错码信号；将所述时钟缓存寄存器芯片沿所述第一方向设置在多个所述DDR颗粒的中间位置。

在一个具体的示例中，D2183处理器在Memory Down方式下DDR4存储器扩展的PCB布局设计和传统的DDR4电路有明显差异。本实施例的PCB布局如图8所示，所有的DDR4颗粒均放置在PCB的TOP面，SPD和RCD也放置在TOP面，D2183的DDR4控制器的地址、命令、时钟和控制信号的扇出位置和RCD对应，并且放置在DDR4颗粒1-5和6-9的中间位置。优选的，尽量做到居中均衡放置，这样可以保证到RCD的地址、命令、时钟和控制信号线距离最短。

在一种可能的实现方式中，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括将多个所述DDR颗粒按照FLY-BY拓扑进行布线设计，且所述地址、命令、时钟和控制信号线的端接电阻设置在所述FLY-BY拓扑的末端；其中所述FLY-BY拓扑的差分电阻为80Ω，单端阻抗为40Ω。

在一个具体的示例中，DDR4颗粒的1-5和6-9分别按照FLY-BY拓扑进行TOP层布线设计。进一步的，ECC放置在1-5的DDR4中1的位置，地址、命令、时钟、控制信号线的端接电阻放置在FLY-BY的末端。优选的，差分电阻设计阻抗为80欧，单端阻抗设计为40欧，并且保证走线的等长和端接匹配的平衡，以达到最好的信号质量状态。

在一个具体的示例中，利用9个8bit位宽的DDR4颗粒，1个RCD缓冲电路，1个SPD存储，1个D2183的DDR4的控制器和DDR4电源电路，解决Intel Xeon D2183系列处理器在嵌入式应用场景下，DDR4颗粒大容量存储扩展的问题。

进一步的，9个DDR4存储颗粒中8个组成64bit位宽的数据储存，1个组成8bit位宽的ECC校验；RCD缓冲电路完成DDR4扩展的地址、控制、命令和时钟信号的转发；SPD电路完成DDR4扩展的温度检测和配置信息存储；DDR4电源电路分别为D2183的DDR4控制器、DDR4颗粒、RCD和SPD提供电源。

在一个具体的示例中，基于Xeon D2183板载类RDIMM方式的DDR4扩展电路设计方法，解决了D2183在尺寸和功耗受限的嵌入式应用场合Memory Down方式下DDR4存储容量扩展的问题。实现过程包括通过计算D2183的PCIe接口的数据带宽，评估出DDR4的实际利用带宽、数据速率和扩展容量；利用评估的扩展容量和数据速率数据选定RCD芯片，确定带RCD电路的RDIMM拓扑的电路实现方式和电源电路的实现方式；最终根据实际的电路拓扑选定FLY-BY形式PCB布局布线方案，完成最终的电路设计。

本发明的另一个实施例提供了一种利用所述的设计方法设计的设备，如图5-8所示，该设备包括印制电路板和在所述印制电路板上集成的DDR扩展电路；其中DDR扩展电路包括控制器，所述控制器设置在具有外部接口的中央处理器中，用于发送地址信号、控制信号、命令信号和时钟信号至时钟缓存寄存器芯片，并与多个DDR颗粒进行数据信号交互，及读取串行表象探测芯片的温度信息；多个DDR颗粒，用于实现至少64位的数据信号传输和至少8位的纠错码信号传输；时钟缓存寄存器芯片，用于接收所述地址信号、所述控制信号、所述命令信号和所述时钟信号，并经拷贝、分发和时延控制后发送至所述多个DDR颗粒；串行表象探测芯片，用于对所述多个DDR颗粒进行温度检测和存储所述时钟缓存寄存器芯片的配置信息；电源模块，用于为所述多个DDR颗粒、所述时钟缓存寄存器芯片、所述串行表象探测芯片和所述控制器提供电源信号，并通过所述时钟缓存寄存器芯片为所述多个DDR颗粒提供参考电压。

在一个具体的示例中，基于Xeon D2183板载类RDIMM方式的DDR4扩展电路，是基于RDIMM拓扑以Memory Down形式设计的集成电路，所述电路与Xeon D2183的DDR4控制器的集成实现Xeon D2183的存储扩展功能。该电路包括有：D2183控制器电路，用于DDR4颗粒的数据写入和读出及命令控制功能；DDR4存储电路，用于64bit位宽的数据储存和8bit位宽的ECC校验功能；RCD缓冲电路，用于DDR4扩展的地址、控制、命令和时钟信号的驱动和转发；SPD电路，用于DDR4颗粒的温度检测和配置信息存储；DDR4电源电路，用于为DDR4控制器、DDR4颗粒、RCD和SPD提供电源。

在一个具体的示例中，D2183的DDR4控制器发出的地址、控制、命令和时钟信号与RCD缓冲电路直接互联，D2183的DDR4控制器发出的数据信号DQ，DQS和DM与DDR4存储颗粒直接互联。

在一个具体的示例中，RCD缓冲电路实现由D2183的DDR4控制器发出的地址、控制、命令和时钟信号的接收，然后完成拷贝、分发和时延控制，并完成与DDR4存储颗粒的连接。

在一个具体的示例中，DDR4电源电路实现对DDR4控制器、DDR4颗粒、RCD和SPD电源的供给，并且由RCD提供对VREF电源的转发。

在一个具体的示例中，D2183的SMBus提供对SPD寄存器的读取，完成对DDR4扩展电路的温度检测和RCD配置信息读取。

本实施例基于Memory Down方式实现RDIMM拓扑的DDR4存储在板卡上的集成，可用于Xeon处理器在嵌入式服务器产品上DDR4内存的扩展应用。通过采用板贴DDR颗粒(MemoryDown)的形式进行硬件设计来减小PCB的尺寸和功耗，增加产品的可靠性。

在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

还需要说明的是，在本发明的描述中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (10)

1.一种板贴内存形式的DDR扩展电路的设计方法，其特征在于，该方法包括

根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，并根据所述最高访问速度确定所述DDR颗粒的类型；

根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽，并计算所述DDR颗粒的最小数据速率；

根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；

设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线；

根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块。

2.根据权利要求1所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述根据中央处理器对读写带宽的要求计算DDR颗粒的最高访问速度，根据所述最高访问速度确定所述DDR颗粒的类型包括

根据所述中央处理器的外部接口的最高数据带宽计算所述DDR颗粒的最大峰值数据带宽；

根据所述最大峰值数据带宽选择所述DDR颗粒的类型包括选用所述DDR颗粒为DDR4颗粒。

3.根据权利要求2所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述根据所述中央处理器对存储容量的要求计算所述DDR颗粒的数量和位宽包括

通过复制的方式实现至少4个通道的64位扩展和带纠错码的DDR存储扩展；其中每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展；

根据所述每个所述通道实现最大8GB的64位扩展和带纠错码的DDR存储扩展，选择DDR颗粒的位宽、容量和数量包括选用至少9个位宽为8位且容量为1GB的DDR4颗粒。

4.根据权利要求3所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述计算所述DDR颗粒的最小数据速率包括

根据所述外部接口的最高数据带宽小于等于所述DDR颗粒的数据带宽，计算所述DDR颗粒的读写数据速率；

根据所述读写数据速率和所述外部接口的20％的协议开销以及所述DDR颗粒的类型，计算所述DDR颗粒的最小数据速率。

5.根据权利要求4所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述根据所述DDR颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号包括

所述时钟缓存寄存器芯片所支持的数据速率的范围在1333MT/s-3200MT/s。

6.根据权利要求5所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线包括

通过所述中央处理器的I2C总线实现对所述串行表象探测芯片的配置和温度信息的读取，以及对存储在所述串行表象探测芯片中的所述时钟缓存寄存器芯片的配置参数进行读取和修改。

7.根据权利要求6所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括

将所述DDR颗粒、所述串行表象探测芯片和所述时钟缓存寄存器芯片设置在所述印制电路板的正面；

将所述中央处理器中控制器的地址、命令、时钟和控制信号线的扇出位置和所述时钟缓存寄存器芯片对应设置；

将多个所述DDR颗粒沿第一方向依次排列，其中沿所述第一方向排列的第一个DDR颗粒用于传输纠错码信号；

将所述时钟缓存寄存器芯片沿所述第一方向设置在多个所述DDR颗粒的中间位置。

8.根据权利要求7所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述DDR颗粒的布局布线还包括

将多个所述DDR颗粒按照FLY-BY拓扑进行布线设计，且所述地址、命令、时钟和控制信号线的端接电阻设置在所述FLY-BY拓扑的末端；其中

所述FLY-BY拓扑的差分电阻为80Ω，单端阻抗为40Ω。

9.根据权利要求8所述的板贴内存形式的DDR扩展电路的设计方法，其特征在于，

所述根据DDR扩展电路的电路拓扑和所述DDR颗粒的数量计算所需功耗，并根据所述功耗设计电源模块包括

利用所述电源模块分别提供第一参考电压至所述时钟缓存寄存器芯片和所述中央处理器中的控制器；

利用所述时钟缓存寄存器芯片提供第二参考电压至所述DDR颗粒。

10.一种利用如权利要求1至9任一项所述的设计方法设计的设备，其特征在于，该设备包括印制电路板和在所述印制电路板上集成的DDR扩展电路；其中DDR扩展电路包括

控制器，所述控制器设置在具有外部接口的中央处理器中，用于发送地址信号、控制信号、命令信号和时钟信号至时钟缓存寄存器芯片，并与多个DDR颗粒进行数据信号交互，及读取串行表象探测芯片的温度信息；

多个DDR颗粒，用于实现至少64位的数据信号传输和至少8位的纠错码信号传输；

时钟缓存寄存器芯片，用于接收所述地址信号、所述控制信号、所述命令信号和所述时钟信号，并经拷贝、分发和时延控制后发送至所述多个DDR颗粒；

串行表象探测芯片，用于对所述多个DDR颗粒进行温度检测和存储所述时钟缓存寄存器芯片的配置信息；

电源模块，用于为所述多个DDR颗粒、所述时钟缓存寄存器芯片、所述串行表象探测芯片和所述控制器提供电源信号，并通过所述时钟缓存寄存器芯片为所述多个DDR颗粒提供参考电压。