DE69614852T2

DE69614852T2 - Selbst-aktivierung auf synchronem dynamischen ram speicher

Info

Publication number: DE69614852T2
Application number: DE69614852T
Authority: DE
Inventors: Scott Schaefer
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-06-07
Filing date: 1996-06-04
Publication date: 2002-01-17
Anticipated expiration: 2016-06-05
Also published as: ATE205013T1; AU6276296A; JP3240348B2; JP2000513478A; EP0830682A1; KR100273725B1; WO1996041345A1; TW300308B; KR19990022468A; US5600605A; DE69614852D1; EP0830682B1

Description

Die vorliegende Erfindung betrifft integrierte Halbleiterspeicherschaltungen und insbesondere synchrone dynamische Direktzugriffsspeicher.
Ein synchroner dynamischer Direktzugriffsspeicher (SDRAM) ist dazu bestimmt, in einem synchronen Speichersystem zu arbeiten. Folglich sind alle Eingangs- und Ausgangssignale mit der Ausnahme eines Taktfreigabesignals während Abschaltungs- und Selbstauffrischungsbetriebsarten mit einer aktiven Flanke eines Systemtakts synchronisiert.
SDRAMs bieten wesentliche Fortschritte der Operationsleistung von dynamischen Speichern. Zum Beispiel sind einige SDRAMs fähig, synchron Stoßdaten in einem Stoßbetrieb mit einer Hochgeschwindigkeits-Datenrate bereitzustellen, indem sie automatisch eine Spaltenadresse erzeugen, um ein Speicherfeld von Speicherzellen zu adressieren, die in Reihen und Spalten zur Speicherung von Daten im SDRAM organisiert sind. Zusätzlich läßt es das SDRAM, wenn das SDRAM zwei Bänke von Speicherfeldern aufweist, vorzugsweise eine Verschachtelung zwischen den beiden Bänken zu, um eine Vorladezeit zu verdecken.
In einem asynchronen DRAM wird, sobald Reihen- und Spaltenadressen an das DRAM ausgegeben werden und ein Reihenadressen- Hinweissignal und ein Spaltenadressen-Hinweissignal deaktiviert werden, der Speicher des DRAMs vorgeladen und ist für einen weiteren Zugriff verfügbar. Auf eine andere Reihe kann im DRAM-Feld jedoch nicht zugegriffen werden, bis der Zugriff auf die vorhergehende Reihe vollendet ist.
Im Gegensatz dazu benötigt ein SDRAM getrennte Befehle, um auf eine Reihe von Speicherzellen im SDRAM-Speicherfeld zuzugreifen und sie vorzuladen. Sobald Reihen- und Spaltenadressen an ein SDRAM in einem SDRAM mit mehreren Bänken von Speicherfeldern geliefert werden, bleibt ein Bank-Speicherfeld, auf das zugegriffen wird, aktiv. Eine intern erzeugtes Reihenadressen- Hinweissignal bleibt aktiv und die ausgewählte Reihe ist offen, bis sie ein PRECHARGE-Befehl deaktiviert und die ausgewählte Reihe des Speicherfeldes vorlädt.
In einem SDRAM beinhaltet eine Transferoperation das Ausführen einer PRECHARGE-Befehlsoperation, um ein Bank-Speicherfeld zu deaktivieren und vorzuladen, auf das vorher zugegriffen worden ist, das Ausführen eines AKTIVE-Befehlsoperation, die Reihenadresse zu registrieren und das Bank-Speicherfeld zu aktiveren, auf das in der Transferoperation zugegriffen werden soll, und das Ausführen eines Transfer-READ- oder WRITE-Befehls, um die Spaltenadresse zu registrieren und einen Stoßzyklus einzuleiten. Bei vielen Frequenzen führt die Zeit, die PRECHARGE-Befehlsoperation und die AKTIVE-Befehlsoperation durchzuführen, zu einer verschwendeten Zeit, die sich zu einem zusätzlichen Taktzyklus aufaddiert, was zu einem Wartezyklus führt. Folglich gibt es einen Bedarf, mögliche verschwendete Taktzyklen zwischen zufälligen Lesen und Schreiben in einem SDRAM zu beseitigen.
Es ist aus dem IEEE Journal of Solid-State Circuits, B. 29, Nr. 4, April 1994, New York US, Seiten 426-430, XP000450864 Takai u. a.: "250 Mbyte/s Synchronous DRAM Using a 3 Stage Pipelined Architecture" bekannt, ein synchrones DRAM bereitzustellen, in dem äußere Signale an der Taktanstiegsflanke zwischengespeichert werden, und decodiert werden, um Befehle zu erzeugen. Das Aussagen eines AKTIVE-Befehl (ACT) im synchronen DRAM entspricht dem fallenden /RAS in herkömmlichen DRAMs. Ein Lese- Befehl (RED) entspricht dem fallenden /CAS mit einer Spaltenadresse (B1), um die Daten zu lesen. Der erste Datensatz eines Stoßlesens tritt 3 Taktzyklen auf, nachdem der Schreibbefehl ausgesagt wird. Diese Betriebsart wird als eine Zugriffslatenzzeit von 3 definiert, in der der minimale Taktzyklus 8 ns beträgt.
Die Oberbegriffe der Ansprüche 1 und 11 beruhen auf diesem Dokument.
Gemäß der vorliegenden Erfindung wird eine Speichervorrichtung offenbart, die ein Speicherfeld von Speicherzellen, die in Reihen und Spalten organisiert sind, zur Speicherung von Daten aufweist und die auf Befehlssignale anspricht, wobei die Speichervorrichtung in Synchronisation mit aktiven Flanken eines Systemtakts betriebsfähig ist, wobei die Speichervorrichtung eine Befehlssteuervorrichtung aufweist, die auf ausgewählte Befehlssignale anspricht, um an einer ersten aktiven Flanke des Systemtakts einen ersten Befehl einzuleiten, der eine erste Operation am Speicherfeld steuert, und um an einer zweiten aktiven Flanke des Systemtakts einen zweiten Befehl einzuleiten, der eine zweite Operation am Speicherfeld steuert, wobei die zweite aktive Flanke des Systemtakts während der ersten Operation auftritt, gekennzeichnet durch:
einen Anzeige-Schaltungskomplex, der auf den ersten Befehl anspricht, um ein erstes Befehlsvollendungssignal bereitzustellen, das die Vollendung der ersten Operation anzeigt; und einen zweiten Schaltungskomplex, der auf den zweiten Befehl anspricht, um einen ersten Abschnitt der zweiten Operation auszuführen, und auf das erste Befehlsvollendungssignal anspricht, um einen zweiten Abschnitt der zweiten Operation auszuführen.
Weitere Aspekte der Erfindung werden in den beigefügten Ansprüchen offenbart.
Eine bevorzugte Ausführungsform stellt eine Speichervorrichtung mit einem Speicherfeld von Speicherzellen bereit, die in Reihen und Spalten zur Speicherung von Daten organisiert sind, und die auf Befehlssignale anspricht. Die Speichervorrichtung arbeitet in Synchronisation mit aktiven Flanken eines Systemtakts und weist einen Befehlsdecoder/Steuervorrichtung auf, die auf ausgewählte Befehlssignale anspricht, um an einer ersten aktiven Flanke des Systemtakts einen ersten Befehl einzuleiten, der eine erste Operation am Speicherfeld steuert. Die Befehlsdecoder/Steuervorrichtung leitet ferner an einer zweiten aktiven Flanke des Systemtakts einen zweiten Befehl ein, der eine zweite Operation am Speicherfeld steuert. Die zweite aktive Flanke des Systemtakts tritt während der ersten Operation auf. Ein Anzeige-Schaltungskomplex reagiert auf den ersten Befehl, um ein erstes Befehlsvollendungssignal bereitzustellen, das die Vollendung der ersten Operation anzeigt. Ein zweiter Schaltungskomplex reagiert auf den zweiten Befehl, um einen ersten Abschnitt der zweiten Operation durchzuführen, und reagiert auf das erste Befehlsvollendungssignal, um einen zweiten Abschnitt der zweiten Operation durchzuführen.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist der zweite Befehl ein Aktivbefehl. In dieser Ausführungsform weist der erste Abschnitt der zweiten Operation das Empfangen und Halten eines Wertes auf, der eine Reihenadresse des Speicherfeldes repräsentiert. Der zweite Abschnitt der zweiten Operation weist das Freigeben der Reihenadresse und Aktivieren einer Reihe von Speicherzellen im Speicherfeld auf.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist der erste Befehl ein Vorladungsbefehl, wobei die erste Operation das Vorladen und Deaktivieren des Speicherfeldes aufweist. Optional ist der erste Befehl ein Transferbefehl, wobei die erste Operation einen ersten Transferoperationsabschnitt zum Übertragen von Daten zu oder von einer Speicherzelle im Speicherfeld und einen zweiten Autovorladeoperationsabschnitt aufweist, wobei die Befehlsdecoder/Steuervorrichtung den Autovorladeoperationsabschnitt automatisch nach dem Transferoperationsabschnitt einleitet. Der Transferbefehl kann ein Lesebefehl oder ein Schreibbefehl sein.
In einer bevorzugten Ausführungsform der Speichervorrichtung weist der Anzeige-Schaltungskomplex eine Zeitabschaltungsschaltung auf. In einer weiteren bevorzugten Ausführungsform der Speichervorrichtung weist der Anzeige-Schaltungskomplex eine Überwachungsschaltung auf.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist die Speichervorrichtung ein synchroner dynamischer Direktzugriffsspeicher (SDRAM). Der SDRAM weist vorzugsweise ein zweites Speicherfeld auf, so daß das SDRAM so strukturiert ist, daß er zwei Bankspeicherfelder aufweist. In dieser bevorzugten Form der vorliegenden Erfindung spricht der SDRAM ferner auf ein Bankauswahlbit zum Auswählen des Bank-Speicherfeldes für eine Transferoperation an.
Fig. 1 ist ein Blockdiagramm eines erfindungsgemäßen SDRAM.
Fig. 2 ist ein Zeitdiagramm, das eine Lese-Stoßtransferoperation mit vier Zyklen darstellt.
Fig. 3 ist ein Zeitdiagramm, das eine Schreib-Stoßtransferoperation mit vier Zyklen darstellt.
Fig. 4 ist ein Zeitdiagramm, das eine Lese-Stoßtransferoperation mit vier Zyklen darstellt, die einen AUTO-PRECHARGE-Befehl implementiert, der einem READ-Befehl folgt.
In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen wird auf die beigefügten Zeichnungen bezug genommen, die einen Teil hiervon bilden, und in denen illustrativ spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann. Es ist zu verstehen, daß andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Die folgende detaillierte Beschreibung ist daher nicht in einem begrenzenden Sinne aufzufassen, und der Rahmen der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Ein erfindungsgemäßer synchroner dynamischer Direktzugriffsspeicher (SDRAM) wird in Fig. 1 allgemein bei 20 in Blockdiagrammfonn dargestellt. Vieles des Schaltungskomplexes des SDRAM 20 ist zum Schaltungskomplex in bekannten SDRAMS ähnlich, wie dem Micron Technology, Inc. MT48LC4M4R1 S 4 MEG · 4 SDRAM, der im Detail in der entsprechenden Funktionsspezifikation von Micron Technology, Inc. beschrieben wird. Der SDRAM 20 weist ein Bank-0-Speicherfeld 22 und ein Bank-1-Speicherfeld 24 auf, die beide Speicherzellen, die in Reihen und Spalten organisiert sind, zur Speicherung von Daten aufweisen. In einer Ausführungsform des SDRAM 20, weist jedes Bank-Speicherfeld vier getrennte Felder von 2048 Reihen · 1024 Spalten auf.
Wie in Fig. 1 dargestellt, wird den Stiften Vcc und Vss des SDRM 20 Strom zugeführt. Ein typisches SDRAM 20 liefert eine optimale Speicherleistung in einer Niederspannungsumgebung, wie einer 3,3 V-Umgebung. An das SDRAM 20 wird ein Systemtakt- (CLK)-Signal durch einen CLK-Eingangsstift und ein Taktfreigabesignal (CKE) durch einen CKE-Eingangsstift geliefert. Das CLK-Signal wird beruhend auf dem Zustand des CKE-Signals aktiviert und deaktiviert. Alle Eingangs- und Ausganssignale des SDRAM 20, mit der Ausnahme des CKE-Eingangssignals während Abschaltungs- und Selbstauffrischungsbetriebsarten, werden mit der aktiven Taktflanke (die positive Taktflanke in der in Fig. 1 dargestellten Ausführungsform) des CLK-Signals synchronisiert.
Ein Chipauswahl-(CS*)-Eingangsstift gibt ein CS*-Signal ein, das, wenn es einen Tiefpegel aufweist, einen Befehlsdecoder 26 freigibt, und ihn sperrt, wenn es einen Hochpegel aufweist. Der Befehlsdecoder 26 ist in einer Befehlssteuervorrichtung 28 enthalten. Der Befehlsdecoder 26 empfängt Steuersignale, die ein Reihenadressen-Hinweissignal (RAS*) an einem RAS*- Stift, ein Spaltenadressen-Hinweissignal (CAS*) an einem CAS*- Stift und ein Schreibfreigabe- (WE*)-Signal an einem WE*-Stift umfassen. Der Befehlsdecoder 26 decodiert die RAS*-, CAS*- und WE*-Signale, um die Befehlssteuervorrichtung 28 in eine bestimmte Befehlsoperationssequenz zu versetzen. Die Befehlssteuervorrichtung 28 steuert die verschiedenen Schaltungskomplexe des SDRAM 20 beruhend auf decodierten Befehlen, wie z. B während gesteuerten Lese- oder Schreibzugriffen von oder auf das Bank-0-Speicherfeld 22 und das Bank-1-Speicherfeld 24. Ein Bankadreß- (BA)-Signal wird an einem BA-Eingangsstift bereitgestellt, um zu definieren, auf welchen Bank-Speicherfeld durch bestimmte Befehle gearbeitet werden sollte, die durch die Befehlssteuervorrichtung 28 ausgegeben werden.
Adreßeingabebits werden an den Eingangsstiften A0-A10 bereitgestellt. Wie unten beschrieben, werden sowohl die Reihen- als auch Spaltenadreßeingabebits an den Adreßeingangsstiften bereitgestellt. Während Schreibtransferoperationen werden Daten an das SDRAM 20 über Eingangs-/Ausgangsstifte (DQ1-DQ4) geliefert. Während Lesetransferoperationen werden Daten aus dem SDRAM 20 über Eingangs-/Ausgangsstifte DQ1-DQ4 taktweise ausgegeben. Ein Eingangs-/Ausgangsmaskensignal wird an einem DQM- Eingangsstift bereitgestellt, um eine nicht-dauerhafte Puffersteuerung für einen Dateneingangspuffer 30 und einen Datenausgangspuffer 32 bereitzustellen.
Der SDRAM 20 muß in einer vordefinierten Weise eingeschaltet und initialisiert werden. Zusätzlich müssen sowohl die Bank-0- als auch die Bank-1-Speicherfelder 22 und 24 vorgeladen werden und in einen Ruhezustand versetzt werden. Das Vorladen der Bank-Speicherfelder wird mit einer PRECHARGE-Befehlsoperation durchgeführt, die unten detaillierter beschrieben wird. Sobald er sich im Idealzustand befindet, müssen zwei AUTO-REFRESH-Operationen ausgeführt werden. Es sind typischerweise zwei Auffrischungsbefehle im SDRAM 20 verfügbar, die ein AUTO- REFRESH-Befehl und ein SELF-REFRESH-Befehl sind. Die AUTO-REFRESH- und SELF-REFRESH-Befehle werden mit einer Auffrischungssteuervorrichtung 34, einem Selbstauffrischungsoszillator und Zeitgeber 36 und einem Auffrischungszähler 38 in einer in der Technik bekannten Art durchgeführt, um die Speicherfelder aufzufrischen. Sobald die beiden AUTO-REFRESH-Operationen durchgeführt sind, steht das SDRAM 20 zur Programmierung eines Betriebsartenregisters 40 zu Verfügung. Es wird vorausgesetzt, daß das Betriebsartenregister 40 einen unbekannten Zustand aufweist, wenn der SDRAM 20 eingeschaltet wird. Folglich muß vor der Durchführung irgendeines Operationsbefehls das Betriebsartenregister 40 gesetzt oder programmiert werden.
Das Betriebsartenregister 40 ist typischerweise ein dauerhaftes Register, wobei das Betriebsartenregister, sobald es programmiert ist, den Programm-Operationscode behält, bis das Betriebsartenregister neu programmiert wird oder der SDRAM 20 stromlos wird. Der größte Teil der möglichen programmierbaren Optionen des SDRAM 20 sind in den Operationscodes definiert, die im Betriebsartenregister 40 gespeichert sind. Typischerweise wird das Betriebsartenregister 40 programmiert, indem ein gewünschter Operationscode über die BA-Eingangsstifte und die A0-A10-Adreßeingänge in Verbindung mit einem SET-Betriebsartenregister-Befehl bereitgestellt wird, der durch CS*, RAS*, CAS* und WE* bestimmt wird, die als Tiefpegel registriert werden.
Ein gültiger AKTIVE-Befehl wird durch die Befehlssteuervorrichtung 28 eingeleitet, wobei die CS*- und RAS* Signale an der Anstiegsflanke des CLK-Signals einen Tiefpegel aufweisen und die CAS* und WE* Signale einen Hochpegel aufweisen. Während des AKTIVE-Befehls bestimmt der Zustand des BA-Signals, welches Bank-Speicherfeld zu aktivieren und zu adressieren ist. Während des AKTIVE-Befehls wird ein Wert, der eine Reihenadresse des ausgewählten Bank-Speicherfeldes repräsentiert, wie durch die Adreßbits an den Eingangsstiften A0-A10 angegeben, in einem Reihenadressen-Zwischenspeicher 42 als Reaktion auf ein Taktsignal zwischengespeichert, das von einer Taktgeneratorschaltung 44 erzeugt wird. Die zwischengespeicherte Reihenadresse wird an einen Reihenmultiplexer 46 geliefert, der eine Reihenadresse an Reihenadreßpuffer 48, um an das Bank-0-Speicherfeld 22 geliefert zu werden, oder an Reihenadreßpuffer 50, um an das Bank-1-Speicherfeld 24 geliefert zu werden, abhängig vom Zustand des BA-Signals liefert. Ein Reihendecoder 52 decodiert die Reihenadresse, die von den Reihenadreßpuffern 48 geliefert wird, um eine der 2048 Leitungen, die der Reihenadresse entsprechen, für Lese- oder Schreibtransferoperationen zu aktivieren, um dadurch die entsprechende Reihe von Speicherzellen im Bank-0-Speicherfeld 22 zu aktivieren. Der Reihendecoder 54 decodiert entsprechend die Reihenadresse im Reihenadreßpuffer 50, um eine der 2048 Leitungen im Bank-2-Speicherfeld 24, die der Reihenadresse entsprechen, für Lese- oder Schreibtransferoperationen zu aktivieren, um dadurch die entsprechende Reihe von Speicherzellen im Bank-1-Speicherfeld 24 zu aktivieren. Um auf eine Reihe zuzugreifen, sobald eine Reihe im ausgewählten Bankspeicher mit dem AKTIVE-Befehl aktiviert worden ist, muß ein Bank-Speicherfeld mit dem unten beschriebenen PRECHARGE-Befehl oder AUTO-PRECHARGE-Befehl vorgeladen werden, bevor ein anderer AKTIVE-Befehl an das Bank-Speicherfeld angelegt wird.
Ein gültiger READ-Befehl wird eingeleitet, wobei sich die CS*- und CAS*-Signale auf einer Anstiegsflanke des CLK-Signals sich auf einem Tiefpegel und die RAS*- und WE*-Signale auf einem Hochpegel befinden. Der READ-Befehl von der Befehlssteuervorrichtung 28 steuert einen Spaltenadressen-Zwischenspeicher 56, der Adreßbits A0-A9 empfängt und einen Wert hält, der eine Spaltenadresse des Bank-Speicherfeldes repräsentiert, das durch das BA-Signal zu der Zeit ausgewählt wird, zu der der READ-Befehl eingeleitet wird. Der Spaltenadressen-Zwischenspeicher 56 speichert die Spaltenadresse als Reaktion auf ein Taktsignal zwischen, das durch einen Taktgenerator 58 erzeugt wird. Der Adreßstift A10 stellt einen Eingangspfad für ein Befehlssignal bereit, das bestimmt, ob ein AUTO-PRECHARGE-Befehl, der unten detailliert beschrieben wird, automatisch nach dem READ-Befehl eingeleitet werden soll oder nicht. Der von der Befehlssteuervorrichtung 28 bereitgestellte READ-Befehl leitet auch einen Stoßlesezyklus ein, der unten detailliert beschrieben wird, indem ein Stoßzähler 60 gestartet wird.
Ein Spaltenadreßpuffer 62 empfängt die Ausgabe des Stoßzählers 60, um den laufenden Zählwert der Spaltenadresse an einen Spaltendecoder 64 zu liefern. Der Spaltendecoder 64 aktiviert vier der 1024 · 4 Leitungen, die an Leseverstärker und einem Ein-/Ausgabe- (I/O)-Verknüpfungsglied 66 und Leseverstärker und einem I/O-Verknüpfungsglied 68 geliefert werden, die der laufenden Spaltenadresse entsprechen. Leseverstärker und I/O- Verknüpfungsglieder 66 und 68 arbeiten in einer in der Technik bekannten Weise, um Daten zu lesen, die in den Speicherzellen gespeichert sind, die durch die aktive Reihendecoderleitung und die aktiven Spaltendecoderleitungen adressiert werden, um das ausgewählte Daten-Vierbit-Byte von jeweils entweder dem Bank- 0-Speicherfeld 22 oder dem Bank-1-Speicherfeld 24 an den Datenausgabepuffer 32 während einer Leseoperation zu liefern. Der Datenausgabepuffer 32 liefert das ausgewählte Daten-Vierbit- Byte an die Eingangs-/Ausgangsdaten-Stifte DQ1-DQ4.
In einen Stoßlesezugriff, der eine Länge von vier aufweist, wird die anfängliche Spaltenadresse, die im Spaltenadressen- Zwischenspeicher 56 gespeichert ist, verwendet, um die Leseverstärker und die I/O-Verknüpfungsglieder 66 oder 68 während des ersten Stoßzyklus der Stoßleseoperation zu aktivieren. Dann zählt während der nächsten drei Taktzyklen der Stoßzähler 60 von der im Spaltenadressen-Zwischenspeicher 56 gespeicherten Spaltenadresse hoch, wie durch einen Sequenztyp definiert, um die nächsten drei Speicherstellen von Daten "auszustoßen" oder taktweise abzugeben. Ein Ganzseiten-Stoß wird umherkreisen und die "Stoß"-Operation kontinuierlich neustarten, bis ein BURST- TERMINATION-Befehl oder PRECHARGE-Befehl durch die Befehlssteuervorrichtung 28 angezeigt wird, oder bis sie durch eine andere Stoßoperation unterbrochen wird.
Ein gültiger WRITE-Befehl wird eingeleitet, wobei sich die CS*-, CAS*- und WE*-Signale an der Anstiegsflanke des CLK-Signals auf einem Tiefpegel befinden, und sich das RAS*-Signal auf einem Hochpegel befindet. Der von der Befehlssteuervorrichtung 28 bereitgestellte WRITE-Befehl steuert den Taktgenerator 58, um den Spaltenadressen-Zwischenspeicher 56 zu takten, der einen Wert empfängt und hält, der eine Spaltenadresse des Bank- Speicherfeldes repräsentiert, das durch den Zustand des BA-Signals zu der Zeit ausgewählt wird, zu der der WRITE-Befehl eingeleitet wird, wie durch die Adresse angegeben, die an den Adreßeingangsstiften A0-A9 bereitgestellt wird. Wie bei der Leseoperation, stellt während des WRITE-Befehls der Adreßstift A10 das zusätzliche Merkmal bereit, auszuwählen, ob der unten beschriebene AUTO-PRECHARGE-Befehl anschließend an den WRITE- Befehl eingeleitet werden soll oder nicht. Der Stoßzähler 60 leitet den Stoßschreibzyklus ein. Der Spaltenadreßpuffer 62 empfängt die Ausgabe des Stoßzählers 60 und liefert die laufende Spaltenadresse an den Spaltendecoder 64. Der Spaltendecoder 64 aktiviert vier der 1024 · 4 Leitungen zum Leseverstärker und den I/O-Verknüpfungsgliedern 66 und 68, die der Spaltenadresse entsprechen, um anzuzeigen, wo das ankommende Daten-Vierbit- Byte entweder im Bank-0-Speicherfeld 22 oder Bank-1-Speicherfeld 24 gespeichert werden soll.
Während WRITE-Befehlsoperationen werden Daten an den Eingangs-/Ausgangsstiften DQ1-DQ4 zum Dateneingangspuffer 30 geliefert. Der Dateneingangspuffer 30 liefert die Eingangsschreibdaten an einen Zwischenspeicher 70, der dem Bank-0-Speicherfeld 22 entspricht, und einen Zwischenspeicher 72, der dem Bank-1-Speicherfeld 24 entspricht. Das Eingangsschreibdaten- Vierbit-Byte wird vom Zwischenspeicher 70 oder 72 an das ausgewählte Bank-Speicherfeld mit dem Leseverstärker und den I/O- Verknüpfungsglieder 66 oder 68 in einer in der Technik bekannten Weise beruhend auf den aktivierten vier Leitungen geliefert, die der laufenden Spaltenadresse entsprechen.
Während einer Stoßschreiboperation einer Länge von vier werden das erste Datenbyte an der Speicherfeldstelle gespeichert, die durch die Spaltenadresse adressiert wird, die im Spaltenadressen-Zwischenspeicher 56 gespeichert ist. Entsprechend zur Lesestoßoperation zählt während der nächsten drei Taktzyklen ein Stoßzähler 60 von der Spaltenadresse hoch, die im Spaltenzwischenspeicher 56 gespeichert ist, wie durch den Sequenztyp definiert, um die zu speichernden Daten in die nächsten drei Speicherstellen zu "stoßen" oder zu takten. Ein Ganzseiten-Stoß wird umherkreisen und weiter Daten schreiben, bis er durch den BURST-TERMINATION-Befehl, den PRECHARGE-Befehl beendet wird, oder bis er durch eine andere Stoßoperation unterbrochen wird.
Die Stoßlese- und Schreiboperation werden durch die Stoßbetriebsart gesteuert, die im Betriebsartenregister 40 definiert ist, das während des SET-MODE-REGISTER-Befehls programmierbar ist. Die Stoßoperation sorgt für einen kontinuierlichen Datenstrom von oder zu der spezifizierten Speicherfeldstelle während eines Lese- oder Schreibzugriffs. Stoßlängen von 2, 4, 8 oder Ganzseiten- (1024)-Zyklen sind im Betriebsartenregister 40 in einer Ausführungsform des SDRAM 20 programmierbar. In einer Ausführungsform der vorliegenden Erfindung läßt es eine Stoßlese-/Einzelschreibbetriebsart zu, daß eine Schreiboperation eine Stoßlänge von eins aufweist, und läßt es dennoch zu, daß eine Leseoperation die programmierte Stoßlänge aufweist, die im Betriebsartenregister 40 definiert ist.
Zusätzlich ist eine Stoßsequenz ein programmierbares Merkmal, das in das Betriebsartenregister 40 während des SET-MODE- REGISTER-Befehls programmiert wird. Typischerweise stehen zwei Arten von Stoßsequenzen zur Auswahl, die eine logisch fortlaufende Sequenz oder eine Verschachtelungssequenz umfassen. Die logisch fortlaufende Sequenz stößt durch logisch fortlaufende Stellen in einer beiden Bankspeicherfelder. Die Verschachtelungssequenz verschachtelt zwischen Bank-0-Speicherfeld 22 und Bank-1-Speicherfeld 24. In einer Ausführungsform des SDRAM 20 unterstützen sowohl die logisch fortlaufende als auch die Verschachtelungssequenz Stöße von 2, 4, und 8 Zyklen. In dieser einen Ausführungsform unterstützt die logisch fortlaufende Sequenz Stoßzyklen mit Ganzseitenlänge.
Die Befehlssteuervorrichtung leitet einen gültigen PRE- CHARGE-Befehl ein, wobei sich die CS*-, WE*- und RAS*-Signale an der positiven Taktflanke des CLK-Signal auf einem Tiefpegel befinden und sich das CAS*-Signal auf einem Hochpegel befinden. Die PRECHARGE-Befehlsoperation deaktiviert und lädt das Bank- Speicherfeld vor, das durch den Zustand des BA-Signals zu der Zeit ausgewählt wird, zu der der PRECHARGE-Befehl eingeleitet wird. Auf diese Weise wird die Reihe, auf die vorher zugegriffen worden ist, deaktiviert und vorgeladen, so daß die Reihe aufgefrischt werden kann oder auf eine andere Reihe zugegriffen werden kann. Sobald ein Bank-Speicherfeld vorgeladen worden ist, befindet sich das Bank-Speicherfeld in einem Ruhezustand und muß vor einen weiteren READ-Befehl oder WRITE-Befehl aktiviert werden, der an das Bank-Speicherfeld ausgegeben wird. In der bevorzugten Ausführungsform des SDRAM 20 erfordern mehrere READ- und WRITE-Befehle kein Vorladen zwischen jedem Befehl, vorausgesetzt, daß auf dieselbe Reihe zugegriffen wird.
In einer bevorzugten Ausführungsform des SDRAM 20 läßt es der PRECHARGE-Befehl zu, daß entweder eine oder beide Bänke vorgeladen werden. Eine Einzelbankvorladung wird durchgeführt, wenn der Wert am Adreßeingangsstift A10 zur der Zeit auf einem Tiefpegel registriert wird, zu der der PRECHARGE-Befehl eingeleitet wird. Während der Einzelbankvorladung definiert der Zustand des BA-Signals, welche Bank vorgeladen wird. Es werden beide Bänke vorgeladen, wenn A10 zu der Zeit auf einem Hochpegel registriert wird, zu der der PRECHARGE-Befehl eingeleitet wird. Wenn A10 zu der Zeit auf einem Hochpegel registriert wird, zu der der PRECHARGE-Befehl eingeleitet wird, wird BA als "gleichgültig" behandelt.
Während jedem ACTIVE-, READ-, WRITE- oder PRECHARGE-Befehl wird das Bank-Speicherfeld, auf das zugegriffen werden soll, durch die Registrierung des BA-Signals am Beginn des Befehls bestimmt. Das Bank-0-Speicherfeld 22 wird ausgewählt, wenn der Wert des BA-Signals auf einem Tiefpegel registriert wird, und das Bank-1-Speicherfeld 24 wird ausgewählt, wenn der Wert des BA-Signals auf einem Hochpegel registriert wird. Wie oben beschrieben, bestimmt das BA-Signal die Auswahl einer der Bänke während eines PRECHARGE-Befehls nur dann, wenn der Wert am Eingangsstift A10 sich auf einem Tiefpegel befindet. Wenn sich der Wert am Eingangsstift A10 während des PRECHARGE-Befehls auf einem Hochpegel befindet, wird BA "gleichgültig.
Wenn eine Reihe eines ausgewählten Bank-Speicherfeldes mit einem AKTIVE-Befehl ausgewählt wird, wird diese Reihe des Bank- Speicherfeldes aktiviert und bleibt weiter aktiv, bis ein PRE- CHARGE-Befehl an dieses ausgewählte Bank-Speicherfeld ausgegeben wird. Mit anderen Worten wird das RAS*-Signal nur einmal extern registriert, jedoch bleibt ein intern erzeugtes RAS*- Signal an das ausgewählte Bank-Speicherfeld aktiv, bis ein PRE- CHARGE-Befehl geliefert wird. READ- und WRITE-Befehle erfordern es nicht notwendigerweise, daß ein PRECHARGE-Befehl dem Befehl folgt, jedoch muß ein Bank-Speicherfeld vor der Registrierung einer neuen Reihenadresse vorgeladen werden. Wenn eine Reihe in einem Bank-Speicherfeld ausgewählt wird, kann das andere Bank- Speicherfeld aktiv bleiben, um es zuzulassen, READ- und WRITE- Befehle zwischen den beiden Bank-Speicherfeldern zu verschachteln.
Das Vorladen eines Bank-Speicherfeldes kann in den meisten Fällen infolge der Doppelbankstruktur des SDRAM 20 verdeckt werden. Um das Vorladen zu verdecken, wird ein PRECHARGE-Befehl an das Bank-Speicherfeld ausgegeben, auf das nicht zugegriffen wird, während sich das Bank-Speicherfeld, auf das zugegriffen wird, in einer Stoßbetriebsart befindet.
Während Leseoperationen innerhalb derselben Bank kann viel von der Vorlade-tRP-Zeit noch verdeckt werden, wenn von einer Reihe zu einer anderen übergegangen wird. Der PRECHARGE-Befehl kann bis zu einem Taktzyklus vor der letzten Datenausgabe während einer Leseoperation eingeleitet werden, vorausgesetzt, daß die Lese-Latenzzeit zwei oder mehr Takte beträgt. Wenn die Lese-Latenzzeit ein Takt beträgt, kann der PRECHARGE-Befehl nur ausgegeben werden, wenn die letzte Datenausgabe verfügbar ist. Auf jeden Fall muß mindestens ein Taktzyklus der Vorladezeit tRP auftreten, während der Zyklus der letzten Datenausgabe gültig gehalten wird. Das heißt, einer von zwei oder zwei von drei Taktzyklen der Vorladezeit können verdeckt werden, vorausgesetzt, die Lese-Latenzzeit beträgt zwei oder mehr. Andernfalls kann nur ein Vorladetakt verdeckt werden.
WRITE-Befehle benötigen eine Schreib-Erholungszeit (tWR) vom letzten Dateneingabelement bis zum Beginn des PRECHARGE- Befehls, wenn dasselbe Bank-Speicherfeld von einem WRITE-Befehl zu einem PRECHARGE-Befehl geht.
Ein AUTO-PRECHARGE-Befehl ist ein nicht dauerhaftes Merkmal im SDRAM 20, der alle derselben Einzelbank-Vorladefunktionen ausführt, die oben für den PRECHARGE-Befehl beschrieben werden. Das AUTO-PRECHARGE-Befehlsmerkmal der bevorzugten Ausführungsform des SDRAM 20 gestattet es dem Benutzer, einen READ-Befehl oder einen WRITE-Befehl zu programmieren, der automatisch bei der Vollendung des READ-Befehls oder des WRITE-Befehls eine Vorladung durchführt.
Indem das AUTO-PRECHARGE-Befehl-Merkmal verwendet wird, braucht kein manueller PRECHARGE-Befehl während der funktionellen Operation des SDRAM 20 ausgegeben werden. Der AUTO-PRE- CHARGE-Befehl stellt sicher, daß das Vorladen zum frühesten, gültigen Zustand innerhalb eines Stoßzyklus eingeleitet wird. Es ist dem Benutzer nicht gestattet, einen anderen Befehl auszugeben, bis die Vorladungszeigt (tRP) vollendet ist. Daher darf, wenn eine AUTO-PRECHARGE Befehl im SDRAM 20 eingesetzt wird, auf das ausgewählte Bank-Speicherfeld nicht wieder zugegriffen werden, bis tRP vollendet ist. Wenn zum Beispiel ein Lesezugriff von zwei Zyklen ausgewählt ist und drei Taktperioden erforderlich sind, tRP zu erfüllen, kann auf das Bank-Speicherfeld während der beiden Takte nicht zugegriffen werden, die der Vollendung einer Stoßoperation folgen. Wenn ein Stoß von vier programmiert ist und drei Taktperioden erforderlich sind, tRp zu erfüllen, kann auf das Bank-Speicherfeld während des einen Taktzyklus nicht zugegriffen werden, der der Vollendung des Stoßes folgt, vorausgesetzt, daß die Leselatenzzeit zwei oder mehrere Takte beträgt, andernfalls kann auf das Bank-Speicherfeld während der beiden Takte nicht zugegriffen werden, die der Vollendung des Stoßzyklus folgen.
Schreiboperationen benötigen die Schreib-Erholungszeit (tWR) vom letzten Dateneingabeelement bis zum Beginn des PRE- CHARGE-Befehls, wenn auf dasselbe Bank-Speicherfeld zugegriffen wird. Folglich kann auf das Bank-Speicherfeld bis tWR + tRP vom letzten Dateneingabeelement nicht erneut zugegriffen werden.
Die Lese-Latenzzeit ist ein programmierbares Merkmal des SDRM 20, die im Betriebsartenregister 40 während des SET-MODE- REGISTER-Befehls definiert wird. Typischerweise stehen Lese- Latenzzeiten von 1, 2 oder 3 Takten zur Verfügung. Die Lese- Latenzzeit stellt sicher, bei welchem Takt die Daten verfügbar werden, unabhängig von der Systemtaktrate. Daten können an den Eingangs-/Ausgangsstiften DQ1-DQ4 bis zu einem Taktzyklus weniger als die Lese-Latenzzeit verfügbar gemacht werden, abhängig von der Frequenz des Systemtakts. Eine Lese-Latenzzeit von zwei Takten, die mit einer Zyklusrate programmiert ist, die größer als die minimale Zugriffszeit ist, wird Daten fast unmittelbar nach dem ersten Takt bereitstellen.
Es kann eine Leeranweisung (NOP) an das SDRAM 20 geliefert werden, um zu verhindern, daß andere unerwünschte Befehle während Ruhe - oder Wartezuständen registriert werden.
Ein Stoßleseoperation mit vier Zyklen wird in Zeitdiagrammform in Fig. 2 dargestellt. Wie dargestellt, wird die Systemtaktzykluszeit durch tCK angezeigt. Die Zeit von der Einleitung eines AKTIVE-Befehls bis zur Einleitung eines READ-Befehls wird durch tRCD repräsentiert und repräsentiert zwei Taktzyklen, wie zwischen der Zeit t&sub0; und der Zeit t&sub2;. Die Gesamt- Lesestoßtransferzyklusperiode wird durch tRC repräsentiert und repräsentiert neun Taktzyklen, wie in Fig. 2 dargestellt. Die Gesamt-AKTIVE-Befehlsperiode, wobei das Reihenadressen-Hinweissignal aktiv ist, wird durch tRAS repräsentiert, und repräsentiert vier Taktzyklen, wie in Fig. 2 dargestellt. Die READ- Zugriffszeit für jeden Zyklusstoß wird durch tAC repräsentiert. Die Zeit von der Einleitung des READ-Befehls bis zum ersten Datenausgabezyklus des DQ-Takts wird durch tAA repräsentiert und zeigt die Spaltenadressen-Hinweissignal-Latenzzeitspanne an und beträgt zwei Taktperioden, wie in Fig. 2 dargestellt. Die PRECHARGE-Befehlsperiode (tRP) beträgt drei Systemtaktzyklen, wie in Fig. 2 dargestellt.
Wie in Fig. 2 dargestellt, wird ein AKTIVE-Befehl durch die Befehlssteuervorrichtung 28 zur Zeit t&sub0; eingeleitet; der entsprechende READ-Befehl wird zur Zeit t&sub2; eingeleitet; der erste Zyklusstoß Daten wird zur Zeit t&sub4; ausgegeben; und der letzte der Datenstöße mit vier Zyklen wird zur Zeit t&sub7; ausgegeben. Zur Zeit t&sub6; wird ein PRECHARGE-Befehl eingeleitet, wenn der zweite bis letzte Datenstoß ausgegeben wird, und der nächste AKTIVE- Befehl wird zur Zeit t&sub9; eingeleitet, drei Taktzyklen nach dem PRECHARGE-Befehl zur Zeit t&sub6;.
Eine Schreib-Transferoperation mit vier Zyklen wird in Zeitdiagrammform in Fig. 3 dargestellt. Das Zeitdiagramm der Fig. 3 ist ähnlich zum Zeitdiagramm der Fig. 2, das die READ- Stoß-Transferoperation mit vier Zyklen darstellt. Daher werden jetzt nur die Unterschiede zwischen den WRITE- und READ-Befehle beschrieben. Während einer WRITE-Operation wird die Dateneingabe-Einstellzeit durch tDS repräsentiert, und die Dateneingabe-Haltezeit wird durch tDH repräsentiert. Die Schreib-Erholungszeit wird durch tWR angezeigt, die einen Taktzyklus in Fig. 3 zwischen t&sub5; und t&sub6; repräsentiert.
Die Zeit von dem Zeitpunkt, wenn der WRITE-Befehl bei t&sub2; eingeleitet wird, bis zu dem Zeitpunkt, wenn die Schreib-Erholungszeit vollendet ist, nachdem vier Datenstöße in eines der Bank-Speicherfelder geschrieben worden sind, repräsentiert vier Taktzyklen zwischen t&sub2; und t&sub6;, wie in Fig. 3 dargestellt. Folglich ist wie bei der Lese-Stoßtransferoperation mit vier Zyklen die gesamte Befehlsperiode (tRC) wiederum für die Schreib-Stoßtransferoperation mit vier Zyklen gleich neun Taktzyklen.
Sowohl die Fig. 2 als auch 3 stellen eine Stoß-Transferoperation mit vier Zyklen dar, jedoch kann, wie oben beschrieben, der SDRAM 20 vorzugsweise programmiert werden, um 2, 4, 8 oder Ganzseiten-Zyklusstoßoperationen auszuführen und die vorliegende Erfindung ist nicht auf eine Transferoperation mit vier Stößen beschränkt.
Eine Lese-Stoßtransferoperation mit vier Zyklen, die einen programmierten READ-Befehl nutzt, der automatisch einen AUTO- PRECHARGE-Befehl ausgibt, ohne einen tatsächlichen PRECHARGE- Befehl ausgegeben zu müssen, ist in Fig. 4 in Zeitdiagrammform dargestellt. Fig. 4 ist ähnlich zu Fig. 2 mit der Ausnahme, daß zur Zeit t&sub6; vielmehr ein NOP-Befehl, als der PRECHARGE-Befehl ausgegeben wird, da zur Zeit t&sub6; der AUTO-PRECHARGE-Befehl intern ausgeführt wird. Eine entsprechende Modifikation könnte an Fig. 3 vorgenommen werden, um einen AUTO-PRECHARGE-Befehl darzustellen, der einem WRITE-Befehl folgt.
Bei vielen Frequenzen des Systemtakt- (CLK-) Signals erfüllt die Zeit, einen PRECHARGE-Befehl (tRP) durchzuführen, und die Verzögerungszeit zwischen dem Leseadressen-Hinweissignal dem Spaltenadressen-Hinweissignal (tRCD) nicht die typischen Spezifikationen für einen SDRAM. Die tRCD-Verzögerung repräsentiert die Zeit zwischen der Einleitung eines AKTIVE-Befehls bis zum Beginn entweder eines READ-Befehl oder eines WRITE-Befehls. Bei bestimmten höheren Frequenzen des CLK-Signals oder in einem langsameren SDRAM, ist die für tRP und tRCD erforderliche Geantzeit dann gleich einem zusätzlichen Taktzyklus oder der Systemtaktzykluszeit (tCK), wenn die beiden (tRP und tRCD) fähig sind, als ein einziger Parameter ausgeführt zu werden, was dadurch zu einem Wartezyklus führt.
In entweder einem READ-Befehl oder einem WRITE-Befehl, wobei entweder ein PRECHARGE-Befehl oder ein AUTO-PRECHARGE-Befehl dem READ- oder WRITE-Befehl folgt, kann das oben beschriebene Problem einer zu großen Gesamtzeit zwischen der Addition von tRP und tRCD zu einem zusätzlichen Wartezyklus führen. Zum Beispiel reichen in den Fig. 2-4 die beiden NOP-Befehle, die zur Zeit t&sub7; und zur Zeit t&sub8; zwischen der Einleitung des PRE- CHARGE-Befehls zur Zeit t&sub6; und der Einleitung des AKTIVE-Befehls zur Zeit t&sub9; zusätzlich zum NOP-Befehl, wie dem zur Zeit t&sub1; ausgegebenen NOP, zwischen dem AKTIVE-Befehl und dem anschließenden READ-Befehl ausgegeben werden, nicht aus, um die gesamte Zeitspanne tRP plus tRCD zu umfassen. Wenn dies der Fall ist, muß ein zusätzlicher NOP-Befehl zwischen dem PRECHARGE- Befehl und dem AKTIVE-Befehl, wie zur Zeit t&sub9; in den Fig. 2- 4, anstelle des AKTIVE-Befehls eingesetzt werden, der einen zusätzlichen Wartezyklus zum gesamten Transferoperationszyklus hinzufügt. Wenn zum Beispiel der System-Taktzyklus tcK gleich 10 ns und die tatsächliche interne Zeit, um den PRECHARGE-Befehl auszuführen, 34 ns beträgt, und die tatsächliche interne Zeit zwischen der Einleitung eines AKTIVE-Befehls und der Einleitung des READ- oder WRITE-Befehl 14 ns beträgt, wird die Zeitspanne von 34 ns auf vier Takte oder 40 ns erhöht, weil die Zeit tRP und die 14 ns zu einer tRCD führen, die gleich zwei Taktzyklen oder 20 ns ist.
Im oben angegebenen Beispiel, beträgt die tatsächlich interne Vorladezeit plus die tatsächliche interne Zeit, um es zuzulassen, daß die Reihenadresse verfügbar ist, 14 ns plus 34 ns, was zu einer Gesamtheit von 48 ns oder gerade weniger als vier Taktzyklen führt. Nichtsdestoweniger wurden, wie oben beschrieben, in SDRAMs des Stands der Technik 60 Nanosekunden oder 6 Taktzyklen zwischen der Einleitung des PRECHARGE-Befehls und der Einleitung des READ oder WRITE-Befehls benötigt. Der SDRAM 20 der vorliegenden Erfindung löst dieses Problem, indem er es zuläßt, daß der AKTIVE-Befehl ein Zyklus früher, wie zur Zeit t&sub9; eingeleitet wird. Um diese frühe Einleitung des AKTIVE- Befehls zuzulassen, reagiert der Anzeige-Schaltungskomplex 80 auf den PRECHARGE-Befehl von der Befehlssteuervorrichtung 28, um ein PRECHARGE-Vollendungssignal auf einer Leitung 82 auszugeben, wenn der PRECHARGE-Befehl intern beendet ist. Wenn der AKTIVE-Befehl durch die Befehlssteuervorrichtung 28 eingeleitet wird, speichert der Taktgenerator 44 noch die Reihenadresse, die von den Adreßeingangsstifte A0-A10 eingegeben wird, in den Reihenadressen-Zwischenspeicher 42 zwischen. Jedoch hält der Reihenadressen-Zwischenspeicher 42 intern die Reihenadresse, bis die interne Vorladeoperation vollendet ist, wie durch das Vorladungsvollendungssignal auf Leitung 82 angezeigt wird. Auf diese Weise wird der verschwendete Wartezyklus entfernt.
In einer Ausführungsform der Erfindung ist der Anzeige- Schaltungskomplex 80 mit einer Zeitabschaltungsschaltung implementiert, die die Zeitmessung vom Beginn des PRECHARGE- oder AUTO-PRECHARGE-Befehls, wie zur Zeit t&sub6;, und beruhend auf einem internen Zeitgeber beginnt. Wenn ein SDRAM 20 gemäß dieser Ausführungsform der vorliegenden Erfindung hergestellt wird, wird der SDRAM typischerweise dadurch gekennzeichnet, daß er eine geschätzte interne Zeit bestimmt, um eine Vorladungsoperation durchzuführen, und durch eine Metallmaske oder eine Sicherungsoption "festverdrahtet" ist.
In einer weiteren Ausführungsform der vorliegenden Erfindung ist der Anzeige-Schaltungskomplex 80 in einer Überwachungsschaltung implementiert, die den passenden Schaltungskomplex in SDRAM 20 überwacht, um festzustellen, wenn die interne Vorladungsoperation vollendet ist, so daß das passende Bank-Speicherfeld aktiviert werden kann und eine Reihenadresse vom Reihenadressen-Zwischenspeicher 42 zum Reihenmultiplexer 46 freigegeben werden kann, um an das passend ausgewählte Bank- Speicherfeld geliefert zu werden.
Der Anzeige-Schaltungskomplex 80 und der Reihenadressen- Zwischenspeicher 42 gemäß der vorliegenden Erfindung kann in einer anderen bekannten Weise arbeiten, um immer noch das Merkmal der vorliegenden Erfindung zu umfassen, eine Fließbandverarbeitung der ACTIVE- und PRECHARGE-Befehle zuzulassen. Zum Beispiel durch die oben beschriebene einen Takt frühere Einleitung des AKTIVE-Befehls, der einem PRECHARGE-Befehl folgt, um einen Taktzyklus bei bestimmten höheren Frequenzen der Systemtaktsignale CLK oder bei bestimmten langsameren Versionen des SDRAM zu sparen. Zusätzlich trifft die Erfindung entsprechend auf einen AUTO-PRECHARGE-Befehl oder einen PRECHARGE-Befehl zu.
Obwohl spezifische Ausführungsformen zum Zwecke der Beschreibung der bevorzugten Ausführungsform hierin dargestellt und beschrieben worden sind, wird es durch übliche Fachleute zu erkennen sein, daß eine breite Vielfalt von alternativen und/ oder äquivalenten Implementierungen, die berechnet sind, dieselben Zwecke zu erfüllen, die spezifische gezeigte und beschriebene Ausführungsform ersetzen können, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Jene, die in der Elektro-, Computer- und Telekommunikationstechnik ausgebildet sind, werden ohne weiteres erkennen, daß die vorliegende Erfindung in einer sehr breiten Vielfalt von Ausführungsformen implementiert werden kann. Diese Anmeldung ist dazu bestimmt, alle Adaptationen oder Variationen der bevorzugten Ausführungsform abzudecken, die hierin erläutert wird. Daher wird offenkundig beabsichtigt, daß diese Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt wird.

Claims

1. Speichervorrichtung, die ein Speicherfeld (22, 24) von Speicherzellen, die in Reihen und Spalten organisiert sind, zur Speicherung von Daten aufweist und die auf Befehlssignale anspricht, wobei die Speichervorrichtung in Synchronisation mit aktiven Flanken eines Systemtakts (CLK) betriebsfähig ist, wobei die Speichervorrichtung eine Befehlssteuervorrichtung (26) aufweist, die auf ausgewählte Befehlssignale (WE*, CAS*, RAS*) anspricht, um an einer ersten aktiven Flanke des Systemtakts einen ersten Befehl einzuleiten, der eine erste Operation am Speicherfeld steuert, und um an einer zweiten aktiven Flanke des Systemtakts einen zweiten Befehl einzuleiten, der eine zweite Operation am Speicherfeld steuert, wobei die zweite aktive Flanke des Systemtakts während der ersten Operation auftritt, gekennzeichnet durch:

einen Anzeige-Schaltungskomplex (80), der auf den ersten Befehl anspricht, um ein erstes Befehlsvollendungssignal (82) bereitzustellen, das die Vollendung der ersten Operation anzeigt; und

einen zweiten Schaltungskomplex (42), der auf den zweiten Befehl anspricht, um einen ersten Abschnitt der zweiten Operation auszuführen, und auf das erste Befehlsvollendungssignal anspricht, um einen zweiten Abschnitt der zweiten Operation auszuführen.

2. Speichervorrichtung (20) nach Anspruch 1, wobei der zweite Befehl ein Aktivbefehl ist und wobei der erste Abschnitt der zweiten Operation das Empfangen und Halten eines Wertes (A0-A10) aufweist, der eine Reihenadresse des Speicherfeldes repräsentiert.

3. Speichervorrichtung nach Anspruch 2, wobei der zweite Abschnitt für die zweite Operation das Freigeben der Reihenadresse und das Aktivieren einer Reihe von Speicherzellen im Speicherfeld aufweist.

4. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Befehl ein Vorladungsbefehl ist und wobei die erste Operation das Vorladen und Deaktivieren des Speicherfeldes aufweist.

5. Speichervorrichtung nach Anspruch 1, wobei der erste Befehl ein Transferbefehl ist, wobei die erste Operation einen ersten Transferoperationsabschnitt zum Übertragen von Daten zu oder von einer Speicherzelle im Speicherfeld und einen zweiten Autovorladungsoperationsabschnitt aufweist, wobei die Befehlssteuervorrichtung betriebsfähig ist, automatisch den Autovorladungsoperationsabschnitt nach dem Transferoperationsabschnitt einzuleiten.

6. Speichervorrichtung nach Anspruch 5, wobei der Transferbefehl ein Lesebefehl ist und der erste Transferoperationsabschnitt zum Lesen von Daten aus einer Speicherzelle im Speicherfeld dient.

7. Speichervorrichtung nach Anspruch 5, wobei der Transferbefehl ein Schreibbefehl ist und der erste Transferoperationsabschnitt zum Schreiben von Daten in eine Speicherzelle im Speicherfeld dient.

8. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Speichervorrichtung ein synchroner dynamischer Direktzugriffsspeicher ist.

9. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Anzeige-Schaltungskomplex eine Zeitabschaltungsschaltung aufweist.

10. Speichervorrichtung nach einem der Ansprüche 1 bis 8, wobei der Anzeige-Schaltungskomplex eine Überwachungsschaltung aufweist, die betriebsfähig ist, festzustellen, wenn die erste Operation vollendet ist.

11. Verfahren zur Fließbandverarbeitung von Befehlen in einer Speichervorrichtung (20), die ein Speicherfeld (22, 24) von Speicherzellen, die in Reihen und Spalten organisiert sind, zur Speicherung von Daten aufweist und auf Befehlssignale anspricht, wobei die Speichervorrichtung (20) in Synchronisation mit aktiven Flanken eines Systemtakts arbeitet, wobei das Verfahren aufweist, an einer ersten aktiven Flanke des Systemtakts einen ersten Befehl einzuleiten, der eine erste Operation am Speicherfeld steuert; an einer zweiten aktiven Flanke des Systemtakts einen zweiten Befehl einzuleiten, der eine zweite Operation am Speicherfeld steuert, wobei die zweite aktive Flanke des Systemtakts während der ersten Operation auftritt, gekennzeichnet durch:

Anzeigen, wenn die erste Operation als Reaktion auf den ersten Befehl vollendet ist;

Ausführen eines ersten Abschnitts der zweiten Operation als Reaktion auf den zweiten Befehl; und

Ausführen eines zweiten Abschnitts der zweiten Operation als Reaktion auf den Anzeigeschritt, der anzeigt, daß die erste Operation vollendet ist.

12. Verfahren nach Anspruch 11, wobei der Anzeigeschritt das Überwachen des Schaltungskomplexes in der Speichervorrichtung (20) aufweist, um festzustellen, wenn die erste Operation vollendet ist.

13, Verfahren nach einem der Ansprüche 11 und 12, wobei der zweite Befehl einen Aktivbefehl aufweist, dessen erster Abschnitt das Zwischenspeichern einer Reihenadresse (A0-A11) in einen Reihenadressen-Zwischenspeicher (42) aufweist und der zweite Abschnitt das Freigeben der Reihenadresse aus dem Reihenadressen-Zwischenspeicher aufweist, um das Speicherfeld zu adressieren.

14. Verfahren nach einem der Ansprüche 11 bis 13, wobei der erste Befehl einen Vorladungsbefehl aufweist und die zweite Operation das Vorladen der Zellen des Speicherfeldes aufweist.