DE102007019548A1

DE102007019548A1 - Ein Verfahren und eine Vorrichtung zur frühzeitigen Schreibbeendigung bei einem Halbleiterspeicher

Info

Publication number: DE102007019548A1
Application number: DE102007019548A
Authority: DE
Inventors: Yuqing Deng; Jong-Hoon Oh
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-04-28
Filing date: 2007-04-25
Publication date: 2007-11-22
Also published as: US20070253262A1; US7414899B2

Abstract

Ein synchroner DRAM (SDRAM) beendet eine Schreiboperation ansprechend auf ein Erfassen einer Deaktivierung eines Datenübernahmesignals, das an denselben angelegt ist, während der Schreiboperation. Bei einem Beispiel weist der SDRAM eine Pufferschaltung und eine Frühzeitig-Schreibbeendigung-Schaltung auf. Die Pufferschaltung ist konfiguriert, um Eingangsdaten ansprechend auf ein Datenübernahmesignal, das an den SDRAM angelegt ist, während einer Schreiboperation abzutasten und die Eingangsdaten zum Speichern der Eingansdaten an eine oder mehrere Speicherzellen des SDRAM zu richten. Die Frühzeitig-Schreibbeendigung-Schaltung ist konfiguriert, um durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend auf das Erfassen einer Deaktivierung des Datenübernahmesignals die Schreiboperation bei weniger als einer programmierten Stoßlänge zu beenden.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf dynamische Direktzugriffsspeicher (DRAMs = dynamic random access memories) und bezieht sich insbesondere auf ein Beenden von Schreiboperationen bei synchronen DRAMs (SDRAMs).
Datenübertragungen zu und von einem SDRAM werden durch eine Speichersteuerung eingeleitet. Die Speichersteuerung liefert eine Reihe von Anweisungen zu dem SDRAM in der Form von Befehlen zusammen mit entsprechenden Daten. der SDRAM empfängt die Befehle, interpretiert dieselben und führt dieselben aus. Die Befehle werden durch die Speichersteuerung in Synchronisation mit einem Systemtakt erteilt und durch den SDRAM verarbeitet. Gleichermaßen werden Daten in Synchronisation mit dem Systemtakt zu dem SDRAM geschrieben und von demselben gelesen.
Um verbesserte Datenübertragungsgeschwindigkeiten zu erreichen, umfassen einige Typen von SDRAMs, insbesondere SDRAMs mit doppelter Datenrate (DDR-SDRAMs; DDR = double-data rate), Datenübernahmesignale (Daten-Strobe-Signale). In Betrieb werden Datenübernahmesignale durch die Vorrichtung ausgegeben, die Daten liefert, und durch die Vorrichtung empfangen, die die Daten aufnimmt oder abtastet. Während Leseoperationen beispielsweise gibt ein DDR-SDRAM Datensignale und ein entsprechendes Datenübernahmesignal für eine Verwendung durch eine Speichersteuerung aus. Die Speichersteuerung tastet die Datensignale unter Verwendung des Datenübernahmesignals als einer Zeitgebungsreferenz ab. Während Schreiboperationen tastet der DDR-SDRAM gleichermaßen Datensignale unter Verwendung des Datenübernahmesignals als einer Zeitgebungsreferenz ab.
Ein Übertragen von Daten zu und von SDRAMs in „Stößen" (bursts) verbessert eine SDRAM-Leistungsfähigkeit weiter. Die Länge eines Datenstoßes, häufig als eine Stoßlänge bezeichnet, definiert die maximale Anzahl von Speicherarrayspaltenpositionen, auf die während einer speziellen Lese- oder Schreiboperation zugegriffen wird. Ein Zugreifen auf mehrere Spaltenpositionen während einer einzigen Speicheroperation reduziert die Latenz, die einem Aktivieren von Blöcken von SDRAM-Speicherzellen zugeordnet ist. Die Stoßlänge wird während eines Hardwareinitialisierungsprozesses des SDRAM programmiert. Wenn dieselbe einmal programmiert ist, ist es im Allgemeinen ineffizient, die Stoßlänge während einer SDRAM-Operation zu modifizieren. Die Stoßlänge kann erst modifiziert werden, wenn alle SDRAM-Speicherbänke im Leerlauf sind und keine Stöße im Gange sind. Zusätzlich muss die Speichersteuerung nach einem Modifizieren der Stoßlänge vor einem Einleiten einer nachfolgenden Operation eine spezifizierte Zeit warten. An sich führt ein Durchführen von Speicheroperationen basierend auf programmierten Stoßlängen manchmal zu einer Ineffizienz, wie beispielsweise wenn es einen Bedarf gibt, Daten in kleineren Mengen als der programmierten Stoßlänge zu schreiben.
Herkömmliche SDRAMs können eine frühzeitige Schreibbeendigung in einer Anzahl bekannter Weisen unterstützen. Das heißt, herkömmliche SDRAMs können eine im Gang befindliche Schreiboperation vor dem Abschluss derselben, z. B. bei weniger als einer programmierten Stoßlänge, beenden oder abschneiden. Herkömmliche Frühzeitig-Schreibbeendigung-Techniken gehen jedoch auf Kosten einer Leistungsfähigkeit, riskieren eine Unsicherheit oder beides. Eine frühzeitige Schreibbeendigung kann beispielsweise durch ein Erteilen eines Vorladebefehls während einer im Gang befindlichen Schreiboperation erzielt werden. Der Vorladebefehl deaktiviert die offene Zeile, zu der gegenwärtig geschrieben wird. Ein Deaktivieren einer offenen Zeile während einer Schreiboperation verhindert, dass der Schreibstoß abgeschlossen wird: Die deaktivierte Zeile wird jedoch für einen nachfolgenden Zugriff nicht verfügbar sein, bis eine Vorladelatenz erfüllt ist. Somit kann zu der deaktivierten Zeile, unmittelbar nachdem der Vorladebefehl für eine frühzeitige Schreibbeendigung verwendet wird, nicht geschrieben werden oder es kann von derselben nicht gelesen werden. Zusätzlich zu der Vorladelatenz muss die Zeile reaktiviert werden, bevor ein weiterer Lese- oder Schreibbefehl derselben Zeile erteilt werden kann. Dieser Zeilenaktivierungsprozess erhöht die Latenzeinbuße weiter, die einem Verwenden des Vorladebefehls als einem Verfahren einer frühzeitigen Schreibbeendigung zugeordnet ist.
Ein Erteilen eines nachfolgenden Lese- oder Schreibbefehls während einer im Gang befindlichen Schreiboperation führt ebenfalls zu einer frühzeitigen Schreibbeendigung. Dies erfordert jedoch, dass die Speichersteuerung einen zusätzlichen Befehl erteilt und der SDRAM diesen Befehl interpretiert. Ferner müssen Daten für eine Übertragung zu dem SDRAM verfügbar sein, wenn der nachfolgende Befehl erteilt wird. Bei einem Beenden einer im Gang befindlichen Schreiboperation durch ein Erteilen eines nachfolgenden Lesebefehls kann abhängig von dem Schreiben-zu-Lesen-Befehlsintervall auch eine Datenmaskierung erforderlich sein. Falls beispielsweise das Schreiben-zu-Lesen-Befehlsintervall größer als ein Taktzyklus ist, dann kann eine Datenmaskierung erforderlich sein.
Eine Verwendung eines Stoßanhaltebefehls stellt eine weitere Option für eine frühzeitige Schreibbeendigung dar. Der Stoßanhaltebefehl ist jedoch lediglich für Leseoperationen gut definiert. Eine Verwendung des Stoßanhaltebefehls während im Gang befindlicher Schreiboperationen kann eine Datenunsicherheit bewirken. Das heißt, es kann zu einer Unsicherheit dahingehend kommen, welche Daten zu dem SDRAM geschrieben wurden und welche nicht, als der Stoßanhaltebefehl erteilt wurde. Weil ferner eine Verwendung des Stoßanhaltebefehls für eine frühzeitige Schreibbeendigung keine standardisierte Technik ist, kann die Verwendung desselben zu diesem Zweck eine SDRAM-Fehlfunktion bewirken.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß den hierin gelehrten Verfahren und Vorrichtungen weist ein Ausführungsbeispiel eines Verfahrens zum Beenden einer Schreiboperation bei einem synchronen dynamischen Direktzugriffsspeicher (SDRAM) bei weniger als einer programmierten Stoßlänge ein Erfassen einer frühzeitigen Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während Schreiboperationen und ein Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Datenübernahmesignals, um die Speicherung ungültiger Daten zu verhindern, auf. Das Sperren eines Speicherzellenzugriffs für eine frühzeitige Schreibbeendigung kann eine Sperrung eines Zugriffs zumindest auf Speicherpositionen aufweisen, die einem abgeschnittenen Abschnitt der programmierten Stoßlänge entsprechen, wie es durch die Deaktivierung des Datenübernahmesignals angegeben ist.
Bei zumindest einem Ausführungsbeispiel weist somit ein SDRAM eine Pufferschaltung und eine Frühzeitig-Schreibbeendigung-Schaltung auf. Die Pufferschaltung ist konfiguriert, um Eingangsdaten ansprechend auf ein Datenübernahmesignal, das an den SDRAM angelegt ist, während einer Schreiboperation abzutasten und zum Speichern der Eingangsdaten die Eingangsdaten an eine oder mehrere der Speicherzellen zu richten. Die Frühzeitig-Schreibbeendigung-Schaltung ist konfiguriert, um durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend auf ein Erfassen einer Deaktivierung des Datenübernahmesignals die Schreiboperation bei weniger als einer programmierten Stoßlänge zu beenden.
Bei einem oder mehreren Ausführungsbeispielen weist die Frühzeitig-Schreibbeendigung-Schaltung eine Erfassungsschaltung und eine Schreibfreigabeschaltung auf. Die Erfassungsschaltung ist konfiguriert, um eine Deaktivierung eines Datenübernahmesignals, das an einen SDRAM angelegt ist, während einer Schreiboperation zu erfassen. Die Schreibfreigabeschaltung ist konfiguriert, um die Schreiboperation bei weniger als einer programmierten Stoßlänge ansprechend darauf zu beenden, dass die Erfassungsschaltung eine Deaktivierung des Datenübernahmesignals erfasst.
Entsprechend den obigen Frühzeitig-Schreibbeendigung-Verfahren und -Schaltungen weist eine komplementäre Speichersteuerung bei einem Ausführungsbeispiel eine Steuerlogik auf, die konfiguriert ist, um eine im Gang befindliche Schreiboperation durch ein Deaktivieren eines Datenübernahmesignals, das durch die Speichersteuerung an einen SDRAM gerichtet ist, während der im Gang befindlichen Schreiboperation zu beenden.
Natürlich ist die vorliegende Erfindung nicht auf die obigen Merkmale und Vorteile beschränkt. Fachleute auf dem Gebiet erkennen zusätzliche Merkmale und Vorteile auf ein Lesen der folgenden detaillierten Beschreibung hin und auf ein Betrachten der zugehörigen Zeichnungen hin.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm eines Ausführungsbeispiels eines synchronen DRAM.
2 ist ein Logikflussdiagramm eines Ausführungsbeispiels einer Programmlogik zum Beenden einer im Gang befindlichen Speicherschreiboperation.
3 ist ein Blockdiagramm eines Ausführungsbeispiels einer Frühzeitig-Schreibbeendigung-Schaltung.
4 ist ein Schaltungsdiagramm eines Ausführungsbeispiels einer Frühzeitig-Schreibbeendigung-Schaltung.
5 ist ein Zeitdiagramm verschiedener Signale, die durch die Frühzeitig-Schreibbeendigung-Schaltung von 4 erzeugt werden.
6 ist ein Zustandsübergangsdiagramm eines Ausführungsbeispiels einer Steuerlogik, die einer Frühzeitig-Schreibbeendigung-Schaltung zugeordnet ist.
7 ist ein Blockdiagramm eines Ausführungsbeispiels einer Speicherzelle und entsprechender I/O-Torschaltungen.
8 ist ein Blockdiagramm eines Ausführungsbeispiels einer Speichersteuerung, die konfiguriert ist, um einer Speichervorrichtung eine frühzeitige Schreibbeendigung anzugeben.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Ein Ausführungsbeispiel eines SDRAM 10, der in 1 gezeigt ist, umfasst eine Frühzeitig-Schreibbeendigung-Schaltung 12. Die Frühzeitig-Schreibbeendigung-Schaltung 12 beendet eine im Gang befindliche Speicherschreiboperation vor dem Abschluss derselben oder schneidet dieselbe ab, z. B. bei weniger als einer programmierten Stoßlänge. Insbesondere ansprechend auf ein Erfassen einer Deaktivierung eines Datenübernahmesignals (data_strobe) sperrt die Frühzeitig-Schreibbeendigung-Schaltung 12 ein Speichern von Eingangsdaten in einer oder mehreren Speicherzellen des SDRAM 10 während einer Schreiboperation oder unterbindet dasselbe anderweitig. An sich kann eine im Gang befindliche Schreiboperation des SDRAM 10 zuverlässig beendet werden, bevor die Operation abgeschlossen wurde. Es ist zu beachten, dass „Schreibbeendigung", wie hierin verwendet, bei zumindest einem Ausführungsbeispiel ein Unterbinden eines Zugriffs auf alle oder einen Teil der internen Speicherarrays 14 des SDRAM bedeutet. Der SDRAM 10 kann den Schreibbefehl weiter ausführen, obwohl die Frühzeitig-Schreibbeendigung-Schaltung 12 einen Speicherarrayzugriff unterbunden hat, oder nicht.
Der SDRAM 10 von 1 umfasst eine oder mehrere Bänke von Speicherarrays zum Speichern von Daten. Jedes Speicherarray umfasst eine Mehrzahl von Speicherzellen (nicht gezeigt), bei denen ein Speicherelement an einem Schnittpunkt einer Speicherarraywortleitung (d. h. einer Zeile) und einer Bitleitung (d. h. einer Spalte) positioniert ist. Für eine einfache Darstellung und Beschreibung stellt 1 eine einzige Speicherarraybank 14 dar. Fachleute auf dem Gebiet erkennen jedoch, dass der SDRAM 10 mehrere Speicherarraybänke umfassen kann und an sich die Frühzeitig-Schreibbeendigung-Schaltung 12 eine frühzeitige Schreibbeendigung für irgendeine Anzahl von Speicherarraybänken liefern kann.
Unter erneuter Bezugnahme auf die Betriebsdetails des SDRAM 10 ist eine Steuerschaltung 16 konfiguriert, um externe Steuersignale, z. B. CS, WE, CAS und RAS, zu empfangen, die durch eine externe Speichersteuerung (nicht gezeigt) erzeugt werden. Die externen Steuersignale werden durch die Steuerschaltung 16 in Synchronisation mit einem Systemtakt empfangen, z. B. einem Differenzsystemtakt CK und CK. Der SDRAM 10 erzeugt einen internen Systemtakt (CLK) in Synchronisation mit dem externen Systemtakt. Der SDRAM 10 erzeugt CLK, wenn ein Taktfreigabesignal aktiv ist, z. B. CKE aktiv ist. CLK synchronisiert interne Operationen des SDRAM 10.
Die Steuerschaltung 16 umfasst ferner einen Befehlsdecodierer 18 und eines oder mehrere Modusregister 20. Der Befehlsdecodierer 18 decodiert die externen Steuersignale zu einem oder mehreren Befehlen. Jeder decodierte Befehl weist den SDRAM 10 an, eine spezielle Operation durchzuführen. Zum Beispiel wird der SDRAM 10 angewiesen, eine Schreiboperation durchzuführen, wenn CS, WE und CAS aktiv (logisch niedrig) sind und RAS inaktiv (logisch hoch) ist. Die Modusregister 20 definieren den spezifischen Betriebsmodus des SDRAM 10. Zum Beispiel können die Modusregister 20 eine Stoßlänge, einen Stoßtyp (z. B. verschachtelt oder sequentiell), eine oder mehrere Speicherzugriffslatenzen, wie beispielsweise eine cas-Latenz, und/oder einen Betriebsmodus des SDRAM 10 definieren. Die Modusregister werden ansprechend auf einen entsprechenden Befehl programmiert und halten die Einstellungen derselben, bis dieselben neu programmiert werden oder bis der SDRAM 10 eine Leistung verliert.
Ansprechend auf einen decodierten Befehl erzeugt die Steuerschaltung 16 eines oder mehrere Steuersignale, z. B. ras, cas und write_en. Die internen Steuersignale geben verschiedene Funktionen des SDRAM 10 frei, sperren dieselben oder steuern dieselben anderweitig, um spezielle Befehle auszuführen. Bei einem Beispiel aktiviert die Steuerschaltung 16 ansprechend auf einen Schreibbefehl write_en, der das Speichern von Eingangsdaten in Arrayspeicherzellen des SDRAM 10 direkt oder indirekt freigibt. Ferner erzeugt die Steuerschaltung 16 ras und cas, um eine Wort- bzw. Bitleitungsaktivierung zu steuern. Die internen Steuersignale write_en, ras und cas werden zu verschiedenen Schaltungen des SDRAM 10 während spezifischer Teile eines Befehlszyklus geliefert, wie es weiter unten erörtert wird.
Eine Daten-Eingabe/Ausgabe-Pufferschaltung 22 (Daten-I/O-Pufferschaltung; I/O = input/output) tastet Eingangsdatensignale (data<0:y>) während Schreiboperationen ab oder nimmt dieselben auf und treibt Ausgangsdatensignale während Leseoperationen. Während einer Schreiboperation werden Eingangsdatensignale durch die Daten-I/O-Pufferschaltung 22 unter Verwendung eines Datenübernahmesignals (data_strobe) als einer Zeitgebungsreferenz abgetastet. Das heißt, Eingangsdaten werden ansprechend auf Übergänge bei data_strobe abgetastet. Das Signal data_strobe wird durch die externe Steuerung erzeugt und wird mit Eingangsdaten zu dem SDRAM 10 gesendet. Die Daten-I/O-Pufferschaltung 22 kann die Eingangsdaten an ansteigenden Flanken von data_strobe abtasten oder kann Eingangsdaten an ansteigenden und abfallenden Flanken von data_strobe abtasten. Der letztere Abtastmodus wird allgemein als eine Abtastung mit doppelter Datenrate (DDR) bezeichnet. Eine DDR-Abtastung von Eingangsdaten ermöglicht, dass der SDRAM 10 y Bits von Eingangsdaten während der ansteigenden Flanke von data_strobe aufnimmt und weitere y Bits von Eingangsdaten während der abfallenden Flanke von data_strobe aufnimmt. Bei einem DDR-Ausführungsbeispiel liefert die Daten-I/O-Pufferschaltung 22 an sich x Bits von Eingangsdaten zu dem Speicherarray 14 zum Speichern während einer Schreiboperation, wobei x gleich zweimal y ist. Bei einem Nicht-DDR-Ausführungsbeispiel liefert die Daten-I/O-Pufferschaltung 22 x Bits von Eingangsdaten zu dem Speicherarray 14, wobei x gleich y ist.
Ein Adressregister 24 ist konfiguriert, um eine Adresse zu speichern, die einer speziellen Position des Speicherarrays 14 zugeordnet ist, an der während einer Speicheroperation Daten gelesen oder geschrieben werden sollen. Die gespeicherte Adresse entspricht externen Adresssignalen (Addr), die durch die externe Steuerung zu dem SDRAM 10 geliefert werden. Die externen Adresssignale, die durch das Adressregister 24 empfangen werden, geben eine spezielle Zeile (Wortleitung) und Spalte (Bitleitung) an, die innerhalb des Speicherarrays 14 während einer entsprechenden Speicheroperation ausgewählt werden sollen.
Ferner liefert das Adressregister 24 Zeilen- und Spaltenadressen zu Zeilen- bzw. Spaltendecodiererschaltungen des SDRAM 10 ansprechend auf die externen Adresssignale und die internen Steuersignale. Insbesondere liefert das Adressregister 24 eine Zeilenadresse (row_addr) zu der Zeilenadresszwischenspeicher-/Decodiererschaltung 26 zum Aktivieren einer entsprechenden Wortleitung in dem Speicherarray 14 ansprechend auf ein aktives ras-Signal. Das Adressregister 24 liefert ferner eine Spaltenadresse (col_addr) zu der Spaltendecodiererschaltung 28 über eine Spaltenadresszähler-/Zwischenspeicherschaltung 30 zum Aktivieren einer entsprechenden Bitleitung in dem Speicherarray 14 ansprechend auf ein aktives cas-Signal. An sich kann eine spezifische Wort- und spezifische Bitleitung des Speicherarrays 14 ansprechend auf eine Adresse, die einem speziellen Befehl zugeordnet ist, ausgewählt oder aktiviert werden.
Die Zeilenadresszwischenspeicher-/Decodiererschaltung 26 empfängt die Zeilenadresse von dem Adressregister 24 und wählt die Speicherarraywortleitung, die der Zeilenadresse entspricht, aus oder aktiviert dieselbe. Gleichermaßen wählt die Spaltendecodiererschaltung 28 die Speicherarraybitleitung aus, die der Spaltenadresse entspricht. Die Spaltenadresszähler-/Zwischenspeicherschaltung 30 liefert die Spaltenadressen zu dem Spaltendecodierer 28. Zusätzlich verfolgt die Spaltenadresszähler-/Zwischenspeicherschaltung 30 die Anzahl von Spalten, die während einer Stoßoperation, z. B. eines Stoßschreibvorgangs, ausgewählt werden, und inkrementiert die Spaltenadresse entsprechend, bis die Stoßoperation abgeschlossen oder beendet ist. Auf einen Abschluss einer Stoßoperation hin erzeugt die Spaltenadresszähler-/Zwischenspeicherschaltung 30 ein entsprechendes Signal (end_burst), die einen Abschluss der Stoßoperation angibt, und setzt den Stoßzähler derselben rück.
Eine Datensteuerschaltung 32 stellt einen Daten-Lesen/Schreiben-Tormechanismus bereit, durch den Daten entweder von dem Speicherarray 14 gelesen oder zu demselben geschrieben werden. Die Datensteuerschaltung 32 umfasst eine Mehrzahl von Erfassungsverstärkern (nicht gezeigt) und I/O-Torschaltungen, wie beispielsweise Lesezwischenspeichern und Schreibtreibern (nicht gezeigt). Diese Erfassungsverstärker und I/O-Torschaltungen können in irgendeiner geeigneten Konfiguration angeordnet sein, wie beispielsweise lokalen, Teilarray-, globalen oder anderen gemeinschaftlich verwendeten oder nicht gemeinschaftlich verwendeten Konfigurationen. Die Lesezwischenspeicher liefern Daten, die durch die Erfassungsverstärker abgetastet wurden, zu der Daten-I/O-Pufferschaltung 22 für eine Übertragung zu der externen Steuerung während einer Leseoperation. Die Schreibtreiber liefern Daten zu dem Speicherarray 14 zum Speichern der Daten während einer Leseoperation. Das interne Schreibfreigabesignal (write_en) gibt spezifische I/O-Torchaltungen frei, die anvisierten Speicherzellen während einer speziellen Operation zugeordnet sind.
Die Frühzeitig-Schreibbeendigung-Schaltung 12 ist als in der Steuerschaltung 16 des SDRAM 10 enthalten gezeigt, wie es in 1 dargestellt ist. Diese Darstellung der Frühzeitig-Schreibbeendigung-Schaltung 12 ist lediglich für eine einfache Beschreibung vorgesehen und sollte nicht als ein einschränkendes Merkmal des SDRAM 10 oder der Frühzeitig-Schreibbeendigung-Schaltung 12 aufgefasst werden. Die Frühzeitig-Schreibbeendigung-Schaltung 12 kann in der Steuerschaltung 16 ganz oder teilweise integriert sein. Alternativ kann die Frühzeitig-Schreibbeendigung-Schaltung 12 über den SDRAM 10 hinweg in verschiedenen Schaltungen verteilt sein. Ein Betrieb der Frühzeitig-Schreibbeendigung-Schaltung 12 wird weiter unten detailliert erörtert.
2 stellt ein Ausführungsbeispiel einer Programmlogik zum Beenden einer im Gang befindlichen SDRAM- Schreiboperation dar. Die Programmlogik liefert eine frühzeitige Schreibbeendigung bei einem SDRAM durch ein Sperren oder Unterbinden eines Speicherns von Eingangsdaten in einer oder mehreren Speicherzellen des SDRAM während einer Schreiboperation. Für eine einfache Darstellung wird die Programmlogik als nächstes mit Bezug auf den SDRAM 10 von 1 beschrieben. Die Programmlogik kann jedoch in einer Vielfalt von SDRAMs implementiert sein, und an sich sollte die folgende Beschreibung der Programmlogik nicht als in enger Weise lediglich für die SDRAM-Architektur von 1 geltend aufgefasst werden.
Die Programmlogik „beginnt" damit, dass der SDRAM 10 Eingangsdaten ansprechend auf ein Datenübernahmesignal abtastet, nachdem eine Schreiboperation durch eine externe Speichersteuerung eingeleitet wurde (Schritt 102). Die Daten-I/O-Pufferschaltung 22 beispielsweise tastet Daten ansprechend auf das Datenübernahme- und das Schreibfreigabesignal ab, wie es vorhergehend beschrieben ist. Eine externe Speichersteuerung liefert die Daten und das Datenübernahmesignal während der im Gang befindlichen Schreiboperation zu dem SDRAM 10. Während der SDRAM 10 die abgetasteten Daten in einer oder mehreren der Speicherzellen desselben speichert, kann die sich im Gang befindliche Schreiboperation vor einem Abschluss beendet werden. Die Speichersteuerung leitet eine frühzeitige Schreibbeendigung durch ein Deaktivieren des Datenübernahmesignals während der im Gang befindlichen Schreiboperation ein.
Die Frühzeitig-Schreibbeendigung-Schaltung 12 überwacht das Datenübernahmesignal auf eine Deaktivierung während der im Gang befindlichen Schreiboperation hin, um eine frühzeitige Schreibbeendigung zu erfassen (Schritt 104). Der SDRAM 10 speichert weiterhin die abgetasteten Eingangsdaten in der (den) Speicherzelle(n) desselben, während das Datenübernahmesignal während der sich im Gang befindlichen Schreiboperation aktiv bleibt (Schritt 106). Der SDRAM 10 tastet einen nachfolgenden Satz von Eingangs daten während des folgenden Taktzyklus ab, wenn die Schreiboperation nicht abgeschlossen wurde (Schritt 108). Der SDRAM 10 tritt in einen Leerlaufzustand ein, wenn die Schreiboperation abgeschlossen ist (Schritt 110). Der SDRAM 10 bleibt in dem Leerlaufzustand, bis derselbe durch die Speichersteuerung anderweitig angewiesen wird.
Falls die Speichersteuerung das Datenübernahmesignal während der im Gang befindlichen Schreiboperation deaktiviert, erfasst die Frühzeitig-Schreibbeendigung-Schaltung 12 die Deaktivierung und bewirkt, dass der SDRAM 10 die im Gang befindliche Schreiboperation vor dem Abschluss derselben beendet (Schritt 112). Das heißt, der SDRAM 10 sperrt oder unterbindet das Speichern von Eingangsdaten in dem Speicherarray 14 ansprechend darauf, dass die Frühzeitig-Schreibbeendigung-Schaltung 12 eine Deaktivierung des Datenübernahmesignals verfasst. Der SDRAM 10 tritt in einen Leerlaufzustand ein, wenn die Schreiboperation beendet ist (Schritt 110). Der SDRAM 10 bleibt in dem Leerlaufzustand, bis derselbe durch die externe Steuerung anderweitig angewiesen wird.
3 stellt ein Ausführungsbeispiel der Frühzeitig-Schreibbeendigung-Schaltung 12 dar. Die Frühzeitig-Schreibbeendigung-Schaltung 12 umfasst eine Erfassungsschaltung 34 und eine Schreibfreigabelogik 36. Die Erfassungsschaltung 34 erfasst eine Deaktivierung des Datenübernahmesignals (data_strobe) während einer im Gang befindlichen Schreiboperation d. h. wenn write_en aktiv ist. Insbesondere erfasst die Erfassungsschaltung 34 einen fehlenden Übergang von data_strobe während eines aktiven Abschnitts eines Zyklus des internen Systemtakts (CLK). Das heißt, wenn eine Speichersteuerung data_strobe deaktiviert, um eine frühzeitige Schreibbeendigung anzugeben, bewirkt die Speichersteuerung, dass data_strobe während eines speziellen CLK-Zyklus nicht von einem logischen Pegel zu einem anderen übergeht oder umschaltet. Der fehlende data_strobe-Signalübergang liefert eine Angabe zu der Frühzeitig- Schreibbeendigung-Schaltung 12, dass die im Gang befindliche Schreiboperation beendet werden soll. Die Erfassungsschaltung 34 erfasst den fehlenden data_strobe-Übergang während eines aktiven Abschnitts eines CLK-Zyklus. Ansprechend auf das Erfassen des fehlenden data_strobe-Übergangs gibt die Erfassungsschaltung 34 der Schreibfreigabelogik 36 an, dass eine im Gang befindliche Schreiboperation beendet werden soll. Die Erfassungsschaltung 34 aktiviert beispielsweise ein Schreibunterbindungssignal (write_inhibit), um eine frühzeitige Schreibbeendigung anzugeben.
Das Signal write_inhibit gibt der Schreibfreigabelogik 36 an, dass data_strobe durch die Speichersteuerung deaktiviert wurde und dass die im Gang befindliche Schreiboperation durch den SDRAM 10 beendet werden soll. Ansprechend auf write_inhibit deaktiviert die Schreibfreigabelogik 36 das interne Schreibfreigabesignal (write_en). Durch das Deaktivieren von write_en bewirkt die Frühzeitig-Schreibbeendigung-Schaltung 12 direkt oder indirekt, dass der SDRAM 10 eine im Gang befindliche Schreiboperation vor dem Abschluss derselben beendet oder abschneidet. Insbesondere bewirkt das deaktivierte write_en-Signal, dass der SDRAM 10 ein Speichern von Eingangsdaten in einer oder mehreren Speicherzellen desselben während der im Gang befindlichen Schreiboperation sperrt oder anderweitig unterbindet.
Ferner kann die Schreibfreigabelogik 36 als einen Teil eines Sperrens von write_en für eine frühzeitige Schreibbeendigung den programmierten cas-Latenzwert betrachten, der in den Modusregistern 20 des SDRAM 10 gespeichert ist. Die programmierte cas-Latenz entspricht der Anzahl von Taktzyklen, z. B. CLK-Zyklen, zwischen der Zeit, in der eine Speichersteuerung Daten zu dem SDRAM 10 liefert, und dann, wenn die Daten tatsächlich in das Speicherarray 14 des SDRAM gespeichert oder geschrieben werden.
Durch ein Berücksichtigen dieser Verzögerung bewirkt die Schreibfreigabelogik 36, dass der SDRAM 10 alle Eingabedaten, die durch den SDRAM 10 abgetastet werden, speichert, bevor eine Deaktivierung des Datenübernahmesignals durch die Erfassungsschaltung 34 erfasst wird. Das heißt, der SDRAM 10 sperrt eine oder mehrere Speicherzellen des Speicherarrays 14, nachdem die cas-Latenz abgelaufen ist, wobei so ermöglicht wird, dass alle gültig abgetasteten Eingabedaten in dem Speicherarray 14 gespeichert werden, während eine Speicherung ungültiger Daten ausgeschlossen ist. Mit anderen Worten werden Datenelemente des programmierten Schreibstoßes, die bei Übergängen von data strobe gültig in den SDRAM 10 abgetastet wurden, in entsprechende Speicherpositionen des SDRAM 10 geschrieben, aber ein Zugriff auf diese Speicherpositionen, die dem abgeschnittenen Abschnitt des Schreibstoßes entsprechen, ist unterbunden, um die Speicherung ungültiger Daten bei diesen Positionen zu verhindern.
Falls beispielsweise eine cas-Latenz einen CLK-Zyklus beträgt, sperrt die Schreibfreigabelogik 36 write_en während des gleichen CLK-Zyklus, in dem eine Datenübernahmesignaldeaktivierung erfasst wurde. Falls eine cas-Latenz größer als ein CLK-Zyklus ist, sperrt die Schreibfreigabelogik 36 write_en, nachdem genügend CLK-Zyklen vergangen sind, um zu ermöglichen, dass gültig abgetastete Eingangsdaten gespeichert werden. An sich kann eine im Gang befindliche Schreiboperation des SDRAM 10 zuverlässig beendet werden, bevor die Operation abgeschlossen wurde.
Zudem behält die Schreibfreigabelogik 36 write_en in einem deaktivierten Zustand bei, ungeachtet dessen, ob data_strobe während einer beendeten Schreiboperation reaktiviert wird. An sich verhindert die Schreibfreigabelogik 36, dass die Frühzeitig-Schreibbeendigung-Schaltung 12 in einen Störzustand eintritt, während der SDRAM 10 die Schreiboperation beendet. Um eine Datenverfälschung zu verhindern, deaktiviert die Schreibfreigabelogik 36 ferner write_en, wenn eine im Gang befindliche Schreiboperation deaktiviert oder abgeschlossen wird, z. B. der aktuelle Schreibbefehl deaktiviert wird oder end_burst einen Abschluss einer Stoßschreiboperation angibt.
4 stellt eine exemplarische Schaltungsimplementierung der Frühzeitig-Schreibbeendigung-Schaltung 12 dar. Die exemplarische Schaltungsimplementierung wird als nächstes mit Bezug auf 5 beschrieben, die Zeitbeziehungen verschiedener Signale darstellt, die durch die Frühzeitig-Schreibbeendigung-Schaltung 12 erzeugt werden. Obwohl die exemplarische Schaltungsimplementierung die Frühzeitig-Schreibbeendigung-Schaltung 12 unter Verwendung einer spezifischen kombinatorischen und sequentiellen Logik realisiert, erkennen Fachleute auf dem Gebiet, dass verschiedene andere Kombinationen sequentieller und/oder kombinatorischer Logik verwendet werden können, um die Funktion der Frühzeitig-Schreibbeendigung-Schaltung 12 zu implementieren. Zum Beispiel kann die Frühzeitig-Schreibbeendigung-Schaltung 12 unter Verwendung einer programmierbaren Logikvorrichtung (PLD = Programmable Logic Device) implementiert sein. Bei einem anderen Beispiel kann die Frühzeitig-Schreibbeendigung-Schaltung 12 unter Verwendung einer Gatterarrayschaltung implementiert sein, wie beispielsweise einem feldprogrammierbaren Gatterarray (FPGA = Field Programmable Gate Array).
Die Frühzeitig-Schreibbeendigung-Schaltung 12 umfasst die Erfassungsschaltung 34 und die Schreibfreigabelogik 36. Die Erfassungsschaltung 34 erfasst eine Aktivierung des Datenübernahmesignals (data_strobe) und erzeugt ein Signal (write_inhibit) zum Angeben einer frühzeitigen Schreibbeendigung gegenüber der Schreibfreigabelogik 36. Die Schreibfreigabelogik 36 beendet eine im Gang befindliche Schreiboperation ansprechend auf write_inhibit durch ein Aktivieren des internen Schreibfreigabesignals (write_en) des SDRAM 10.
Genauer gesagt empfängt die Erfassungsschaltung 34 drei Signale: den internen Systemtakt (CLK), write_en und data_strobe. Ansprechend auf CLK, write_en und data_strobe erfasst die Erfassungsschaltung 34 einen fehlenden Übergang von data_strobe während eines CLK-Zyklus. Nach dem Erfassen eines fehlenden Übergangs bei data_strobe liefert die Erfassungsschaltung 34 ein Schreibunterbindungssignal (write_inhibit) zu der Schreibfreigabelogik 36, um eine frühzeitige Schreibbeendigung anzugeben. In Betrieb empfängt ein UND-Gatter 38 mit drei Eingängen CLK, write_en und data_strobe. Die Ausgabe des UND-Gatters 38 mit drei Eingängen befindet sich nur dann auf einem logisch hohen Pegel, wenn CLK, write_en und data_strobe aktiv sind, z. B. auf einem logisch hohen Pegel. Das Signal write_en ist anfänglich aktiv, wenn der SDRAM 10 ein Ausführen einer Schreiboperation beginnt. Das CLK-Signal weist während jedes Zyklus von CLK aktive und inaktive Abschnitte auf. Wenn CLK während einer Schreiboperation aktiv ist, ist die Ausgabe des UND-Gatters 38 mit drei Eingängen auf einem logisch hohen Pegel, wenn data_strobe deaktiviert wurde, z. B. data_strobe sich auf einem logisch niedrigen Pegel befindet. Somit schaltet die Ausgabe des UND-Gatters mit drei Eingängen ansprechend auf Übergänge bei data_strobe um, wenn CLK und write_en aktiv sind.
Die Ausgabe des UND-Gatters 38 mit drei Eingängen wird durch das Flip-Flop 40 aufgenommen. Bei einem Beispiel kann das Flip-Flop 40 ein S-R-Flip-Flop (Setzen-Rücksetzen-Flip-Flop) sein. An sich wird die Ausgabe des UND-Gatters 38 mit drei Eingängen durch den Setzen-Eingang des Flip-Flops 40 empfangen. Ansprechend darauf gibt das Flip-Flop 40 wahre und Komplementversionen der Ausgabe des UND-Gatters 38 mit drei Eingängen aus. Ferner setzt das Flip-Flop 40 die wahren und komplementären Ausgaben ansprechend auf ein Signal rück, das an dem Rücksetzen-Eingang desselben empfangen wird (pu_clk_fall_delay). Ein Taktpulsgenerator 42 erzeugt einen regelmäßigen Taktpuls (pu_clk_fall) und eine verzögerte Version von pu_clk_fall (pu_clk_fall_ delay), wobei der spätere Taktpuls als die Rücksetzeingabe zu dem Flip-Flop 40 dient.
Die Rücksetzeingabe des Flip-Flops 40, pu_clk_fall_delay, wird verzögert, um einen Versatz bei dem data_strobe_Signal zu berücksichtigen. Falls der data_strobe-Signalversatz nicht berücksichtigt wird, kann die Ausgabe des Flip-Flops 40 während einer Flip-Flop-Rücksetzoperation unerwartet Zustände wechseln. Durch ein Verzögern der Rücksetzeingabe des Flip-Flops 40 kann die Ausgabe des Flip-Flops 40 zuverlässig rückgesetzt werden. Ferner wird pu_clk_fall verzögert, so dass pu_clk_fall und die Ausgabe des Flip-Flops 40 (strobe_deactivation) nichtüberlappende Signalübergänge aufweisen.
Der Taktpulsgenerator 42 erzeugt pu_clk_fall ansprechend darauf, dass sowohl CLK und eine invertierte, verzögerte Version von CLK aktiv sind. Bei einem Beispiel umfasst der Taktpulsgenerator 42 eine ungerade Anzahl von Invertern 44 zum Verzögern und Invertieren von CLK. Ferner umfasst der Taktpulsgenerator 42 ein NOR-Logikgatter 46 zum Erzeugen von pu_clk_fall. Ein Verzögerungselement 48 empfängt pu_clk_fall und erzeugt pu_clk_fall_delay durch ein Verzögern von pu_clk_fall um eine vorbestimmte Menge an Zeit.
Ein Logikgatter 50 erfasst einen fehlenden Übergang bei dem Umschaltsignal, das durch das Flip-Flop 40 aufgenommen wird. Ansprechend auf ein Erfassen eines fehlenden Übergangs des Umschaltsignals aktiviert das Logikgatter 50 ein Schreibunterbindungssignal (write_inhibit), um eine frühzeitige Schreibbeendigung anzugeben. In Betrieb empfängt das Logikgatter 50 den Taktpuls pu_clk_fall und die Komplementausgabe des Flip-Flops 40 (strobe_deactivation). Weil pu_clk_fall und strobe_deactivation nichtüberlappende Signalübergänge aufweisen, befindet sich die Ausgabe des Logikgatters 50, write_inhibit, auf einem logisch niedrigen Pegel, wenn pu_clk_fall_delay und stro be deactivation nicht zu der gleichen Zeit aktiv sind, z. B. beide Signale sich auf einem logisch hohen Pegel befinden.
Die Komplementausgabe des Flip-Flops 40, strobe_deactivation, geht zu einem logisch niedrigen Pegel über, wenn data_strobe sich auf einem logisch hohen Pegel befindet, und strobe_deactivation geht zu einem logisch hohen Pegel über, wenn data_strobe sich bei einem logisch niedrigen Pegel befindet. An sich ahmen die Übergänge von strobe_deactivation die Übergänge bei data_strobe nach, wenn auch mit einem gewissen möglichen Phasenversatz. Somit geht strobe_deactivation nicht von einem logischen Pegel zu einem anderen über, wenn ein Übergang bei data_strobe fehlt, d. h. data_strobe durch eine Speichersteuerung deaktiviert ist. Ansprechend auf einen fehlenden Übergang von data_strobe, ist strobe_deactivation „blockiert" oder bleibt bei einem speziellen logischen Pegel, z. B. einem logisch hohen Pegel. Das Flip-Flop 40 nimmt diesen „blockierten" Zustand während des CLK-Zyklus auf, in dem data strobe deaktiviert ist. Der fehlende Übergang bei strobe_deactivation wird durch das Logikgatter 50 während des folgenden Zyklus von CLK erfasst.
Die Ausgabe des Logikgatters 50, write_inhibit, geht von dem konstanten inaktiven Pegel derselben ansprechend auf das Fehlen des Übergangs bei strobe_deactivation zu einem logisch hohen Pegel über. Das Signal write_inhibit bleibt bei dem logisch hohen Pegel, während der Taktpuls pu_clk_fall aktiv ist. Wenn pu_clk_fall inaktiv wird, geht write_inhibit zurück zu einem inaktiven Zustand über. Das Signal write_inhibit „pulst" weiterhin während nachfolgender CLK-Zyklen, wie es oben beschrieben ist, solange strobe_deactivation während der nachfolgenden CLK-Zyklen nicht übergeht.
Unter jetziger Bezugnahme auf 5 zeigt ein Zeitdiagramm Zeitgebungssignale, die der Frühzeitig- Schreibbeendigung-Schaltung 12 zugeordnet sind, während eines DDR-Frühzeitig-Schreibbeendigung-Ereignisses. Während einer DDR-Stoßschreiboperation werden vier Sätze von Daten (D0-D1, D2-D3, D4-D5, D6-D7) von einer Speichersteuerung zu dem SDRAM 10 für eine Speicherung in dem SDRAM-Speicherarray 14 gesendet. Nachdem jedoch der dritte Satz von Daten zu dem SDRAM 10 gesendet und gespeichert wurde, deaktiviert die Speichersteuerung data_strobe, um dem SDRAM 10 anzugeben, dass die Stoßschreiboperation beendet werden soll und der letzte Datensatz nicht in dem SDRAM-Speicherarray 14 gespeichert werden soll.
Die Speichersteuerung leitet die Stoßschreiboperation durch ein Erteilen eines Schreibbefehls an den SDRAM während einer ersten Taktperiode ein. Der SDRAM 10 aktiviert das interne Schreibfreigabesignal (write_en) desselben ansprechend auf den Schreibbefehl, wie es vorhergehend beschrieben ist. Die Signale pu_clk_fall und pu_clk_fall_ delay werden ansprechend auf die nachfolgende abfallende Flanke von CLK während der ersten Taktperiode erzeugt, wobei pu_clk_fall_delay eine Darstellung von pu_clk_fall ist, die um t_Verzögerung verzögert ist. Die Speichersteuerung bewirkt, dass data_strobe ansprechend auf die nächste ansteigende Flanke von CLK während der zweiten Taktperiode einen Ansteigende-Flanke-Übergang von einem Hochimpedanzzustand aufweist. Ansprechend auf den positiven Übergang von data_strobe während der zweiten Taktperiode werden Daten D0 durch den SDRAM 10 abgetastet. Bei einem DDR-Ausführungsbeispiel werden gleichermaßen Daten D1 ansprechend auf den entsprechenden Abfallende-Flanke-Übergang von data_strobe abgetastet. Auch ansprechend auf den Ansteigende-Flanke-Übergang von data_strobe während der zweiten Taktperiode geht strobe_deactivation, die Komplementausgabe des Flip-Flops 44, zu einem logisch niedrigen Pegel über. Der SDRAM 10 speichert den Datensatz D0-D1 in dem Speicherarray 14 während der nächsten Taktperiode (Taktperiode 3).
Das Signal strobe_deactivation bleibt bei dem logisch niedrigen Pegel, bis dasselbe durch pu_clk_fall_ delay rückgesetzt wird oder bis data_strobe zu einem unterschiedlichen logischen Pegel übergeht. Wenn pu_clk_fall_ delay aktiv wird, löst dasselbe die Rücksetzfunktion des Flip-Flops 44 aus. Bei dieser nichteinschränkenden Darstellung wird die Ausgabe des Flip-Flops 44 während des zweiten Takts auf einen logisch niedrigen Pegel rückgesetzt, wenn der pu_clk_fall_delay-Puls auftritt. Gleichermaßen geht die Komplementausgabe des Flip-Flops 44, strobe_deactivation, während der Rücksetzung zu einem logisch hohen Pegel über. An sich geht strobe_deactivation weiterhin auf ähnliche Weise über, solange der Schreibbefehl aktiv bleibt und die Speichersteuerung data_strobe nicht deaktiviert. Beispielsweise geht strobe_deactivation ansprechend auf data_strobe und pu_clk_fall_delay während Taktperioden 3 und 4 weiterhin über. Folglich wird der Datensatz D2-D3 durch den SDRAM 10 während Taktperiode 3 abgetastet und während Taktperiode 4 in dem Speicherarray 14 gespeichert. Gleichermaßen wird der Datensatz D4-D5 während Taktperiode 4 abgetastet und während Taktperiode 5 in dem Speicherarray, 14 gespeichert.
Die Ausgabe des Logikgatters 50 (write_inhibit) bleibt während der ersten vier Taktperioden bei einem logisch niedrigen Pegel gesetzt. Dies ist so, weil die Eingaben zu dem Logikgatter 50, strobe_deactivation und pu_clk_fall, während der ersten vier Taktperioden nicht den gleichen logisch hohen Pegel aufweisen. Folglich bleibt write_inhibit während der im Gang befindlichen Schreiboperation bei einem niedrigen logischen Pegel, solange data_strobe nicht deaktiviert ist. Wenn die Speichersteuerung data_strobe deaktiviert wird, z. B. data_strobe während eines Ansteigende-Flanke-Übergangs von CLK nicht zu einem logisch hohen Pegel übergeht, wie beispielsweise während der fünften Taktperiode, schaltet data_strobe nicht um. Wenn der Taktpuls pu_clk_fall während der fünften Taktperiode auftritt, aktiviert das Logikgatter 50 an sich einen write_inhibit-Puls. Der write_inhibit-Puls gibt der Schreibfreigabelogik 36 an, dass die Speichersteuerung eine frühzeitige Schreibbeendigung eingeleitet hat. Ansprechend darauf deaktiviert die Schreibfreigabelogik 36 das interne Speicherschreibfreigabesignal (pu_clk_fall_delay), wobei so bewirkt wird, dass der SDRAM 10 den Datensatz D6–D7 während der folgenden Taktperiode, d. h. der sechsten Taktperiode, nicht in dem Speicherarray 14 desselben speichert.
Unter erneuter Bezugnahme auf 4 liefert das Logikgatter 50 write_inhibit zu der Schreibfreigabelogik 36. Die Schreibfreigabelogik 36 beendet eine im Gang befindliche Schreiboperation durch ein Deaktivieren von write_en ansprechend darauf, dass write_inhibit während der im Gang befindlichen Schreiboperation aktiviert wird. Weiterhin ansprechend darauf, dass write_inhibit aktiviert wird, sperrt die Schreibfreigabelogik 36 Treiberschaltungen 52, 54, die konfiguriert sind, um data_strobe bzw. CLK zu der Erfassungsschaltung 34 zu liefern. An sich behält die Frühzeitig-Schreibbeendigung-Schaltung 12 write_en in einem deaktivierten Zustand bei, ungeachtet dessen, ob data strobe durch eine Speichersteuerung während einer im Gang befindlichen Schreiboperation reaktiviert wird, wobei so verhindert wird, dass die Frühzeitig-Schreibbeendigung-Schaltung 12 in einen Störzustand eintritt. Nachdem die im Gang befindliche Schreiboperation abgeschlossen oder deaktiviert wurde, z. B. nachdem der aktuelle Schreibbefehl deaktiviert wurde, gibt die Schreibfreigabelogik 36 die Treiberschaltungen 52, 59 wieder für nachfolgende Schreiboperationen frei.
Bei einem Beispiel umfasst die Schreibfreigabelogik 36 eine Finit-Zustand-Maschine, die mehrere Signaleingaben aufweist. Eine Signaleingabe gibt an, dass der SDRAM 10 eine Schreiboperation ausführt, wie beispielsweise den Schreibbefehl, der durch den Befehlsdecodierer 18 decodiert ist. Eine andere Signaleingabe gibt an, dass eine gegebene Schreiboperation abgeschlossen wurde (end_burst). Bei einem Beispiel kann end_burst durch die Spaltenadresszähler-/ 30 erzeugt werden, wenn ein Stoßschreibvorgang abgeschlossen ist. Eine dritte Signaleingabe ist die programmierte cas-Latenz, die in den Modusregistern 20 des SDRAM 10 gespeichert ist. eine vierte Signaleingabe ist write_inhibit.
6 stellt ein Ausführungsbeispiel einer Zustandsübergangslogik dar, die der Schreibfreigabelogik 36 der Frühzeitig-Schreibbeendigung-Schaltung 12 zugeordnet ist. Anfänglich befindet sich die Schreibfreigabelogik 36 in einem Nicht-Schreiben-Zustand 200. Das heißt, es wird irgendeine andere gültige Speicheroperation außer Schreiben durch den SDRAM 10 ausgeführt. Wenn sich dieselbe in dem Nicht-Schreiben-Zustand 200 befindet, behält die Schreibfreigabelogik 36 write_en in einem deaktivierten Zustand bei (z. B. write_en = inaktiv). Die Schreibfreigabelogik 36 bleibt in dem Nicht-Schreiben-Zustand 200, bis ein Schreibbefehl durch den SDRAM 10 empfangen und decodiert wird. Nachdem der SDRAM 10 den Schreibbefehl decodiert hat (z. B. Schreibbefehl = aktiv), tritt die Schreibfreigabelogik 36 in einen Schreiben-Zustand 202 ein und aktiviert write_en (z. B. write_en = aktiv). Während sich dieselbe in dem Schreiben-Zustand 202 befindet, speichert der SDRAM 10 abgetastete Eingangsdaten in den Speicherzellen desselben, wie es vorhergehend beschrieben ist. Die Schreibfreigabelogik 36 bleibt in dem Schreiben-Zustand 202, bis die Schreiboperation abgeschlossen ist (z. B. end_burst = aktiv), die Schreiboperation beendet ist (z. B. write inhibit = aktiv) oder der Schreibbefehl deaktiviert ist (z. B. Schreibbefehl = inaktiv). Auf einen Abschluss einer Schreiboperation oder eine Deaktivierung des Schreibbefehls hin kehrt die Schreibfreigabelogik 36 zu dem Nicht-Schreiben-Zustand 200 zurück und deaktiviert write_en.
Falls write_inhibit aktiviert wird, während die Schreibfreigabelogik 36 sich in dem Schreiben-Zustand 202 befindet (z. B. write_inhibit = aktiv), geht die Schreib freigabelogik 36 zu einem Schreiben-Beenden-Zustand 204 über und deaktiviert write_en. Durch das Deaktivieren von write_en beendet die Schreibfreigabelogik 36 die im Gang befindliche Schreiboperation, wie es vorhergehend beschrieben ist. Die Schreibfreigabelogik 36 bleibt in dem Schreiben-Beenden-Zustand 204, bis der Schreibbefehl deaktiviert wird, z. B. durch die Erteilung eines nachfolgenden Speicherbefehls, zu welcher Zeit die Schreibfreigabelogik 36 zu dem Nicht-Schreiben-Zustand 200 zurückkehrt.
Gemäß der obigen Zustandsübergangslogik beendet somit der SDRAM 10 eine im Gang befindliche Schreiboperation bei weniger als einer definierten Stoßlänge durch ein Sperren der internen Schreibfreigabelogik desselben auf ein Erfassen einer Datenübernahmesignaldeaktivierung. Insbesondere sperrt der SDRAM 10 die Speicherung von Daten in einer oder mehreren Speicherzellen des Speicherarrays 14, um eine frühzeitige Schreibbeendigung auszuführen. Bei einem Beispiel sperrt der SDRAM 10 Schreibtreiber, die in der Datensteuerschaltung 32 enthalten oder derselben zugeordnet sind. Das heißt, Daten werden während einer Schreiboperation nicht in einer Speicherzelle des SDRAM 10 gespeichert, wenn der Schreibtreiber, der dieser Speicherzelle zugeordnet ist, gesperrt ist. Bei anderen Beispielen können andere Schaltungen und/oder Funktionen, die einem Speichern von Daten in Speicherzellen des SDRAM 10 zugeordnet sind, ansprechend auf ein Erfassen einer Datenübernahmesignaldeaktivierung gesperrt werden.
7 stellt ein Ausführungsbeispiel eines Schreibtreibers 56 dar, der konfiguriert ist, um ein Schreiben von Daten in Speicherzellen des SDRAM 10 ansprechend darauf zu sperren, dass write_en während einer im Gang befindlichen Schreiboperation deaktiviert wird. Während einer Speicheraktivierung aktiviert die Zeilenadresszwischenspeicher-/Decodiererschaltung 26 die Zielwortleitung (WL) ansprechend auf die Zeilenadresse (row_addr). Ansprechend darauf werden Speicherzellen, die der aktivier ten Wortleitung zugeordnet sind, ausgewählt. Für eine einfache Darstellung ist lediglich eine Speicherzelle 58 gezeigt. Genau gesagt wird der Zugriffstransistor der ausgewählten Speicherzelle 58 durch die aktivierte Wortleitung „ein"-geschaltet, wobei so der Speicherkondensator der Speicherzelle 58 mit der Bitleitung (BL') gekoppelt wird. Vor einem Aktivieren eines Erfassungsverstärkers 60, der der Zielbitleitung zugeordnet ist, lädt eine Vorladeschaltung 62 die BL' und die entsprechende Referenzbitleitung (BL'_ref) der ausgewählten Speicherzelle 58. An sich werden BL' und BL'_ref für eine verbesserte Leistungsfähigkeit auf den gleichen Pegel vorgeladen, z. B. Vdd/2. Sobald dieselben vorgeladen sind, wählt der Spaltendecodierer 28 den Erfassungsverstärker 60, der der ausgewählten Speicherzelle 58 zugeordnet ist, ansprechend auf die Spaltenadresse (col_addr) aus. An diesem Punkt ist die Speicherzelle 58 bereit, dass Daten zu derselben geschrieben oder von derselben gelesen werden.
Während einer Leseoperation treibt ein Lesezwischenspeicher 64 Daten, die durch den Erfassungsverstärker 60 erfasst werden, zu der Daten-I/O-Pufferschaltung 26 ansprechend auf ein Lesefreigabesignal (read_en). Während einer Schreiboperation liefert der Schreibtreiber 56 Daten zu der ausgewählten Speicherzelle 58 über den Erfassungsverstärker 60 ansprechend auf das Schreibfreigabesignal (write_en). Wenn write_en durch den SDRAM 10 ansprechend darauf deaktiviert wird, dass eine Speichersteuerung eine frühzeitige Schreibbeendigung einleitet, werden Daten nicht in der Speicherzelle 58 gespeichert, weil der Schreibtreiber 56 gesperrt sein wird.
Ein Ausführungsbeispiel einer Speichersteuerung 300, das in 8 gezeigt ist, gibt dem SDRAM 10 eine frühzeitige Schreibbeendigung durch ein Deaktivieren eines Datenübernahmesignals (data_strobe) während einer im Gang befindlichen Schreiboperation an. Die Speichersteuerung 300 umfasst einen Adressweg 302, eine Befehlssteuerlogik 304 und einen Datenweg 306. Die Befehlssteuerlogik 304 erzeugt Befehle für den SDRAM 10 ansprechend auf Anforderungen, die von einem Prozessor 308 empfangen werden, oder darauf, dass eine andere Vorrichtung über die Speichersteuerung 300 auf den SDRAM 10 zugreift. Genau gesagt erteilt die Befehlssteuerlogik 304 dem SDRAM 10 Befehle in der Form von Steuersignalen. Bei einem Beispiel erteilt die Befehlssteuerlogik 304 dem SDRAM 10 Steuersignale, wie beispielsweise CS, WE, CAS und RAS.
Die Speichersteuerung 300 erteilt dem SDRAM 10 eine Sequenz von Befehlen, um den SDRAM 10 beispielsweise durch ein Programmieren der Modusregister 20 zu initialisieren, die in dem SDRAM 10 enthalten sind. Genau gesagt kann die Speichersteuerung 300 verschiedene Parameter zu dem SDRAM 10 liefern, wie beispielsweise eine Stoßlänge, einen Stoßtyp, einen oder mehrere Latenzwerte und/oder Betriebsmodi zum Programmieren für eine Speicherung in den Modusregistern 20. Zusätzlich steuert die Befehlssteuerlogik 304 einen Betrieb des Adress- und des Datenwegs 302, 306 der Speichersteuerung 300 gemäß den Befehlen, die durch die Speichersteuerung 300 dem SDRAM 10 erteilt werden. Bei einem Beispiel weist die Befehlssteuerlogik 304 eine Finit-Zustand-Maschine auf.
Der Adressweg 302 liefert Speicheradressen (Addr) zu dem SDRAM 10, die Speicheradressierinformationen entsprechen, die beispielsweise von dem Prozessor 308 durch die Speichersteuerung 300 empfangen werden. Während Schreiboperationen wird ein Datenübernahmesignal (data_strobe) durch die Speichersteuerung 300 für eine Verwendung durch den SDRAM 10 ausgegeben, wenn Daten gespeichert werden, die von dem Datenweg 306 empfangen werden. Während Leseoperationen wird data_strobe durch den SDRAM 10 für eine Verwendung durch den Datenweg 306 ausgegeben, wenn Daten von dem SDRAM 10 empfangen werden.
Die Befehlssteuerlogik 304 gibt dem SDRAM 10 eine frühzeitige Schreibbeendigung durch ein Deaktivieren von data_strobe während einer im Gang befindlichen Schreiboperation an. Beispielsweise erteilt der Prozessor 308 der Speichersteuerung 300 einen Befehl, um anzugeben, dass eine im Gang befindliche Schreiboperation durch den SDRAM 10 beendet werden soll. Ansprechend darauf deaktiviert die Befehlssteuerlogik 304 data_strobe. Bei einem Beispiel bewirkt die Befehlssteuerlogik 304, dass eine Datenübernahmesignal-Treiberschaltung (nicht gezeigt), die dem Datenweg 306 zugeordnet oder in demselben enthalten ist, gesperrt wird. An sich kann data_strobe während einer im Gang befindlichen Schreiboperation deaktiviert werden, wobei so der SDRAM 10 gewarnt wird, die Operation. zu beenden. Der Prozessor 308, die Speichersteuerung 300 und der SDRAM 10 können gemäß einem Systemtakt (CK und CK) in Synchronisation wirksam sein.
Angesichts des obigen Bereichs von Variationen und Anwendungen sollte klar sein, dass die vorliegende Erfindung nicht durch die vorhergehende Beschreibung eingeschränkt ist und auch durch die zugehörigen Zeichnungen nicht eingeschränkt ist. Anstelle dessen ist die vorliegende Erfindung lediglich durch die folgenden Ansprüche und die legalen Äquivalente derselben begrenzt.

Claims

Ein Verfahren zum Beenden einer Schreiboperation bei einem synchronen dynamischen Direktzugriffsspeicher (SDRAM) bei weniger als einer programmierten Stoßlänge, das folgende Schritte aufweist: Erfassen einer frühzeitigen Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während Schreiboperationen; und Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Datenübernahmesignals, um die Speicherung ungültiger Daten zu verhindern.
Das Verfahren gemäß Anspruch 1, bei dem das Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Datenübernahmesignals ein Sperren eines Zugriffs zumindest auf Speicherpositionen aufweist, die einem abgeschnittenen Abschnitt der programmierten Stoßlänge entsprechen, wie es durch eine Deaktivierung des Datenübernahmesignals angegeben ist.
Das Verfahren gemäß Anspruch 2, bei dem das Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Datenübernahmesignals ein Sperren einer oder mehrerer Treiberschaltungen aufweist, die einen Zugriff auf die Speicherpositionen steuern, die dem abgeschnittenen Abschnitt der programmierten Stoßlänge entsprechen.
Das Verfahren gemäß Anspruch 1, bei dem das Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Daten übernahmesignals ein Sperren einer Schreibfreigabelogik des SDRAM aufweist.
Das Verfahren gemäß Anspruch 1, bei dem das Erfassen einer frühzeitigen Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während Schreiboperationen ein Erfassen eines fehlenden Übergangs des Datenübernahmesignals während der Schreiboperation aufweist.
Das Verfahren gemäß Anspruch 1, bei dem das Sperren eines Speicherzellenzugriffs innerhalb des SDRAM ansprechend auf die frühzeitige Deaktivierung des Datenübernahmesignals nach der Speicherung gültiger Daten auftritt.
Ein synchroner dynamischer Direktzugriffsspeicher (SDRAM), der folgende Merkmale aufweist: eine Pufferschaltung, die konfiguriert ist, um Eingangsdaten ansprechend auf ein Datenübernahmesignal, das an den SDRAM angelegt ist, während einer Schreiboperation abzutasten und die Eingangsdaten zum Speichern der Eingangsdaten an eine oder mehrere Speicherzellen des SDRAM zu richten; und eine Frühzeitig-Schreibbeendigung-Schaltung, die konfiguriert ist, um durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend auf ein Erfassen einer Deaktivierung eines Datenübernahmesignals eine Schreiboperation bei weniger als einer programmierten Stoßlänge zu beenden.
Der SDRAM gemäß Anspruch 7, bei dem die Frühzeitig-Schreibbeendigung-Schaltung konfiguriert ist, um einen Zugriff auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten an sprechend auf ein Erfassen einer Deaktivierung des Datenübernahmesignals durch ein Sperren einer oder mehrerer Treiberschaltungen zu sperren, die Daten an die eine oder die mehreren Speicherzellen für eine Speicherung richten.
Der SDRAM gemäß Anspruch 7, bei dem die Frühzeitig-Schreibbeendigung-Schaltung konfiguriert ist, um einen Zugriff auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten durch ein Sperren einer Schreibfreigabelogik des SDRAM ansprechend auf ein Erfassen einer Deaktivierung des Datenübernahmesignals zu sperren.
Der SDRAM gemäß Anspruch 7, bei dem die Frühzeitig-Schreibbeendigung-Schaltung folgende Merkmale aufweist: eine Erfassungsschaltung, die konfiguriert ist, um eine Deaktivierung des Datenübernahmesignals zu erfassen; und eine Schreibfreigabeschaltung, die konfiguriert ist, um die Schreiboperation bei weniger als der programmierten Stoßlänge durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend darauf zu beenden, dass die Erfassungsschaltung eine Deaktivierung des Datenübernahmesignals erfasst.
Der SDRAM gemäß Anspruch 10, bei dem die Erfassungsschaltung konfiguriert ist, um eine Deaktivierung des Datenübernahmesignals durch ein Erfassen eines fehlenden Übergangs des Datenübernahmesignals während der Schreiboperation zu erfassen.
Ein synchroner dynamischer Direktzugriffsspeicher (SDRAM), der folgende Merkmale aufweist: eine oder mehrere Speicherzellen zum Speichern von Eingangsdaten; eine Einrichtung zum Abtasten der Eingangsdaten ansprechend auf ein Datenübernahmesignal, das an den SDRAM angelegt ist, während einer Schreiboperation und zum Richten der abgetasteten Eingangsdaten an eine oder mehrere der Speicherzellen; und eine Einrichtung zum Beenden der Schreiboperation bei weniger als einer programmierten Stoßlänge durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend auf ein Erfassen einer Deaktivierung des Datenübernahmesignals.
Der SDRAM gemäß Anspruch 12, bei dem die Einrichtung zum Beenden der Schreiboperation bei weniger als der programmierten Stoßlänge durch das Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten folgende Merkmale aufweist: eine Erfassungseinrichtung zum Erfassen einer Deaktivierung des Datenübernahmesignals; und eine Schreibfreigabeeinrichtung zum Beenden der Schreiboperation bei weniger als der programmierten Stoßlänge durch ein Sperren eines Zugriffs auf eine oder mehrere der Speicherzellen nach einer Speicherung der abgetasteten Eingangsdaten ansprechend darauf, dass die Erfassungseinrichtung eine Deaktivierung des Datenübernahmesignals erfasst.
Der SDRAM gemäß Anspruch 13, bei dem die Erfassungseinrichtung eine Deaktivierung des Datenübernahmesignals durch ein Erfassen eines fehlenden Übergangs des Datenübernahmesignals während der Schreiboperation erfasst.
Eine Steuerschaltung für eine Verwendung bei einem synchronen dynamischen Direktzugriffsspeicher (SDRAM), die folgende Merkmale aufweist: eine Erfassungsschaltung, die konfiguriert ist, um eine Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während einer Schreiboperation zu erfassen; und eine Schreibfreigabeschaltung, die konfiguriert ist, um die Schreiboperation bei weniger als einer programmierten Stoßlänge ansprechend darauf zu beenden, dass die Erfassungsschaltung eine Deaktivierung des Datenübernahmesignals erfasst.
Die Steuerschaltung gemäß Anspruch 15, bei der die Erfassungsschaltung konfiguriert ist, um eine Deaktivierung des Datenübernahmesignals durch ein Erfassen eines fehlenden Übergangs des Datenübernahmesignals während der Schreiboperation zu erfassen.
Die Steuerschaltung gemäß Anspruch 15, bei der die Erfassungsschaltung folgende Merkmale aufweist: eine erste Logikschaltung, die konfiguriert ist, um während eines aktiven Abschnitts eines Synchronisationstaktzyklus ansprechend auf Übergänge bei dem Datenübernahmesignal ein Umschaltsignal zu erzeugen; eine Zwischenspeicherschaltung, die konfiguriert ist, um das Umschaltsignal ansprechend auf eine verzögerte Version des Synchronisationstaktzyklus aufzunehmen; und eine zweite Logikschaltung, die konfiguriert ist, um einen fehlenden Übergang des Umschaltsignals zu erfassen und ein entsprechendes Schreibunterbindungssignal zu aktivieren, bevor ein nachfolgender Synchronisationstaktzyklus auftritt.
Die Steuerschaltung gemäß Anspruch 15, bei der die Schreibfreigabeschaltung ferner konfiguriert ist, um die Erfassungsschaltung während der Schreiboperation ansprechend auf eine Deaktivierung des Datenübernahmesignals zu deaktivieren und die Erfassungsschaltung ansprechend auf eine Einleitung einer nachfolgenden Schreiboperation durch den SDRAM zu reaktivieren.
Eine Steuerschaltung, die in einem synchronen dynamischen Direktzugriffsspeicher (SDRAM) enthalten ist und die folgende Merkmale aufweist: eine Erfassungseinrichtung zum Erfassen einer Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während einer Schreiboperation; und eine Schreibfreigabeeinrichtung zum Beenden der Schreiboperation bei weniger als einer programmierten Stoßlänge ansprechend darauf, dass die Erfassungsschaltung eine Deaktivierung des Datenübernahmesignals erfasst.
Die Steuerschaltung gemäß Anspruch 19, bei der die Erfassungseinrichtung folgende Merkmale aufweist: eine erste Logikeinrichtung zum Erzeugen eines Umschaltsignals während eines aktiven Abschnitts eines Synchronisationstaktzyklus ansprechend auf Übergänge bei dem Datenübernahmesignal; eine Zwischenspeichereinrichtung zum Aufnehmen des Umschaltsignals ansprechend auf eine verzögerte Version des Synchronisationstaktzyklus; und eine zweite Logikeinrichtung zum Erfassen eines fehlenden Übergangs des Umschaltsignals und Aktivieren eines entsprechenden Schreibunterbindungssignals, bevor ein nachfolgender Synchronisationstaktzyklus auftritt.
Die Steuerschaltung gemäß Anspruch 19, die ferner eine Deaktivierungseinrichtung zum Deaktivieren der Erfassungseinrichtung während der Schreiboperation ansprechend auf eine Deaktivierung des Datenübernahmesignals und zum Reaktivieren der Erfassungseinrichtung ansprechend auf eine Einleitung einer nachfolgenden Schreiboperation durch den SDRAM aufweist.
Ein Verfahren zum Erfassen einer frühzeitigen Schreibbeendigung bei einem synchronen dynamischen Direktzugriffsspeicher (SDRAM), das folgende Schritte aufweist: Erfassen einer Deaktivierung eines Datenübernahmesignals, das an den SDRAM angelegt ist, während einer Schreiboperation; und Beenden der Schreiboperation bei weniger als einer programmierten Stoßlänge ansprechend auf das Erfassen einer Deaktivierung des Datenübernahmesignals.
Das Verfahren gemäß Anspruch 22, bei dem das Erfassen einer Deaktivierung des Datenübernahmesignals ein Erfassen eines fehlenden Übergangs des Datenübernahmesignals während der Schreiboperation aufweist.
Das Verfahren gemäß Anspruch 22, bei dem das Beenden der Schreiboperation bei weniger als einer programmierten Stoßlänge folgende Schritte aufweist: Erzeugen eines Umschaltsignals während eines aktiven Abschnitts eines Synchronisationstaktzyklus ansprechend auf Übergänge bei dem Datenübernahmesignal; Aufnehmen des Umschaltsignals ansprechend auf eine verzögerte Version des Synchronisationstaktzyklus; und Erfassen eines fehlenden Übergangs des Umschaltsignals und Aktivieren eines entsprechenden Schreibunterbindungssignals, bevor ein nachfolgender Synchronisationstaktzyklus auftritt.
Eine Speichersteuerung, die eine Steuerlogik aufweist, die konfiguriert ist, um eine im Gang befindliche Schreiboperation durch ein Deaktivieren eines Datenübernahmesignals, das durch die Speichersteuerung an einen synchronen dynamischen Direktzugriffsspeicher (SDRAM) gerichtet ist, während der im Gang befindlichen Schreiboperation zu beenden.
Die Speichersteuerung gemäß Anspruch 25, bei der die Steuerlogik konfiguriert ist, um das Datenübernahmesignal durch ein Sperren einer oder mehrerer Treiberschaltungen zu deaktivieren, die das Datenübernahmesignal erzeugen.
Ein Verfahren zum Steuern eines synchronen dynamischen Direktzugriffsspeichers (SDRAM) durch eine Speichersteuerung, das folgende Schritte aufweist: Erzeugen eines Datenübernahmesignals durch die Speichersteuerung während einer im Gang befindlichen Schreiboperation; und Beenden der im Gang befindlichen Schreiboperation durch ein Deaktivieren des Datenübernahmesignals während der im Gang befindlichen Schreiboperation.
Das Verfahren gemäß Anspruch 27, bei dem das Deaktivieren des Datenübernahmesignals während der im Gang befindlichen Schreiboperation ein Sperren einer oder mehrerer Treiberschaltungen aufweist, die das Datenübernahmesignal erzeugen.