JPH10134572A - キャッシュｓｄｒａｍデバイス - Google Patents
キャッシュｓｄｒａｍデバイスInfo
- Publication number
- JPH10134572A JPH10134572A JP9280777A JP28077797A JPH10134572A JP H10134572 A JPH10134572 A JP H10134572A JP 9280777 A JP9280777 A JP 9280777A JP 28077797 A JP28077797 A JP 28077797A JP H10134572 A JPH10134572 A JP H10134572A
- Authority
- JP
- Japan
- Prior art keywords
- row
- data
- sdram
- cache
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims description 26
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000007334 memory performance Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000009172 bursting Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 マルチ−バンク・アーキテクチャおよびプロ
グラマブル・キャッシュ・ポリシーを有するキャッシュ
ＳＤＲＡＭデバイスを提供する。 【解決手段】 ＳＤＲＡＭバンク１０４Ａと、行レジス
タ１０２Ａと、選択論理ゲート回路１２１Ａと、モード
・レジスタとを有している。モード・レジスタは、キャ
ッシュＳＤＲＡＭを所定のモードで動作するようにプロ
グラムする。さらに、メモリ・バンク・アレイ内のデー
タ行を選択する行デコーダ１１６Ａと、データ行の所望
の列を選択する同期列選択回路１１８Ａを有している。
グラマブル・キャッシュ・ポリシーを有するキャッシュ
ＳＤＲＡＭデバイスを提供する。 【解決手段】 ＳＤＲＡＭバンク１０４Ａと、行レジス
タ１０２Ａと、選択論理ゲート回路１２１Ａと、モード
・レジスタとを有している。モード・レジスタは、キャ
ッシュＳＤＲＡＭを所定のモードで動作するようにプロ
グラムする。さらに、メモリ・バンク・アレイ内のデー
タ行を選択する行デコーダ１１６Ａと、データ行の所望
の列を選択する同期列選択回路１１８Ａを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、同期ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバイス
に関し、特に、キャッシュＳＤＲＡＭおよびそのキャッ
シュ・ポリシーに関する。
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバイス
に関し、特に、キャッシュＳＤＲＡＭおよびそのキャッ
シュ・ポリシーに関する。
【０００２】
【従来の技術】図１および図２は、標準ＳＤＲＡＭ、特
に２Ｍビット×４Ｉ／Ｏ×２バンクＳＤＲＡＭのブロッ
ク図を示す。ＳＤＲＡＭの他の構造も、知られている
（例えば、１Ｍビット×８Ｉ／Ｏ×２バンク，５１２Ｍ
ビット×１６Ｉ／Ｏ×２バンクなど）。典型的なＳＲＡ
Ｍ１０は、アドレス・バッファ１２と、第１，第２メモ
リ・バンク（１４Ａ，１４Ｂ）および対応する行デコー
ダ（１６Ａ，１６Ｂ）と、列デコーダ（１８Ａ，１８
Ｂ）と、センス増幅器（２０Ａ，２０Ｂ）と、データ・
ラッチ（２２Ａ，２２Ｂ）とを有している。データ入力
／出力バッファ２４は、メモリアレイ（すなわち、アレ
イ１４Ａまたは１４Ｂ）へ書込まれるデータを受取り、
メモリ・アレイ（すなわちアレイ１４Ａまたは１４Ｂ）
から読取られたデータを出力する。
に２Ｍビット×４Ｉ／Ｏ×２バンクＳＤＲＡＭのブロッ
ク図を示す。ＳＤＲＡＭの他の構造も、知られている
（例えば、１Ｍビット×８Ｉ／Ｏ×２バンク，５１２Ｍ
ビット×１６Ｉ／Ｏ×２バンクなど）。典型的なＳＲＡ
Ｍ１０は、アドレス・バッファ１２と、第１，第２メモ
リ・バンク（１４Ａ，１４Ｂ）および対応する行デコー
ダ（１６Ａ，１６Ｂ）と、列デコーダ（１８Ａ，１８
Ｂ）と、センス増幅器（２０Ａ，２０Ｂ）と、データ・
ラッチ（２２Ａ，２２Ｂ）とを有している。データ入力
／出力バッファ２４は、メモリアレイ（すなわち、アレ
イ１４Ａまたは１４Ｂ）へ書込まれるデータを受取り、
メモリ・アレイ（すなわちアレイ１４Ａまたは１４Ｂ）
から読取られたデータを出力する。
【０００３】外部より供給されるシステム・クロック
（ＣＬＫ）信号は、クロック・バッファ２６（ＣＬＫバ
ッファ）へ入力される。ＣＬＫ信号は、ＳＤＲＡＭ１０
の種々の機能ブロックにシステム・タイミングを与え
る。ＳＤＲＡＭ１０の入力は、ＣＬＫ信号の立上りエッ
ジでサンプリングされる。外部より供給されるクロック
・イネーブル信号（ＣＫＥ）は、クロック・イネーブル
・バッファ２８（ＣＫＥバッファ）に入力される。ＣＫ
Ｅバッファ２８は、ＣＬＫバッファ２６およびセルフ・
リフレッシュ・クロック３０に、イネーブル出力を与え
る。ＣＫＥは、ハイ状態のときＣＬＫ信号をアクティベ
ートし、ロー状態のときＣＬＫ信号をデアクティベート
する。クロックをデアクティベートすることによって、
ＣＫＥローは、パワーダウン・モード，サスペンド・モ
ード，またはセルフ・リフレッシュ・モードを開始す
る。セルフ・リフレッシュ・クロック３０およびローア
ドレス・カウンタ３２は、セルフ・リフレッシュ・モー
ドを実施する標準的方法で動作する。
（ＣＬＫ）信号は、クロック・バッファ２６（ＣＬＫバ
ッファ）へ入力される。ＣＬＫ信号は、ＳＤＲＡＭ１０
の種々の機能ブロックにシステム・タイミングを与え
る。ＳＤＲＡＭ１０の入力は、ＣＬＫ信号の立上りエッ
ジでサンプリングされる。外部より供給されるクロック
・イネーブル信号（ＣＫＥ）は、クロック・イネーブル
・バッファ２８（ＣＫＥバッファ）に入力される。ＣＫ
Ｅバッファ２８は、ＣＬＫバッファ２６およびセルフ・
リフレッシュ・クロック３０に、イネーブル出力を与え
る。ＣＫＥは、ハイ状態のときＣＬＫ信号をアクティベ
ートし、ロー状態のときＣＬＫ信号をデアクティベート
する。クロックをデアクティベートすることによって、
ＣＫＥローは、パワーダウン・モード，サスペンド・モ
ード，またはセルフ・リフレッシュ・モードを開始す
る。セルフ・リフレッシュ・クロック３０およびローア
ドレス・カウンタ３２は、セルフ・リフレッシュ・モー
ドを実施する標準的方法で動作する。
【０００４】アドレス・バッファ１２は、アドレス入力
Ａ０〜Ａ１１を受取り、アドレス・データ・ライン３４
を経て、コマンド・デコーダ３６と、行デコーダ（１６
Ａ，１６Ｂ）と、列デコーダ（１８Ａ，１８Ｂ）と、シ
ーケンシャル・コントロール（３８Ａ，３８Ｂ）と、モ
ード・レジスタ４０とに、情報を出力する。データ入力
／出力バッファ２４は、ＤＱ０〜ＤＱ３に相当する入力
／出力を与える。
Ａ０〜Ａ１１を受取り、アドレス・データ・ライン３４
を経て、コマンド・デコーダ３６と、行デコーダ（１６
Ａ，１６Ｂ）と、列デコーダ（１８Ａ，１８Ｂ）と、シ
ーケンシャル・コントロール（３８Ａ，３８Ｂ）と、モ
ード・レジスタ４０とに、情報を出力する。データ入力
／出力バッファ２４は、ＤＱ０〜ＤＱ３に相当する入力
／出力を与える。
【０００５】コマンド・デコーダ３６は、適切なコマン
ド信号を出力し、受取る入力信号に従って、ＳＤＲＡＭ
１０の所望の動作を実行する。典型的なＳＤＲＡＭ動作
の例は、読取り動作と書込み動作とを含んでいる。読取
り動作中、読取りコマンドを受取ると、ＳＤＲＡＭ１０
は、アドレス・ラインに受け取ったアドレスによって特
定される特定のメモリ位置から、データを読取る。同様
に、書込み動作中、ＳＤＲＡＭは、データ入力／出力
（Ｉ／Ｏ）ラインＤＱ０〜ＤＱ３に受取ったデータを、
アドレス・ラインに受取ったアドレスによって特定され
る特定のメモリ位置に書込む。ＳＤＲＡＭ動作の実行と
共に、コマンド・デコーダ３６は、バッファ入力を受取
る。このバッファ入力は、チップ選択（ＣＳ），行アド
レス・ストローブ（ＲＡＳ），列アドレス・ストローブ
（ＣＡＳ），書込みイネーブル（ＷＥ），バンク選択
（ＢＳ）入力を有している。第１の動作によれば、コマ
ンド・デコーダ３６は、コマンド信号を行アドレス・カ
ウンタ３２に与え、セルフ・リフレッシュ動作を実行す
る。他の動作によれば、コマンド・デコーダ３６は、モ
ード・レジスタ４０と、各メモリ・バンク（１４Ａ，１
４Ｂ）のための行／列選択ブロック（１６Ａ，１６Ｂ）
と、各メモリ・バンクのためのシーケンシャル・コント
ロール・ブロック（３８Ａ，３８Ｂ）とに、コマンド信
号を与え、所望の同期メモリ動作を適切に実行する。同
期メモリ動作では、立上りまたは立下りエッジで、コマ
ンド・デコーダによってデコードされた標準ＳＤＲＡＭ
コマンドに相当している。モード・レジスタ４０は、例
えば、各メモリ・バンク（１４Ａ，１４Ｂ）の各連続コ
ントロール（３８Ａ，３８Ｂ）に制御信号を与える。各
メモリ・バンクのためのシーケンシャル・コントロール
は、各メモリ・バンクに関連する各データ・ラッチを制
御する。モード・レジスタ４０は、アドレス・バッファ
１２を経て入力データを受取り、図３に示されるよう
な、動作モード，ＣＡＳ待ち時間，バーストのタイプ
（ＢＴ），バーストの長さをプログラミングする。各メ
モリ・バンク（１４Ａ，１４Ｂ）のための行／列選択
（４２Ａ，４２Ｂ）は、各メモリ・バンク（１４Ａ，１
４Ｂ）に関連した、各行デコーダ（１６Ａ，１６Ｂ）お
よび列デコーダ（１８Ａ，１８Ｂ）を制御する。バッフ
ァ・データ・マスク入力（ＤＱＭ）は、データ入力／出
力バッファ２４に接続され、ＳＤＲＡＭチップ１０のデ
ータ入力またはデータ出力のすべてを、選択的にマスク
しまたはマスクしない。図１に示すような、ＳＤＲＡＭ
の読取り，書込み，リフレッシュ，他の典型的な動作の
ための特定の実行は、技術上既知であり、ここではこれ
以上説明しない。
ド信号を出力し、受取る入力信号に従って、ＳＤＲＡＭ
１０の所望の動作を実行する。典型的なＳＤＲＡＭ動作
の例は、読取り動作と書込み動作とを含んでいる。読取
り動作中、読取りコマンドを受取ると、ＳＤＲＡＭ１０
は、アドレス・ラインに受け取ったアドレスによって特
定される特定のメモリ位置から、データを読取る。同様
に、書込み動作中、ＳＤＲＡＭは、データ入力／出力
（Ｉ／Ｏ）ラインＤＱ０〜ＤＱ３に受取ったデータを、
アドレス・ラインに受取ったアドレスによって特定され
る特定のメモリ位置に書込む。ＳＤＲＡＭ動作の実行と
共に、コマンド・デコーダ３６は、バッファ入力を受取
る。このバッファ入力は、チップ選択（ＣＳ），行アド
レス・ストローブ（ＲＡＳ），列アドレス・ストローブ
（ＣＡＳ），書込みイネーブル（ＷＥ），バンク選択
（ＢＳ）入力を有している。第１の動作によれば、コマ
ンド・デコーダ３６は、コマンド信号を行アドレス・カ
ウンタ３２に与え、セルフ・リフレッシュ動作を実行す
る。他の動作によれば、コマンド・デコーダ３６は、モ
ード・レジスタ４０と、各メモリ・バンク（１４Ａ，１
４Ｂ）のための行／列選択ブロック（１６Ａ，１６Ｂ）
と、各メモリ・バンクのためのシーケンシャル・コント
ロール・ブロック（３８Ａ，３８Ｂ）とに、コマンド信
号を与え、所望の同期メモリ動作を適切に実行する。同
期メモリ動作では、立上りまたは立下りエッジで、コマ
ンド・デコーダによってデコードされた標準ＳＤＲＡＭ
コマンドに相当している。モード・レジスタ４０は、例
えば、各メモリ・バンク（１４Ａ，１４Ｂ）の各連続コ
ントロール（３８Ａ，３８Ｂ）に制御信号を与える。各
メモリ・バンクのためのシーケンシャル・コントロール
は、各メモリ・バンクに関連する各データ・ラッチを制
御する。モード・レジスタ４０は、アドレス・バッファ
１２を経て入力データを受取り、図３に示されるよう
な、動作モード，ＣＡＳ待ち時間，バーストのタイプ
（ＢＴ），バーストの長さをプログラミングする。各メ
モリ・バンク（１４Ａ，１４Ｂ）のための行／列選択
（４２Ａ，４２Ｂ）は、各メモリ・バンク（１４Ａ，１
４Ｂ）に関連した、各行デコーダ（１６Ａ，１６Ｂ）お
よび列デコーダ（１８Ａ，１８Ｂ）を制御する。バッフ
ァ・データ・マスク入力（ＤＱＭ）は、データ入力／出
力バッファ２４に接続され、ＳＤＲＡＭチップ１０のデ
ータ入力またはデータ出力のすべてを、選択的にマスク
しまたはマスクしない。図１に示すような、ＳＤＲＡＭ
の読取り，書込み，リフレッシュ，他の典型的な動作の
ための特定の実行は、技術上既知であり、ここではこれ
以上説明しない。
【０００６】前述したように、同期ＤＲＡＭ製品は、一
般に、技術上知られている。ＳＤＲＡＭの工業標準（例
えば、電気的または機械的）は、制定されている。１６
Ｍビット同期ＤＲＡＭ製品の標準には、制御回路，アド
レス回路，入力／出力回路のすべてが、外部より供給さ
れたクロックの正のエッジで同期するという要件が含ま
れている。さらに、アドレス動作の前に、ＣＡＳ待ち時
間，バースト長さ，バースト・シーケンスは、モード・
レジスタ・セット・サイクル中に、アドレス入力Ａ０〜
Ａ９によって、デバイスにプログラムされなければなら
ない。
般に、技術上知られている。ＳＤＲＡＭの工業標準（例
えば、電気的または機械的）は、制定されている。１６
Ｍビット同期ＤＲＡＭ製品の標準には、制御回路，アド
レス回路，入力／出力回路のすべてが、外部より供給さ
れたクロックの正のエッジで同期するという要件が含ま
れている。さらに、アドレス動作の前に、ＣＡＳ待ち時
間，バースト長さ，バースト・シーケンスは、モード・
レジスタ・セット・サイクル中に、アドレス入力Ａ０〜
Ａ９によって、デバイスにプログラムされなければなら
ない。
【０００７】標準同期ＤＲＡＭが、プログラマビリティ
によりフレキシブルに、および非同期ＤＲＡＭでは実現
できない高バースト・レートを与えるように設計されて
いるが、残念なことには、標準ＳＤＲＡＭは、ページ・
ヒットまたはページ・ミスの初期待ち時間を改善しな
い。ページ・ヒットは、アクセスされている行がセンス
増幅器によって既に検出されており、およびメモリ・ア
レイまたはメモリ・バンクがオープンのとき、読取りサ
イクル中に発生する。ページ・ミスは、アクセスされて
いる行がセンス増幅器によって現在検出されていないと
きに、読取りサイクル中に発生する。ここでは、メモリ
・バンクは、最初に、クローズされ、再アクティベート
され、リフレッシュされ、再オープンされなければなら
ない。さらに、標準ＳＤＲＡＭは、ＤＲＡＭサイクル時
間（ｔRC）およびＤＲＡＭプリチャージ時間（ｔRP）に
よって引き起こされるペナルティを軽減しない。多数の
メモリ・バンクによって、標準ＳＤＲＡＭは、プリチャ
ージ時間遅延およびサイクル時間遅延の幾分かを隠すた
めに、ユーザが、両メモリ・バンクで同時動作を行うこ
とを可能にする。しかし、この特徴は、格納されている
データが整然としており（ｏｒｄｅｒｌｙ）、およびＳ
ＤＲＡＭを、割込まれていない２つのオープン・バンク
間でやり取りすることができるように構成できる場合に
のみ、有用である。今日のマルチタスク・コンピュータ
動作システムでは、これは手におえないタスクである。
したがって、標準ＳＤＲＡＭは、次のようないくつかの
性能限界に苦しんでいる。性能限界は、例えば、メモリ
・バンド幅を最大限に用いることのできない無能性を含
み、およびすべてのメモリ・アクセスに対する不所望な
システム待ち状態をさらに有している。
によりフレキシブルに、および非同期ＤＲＡＭでは実現
できない高バースト・レートを与えるように設計されて
いるが、残念なことには、標準ＳＤＲＡＭは、ページ・
ヒットまたはページ・ミスの初期待ち時間を改善しな
い。ページ・ヒットは、アクセスされている行がセンス
増幅器によって既に検出されており、およびメモリ・ア
レイまたはメモリ・バンクがオープンのとき、読取りサ
イクル中に発生する。ページ・ミスは、アクセスされて
いる行がセンス増幅器によって現在検出されていないと
きに、読取りサイクル中に発生する。ここでは、メモリ
・バンクは、最初に、クローズされ、再アクティベート
され、リフレッシュされ、再オープンされなければなら
ない。さらに、標準ＳＤＲＡＭは、ＤＲＡＭサイクル時
間（ｔRC）およびＤＲＡＭプリチャージ時間（ｔRP）に
よって引き起こされるペナルティを軽減しない。多数の
メモリ・バンクによって、標準ＳＤＲＡＭは、プリチャ
ージ時間遅延およびサイクル時間遅延の幾分かを隠すた
めに、ユーザが、両メモリ・バンクで同時動作を行うこ
とを可能にする。しかし、この特徴は、格納されている
データが整然としており（ｏｒｄｅｒｌｙ）、およびＳ
ＤＲＡＭを、割込まれていない２つのオープン・バンク
間でやり取りすることができるように構成できる場合に
のみ、有用である。今日のマルチタスク・コンピュータ
動作システムでは、これは手におえないタスクである。
したがって、標準ＳＤＲＡＭは、次のようないくつかの
性能限界に苦しんでいる。性能限界は、例えば、メモリ
・バンド幅を最大限に用いることのできない無能性を含
み、およびすべてのメモリ・アクセスに対する不所望な
システム待ち状態をさらに有している。
【０００８】
【課題を解決するための手段】本発明の目的は、メモリ
の待ち時間を減少させ、および同一メモリ・バンクにお
いて同時動作を可能にすることによって、すなわちマル
チ−バンク・デバイスの単一メモリ・バンクを用いるこ
とによって、標準ＳＤＲＡＭの性能を改善することにあ
る。
の待ち時間を減少させ、および同一メモリ・バンクにお
いて同時動作を可能にすることによって、すなわちマル
チ−バンク・デバイスの単一メモリ・バンクを用いるこ
とによって、標準ＳＤＲＡＭの性能を改善することにあ
る。
【０００９】本発明の他の目的は、メモリ・バンド幅の
最大限の利用を可能にし、およびすべてのメモリ・アク
セスに対するシステム待ち時間を排除することにある。
最大限の利用を可能にし、およびすべてのメモリ・アク
セスに対するシステム待ち時間を排除することにある。
【００１０】本発明によれば、マルチ−バンク・アーキ
テクチャおよびプログラマブル・キャッシュ・ポリシー
を有するキャッシュ同期ダイナミック・ランダム・アク
セス・メモリ（キャッシュＳＤＲＡＭ）デバイスは、同
期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲ
ＡＭ）バンクを備え、このＳＤＲＡＭバンクは、メモリ
・バンク・アレイに接続された行デコーダを有し、メモ
リ・バンク・アレイ内のデータ行を選択するセンス増幅
器が、ビット・ラインを経てメモリ・バンク・アレイに
接続され、行デコーダによって選択されたデータ行をラ
ッチする。同期列選択手段が設けられ、データ行の所望
の列を選択する。ランダムにアクセス可能な行レジスタ
が、センス増幅器によってラッチされたデータ行を格納
する。選択論理ゲート手段が、センス増幅器と行レジス
タとの間に設けられ、実行されるキャッシュＳＤＲＡＭ
の特定の同期メモリ動作に従って、ビット・ラインに存
在するデータ行を、行レジスタに選択的にゲートする。
書込み動作中にキャッシュＳＤＲＡＭに入力されるデー
タを、センス増幅器によって受取り、メモリ・バンク・
アレイに書込む。読取り動作中にキャッシュＳＤＲＡＭ
から出力されるデータを、ＳＤＲＡＭのみから読出す。
行レジスタに含まれるデータ行は、最初に、メモリ・バ
ンク・アレイからセンス増幅器に読出され、次に、特定
の同期メモリ動作に従って、行レジスタに選択的にゲー
トされる。キャッシュＳＤＲＡＭをプログラムする手段
が設けられ、書込みサイクル中に標準ＳＤＲＡＭの通常
動作モードに相当する書込み転送モード（すなわち、書
込み割振りモード）で動作し、および書込みサイクル中
に交互動作モードに従う非書込み転送モード（すなわ
ち、非書込み割振りモード）で動作し、これにより、そ
れぞれ第１および第２のキャッシュ・ポリシーの下で動
作する。
テクチャおよびプログラマブル・キャッシュ・ポリシー
を有するキャッシュ同期ダイナミック・ランダム・アク
セス・メモリ（キャッシュＳＤＲＡＭ）デバイスは、同
期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲ
ＡＭ）バンクを備え、このＳＤＲＡＭバンクは、メモリ
・バンク・アレイに接続された行デコーダを有し、メモ
リ・バンク・アレイ内のデータ行を選択するセンス増幅
器が、ビット・ラインを経てメモリ・バンク・アレイに
接続され、行デコーダによって選択されたデータ行をラ
ッチする。同期列選択手段が設けられ、データ行の所望
の列を選択する。ランダムにアクセス可能な行レジスタ
が、センス増幅器によってラッチされたデータ行を格納
する。選択論理ゲート手段が、センス増幅器と行レジス
タとの間に設けられ、実行されるキャッシュＳＤＲＡＭ
の特定の同期メモリ動作に従って、ビット・ラインに存
在するデータ行を、行レジスタに選択的にゲートする。
書込み動作中にキャッシュＳＤＲＡＭに入力されるデー
タを、センス増幅器によって受取り、メモリ・バンク・
アレイに書込む。読取り動作中にキャッシュＳＤＲＡＭ
から出力されるデータを、ＳＤＲＡＭのみから読出す。
行レジスタに含まれるデータ行は、最初に、メモリ・バ
ンク・アレイからセンス増幅器に読出され、次に、特定
の同期メモリ動作に従って、行レジスタに選択的にゲー
トされる。キャッシュＳＤＲＡＭをプログラムする手段
が設けられ、書込みサイクル中に標準ＳＤＲＡＭの通常
動作モードに相当する書込み転送モード（すなわち、書
込み割振りモード）で動作し、および書込みサイクル中
に交互動作モードに従う非書込み転送モード（すなわ
ち、非書込み割振りモード）で動作し、これにより、そ
れぞれ第１および第２のキャッシュ・ポリシーの下で動
作する。
【００１１】あるいはまた、本発明によれば、マルチ−
バンク・アーキテクチャを有するキャッシュ同期ダイナ
ミック・ランダム・アクセス・メモリ（キャッシュＳＤ
ＲＡＭ）デバイスにおいて、プログラマブル・キャッシ
ュ・ポリシーを実行する方法であって、同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンク
を設けるステップを含み、このバンクは、メモリ・バン
ク・アレイに接続された、メモリ・バンク・アレイ内の
データ行を選択する行デコーダと、ビット・ラインを経
てメモリ・バンク・アレイに接続された、行デコーダに
よって選択されたデータ行をラッチするセンス増幅器
と、データ行の所望の列を選択する同期列選択手段とを
有し、センス増幅器によってラッチされたデータ行を格
納するランダムにアクセス可能な行レジスタを設けるス
テップを含み、センス増幅器と行レジスタとの間に設け
られ、実行されるキャッシュＳＤＲＡＭの特定の同期メ
モリ動作に従って、ビット・ラインに存在するデータ行
を、行レジスタに選択的にゲートする選択論理ゲート手
段を設けるステップを含み、書込み動作中にキャッシュ
ＳＤＲＡＭに入力されるデータを、センス増幅器によっ
て受取って、メモリ・バンク・アレイに書込み、読取り
動作中にキャッシュＳＤＲＡＭから出力されるデータ
を、行レジスタのみから読出し、行レジスタに含まれる
データ行は、最初に、メモリ・バンク・アレイからセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、行レジスタに選択的にゲートされ、書込みサイク
ル中に標準ＳＤＲＡＭの通常動作モードに相当する書込
み転送モードで動作し、および書込みサイクル中に交互
動作モードに従う非書込み転送モードで動作し、これに
より、それぞれ第１および第２のキャッシュ・ポリシー
の下で動作するように、キャッシュＳＤＲＡＭをプログ
ラムするステップを含んでいる。
バンク・アーキテクチャを有するキャッシュ同期ダイナ
ミック・ランダム・アクセス・メモリ（キャッシュＳＤ
ＲＡＭ）デバイスにおいて、プログラマブル・キャッシ
ュ・ポリシーを実行する方法であって、同期ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンク
を設けるステップを含み、このバンクは、メモリ・バン
ク・アレイに接続された、メモリ・バンク・アレイ内の
データ行を選択する行デコーダと、ビット・ラインを経
てメモリ・バンク・アレイに接続された、行デコーダに
よって選択されたデータ行をラッチするセンス増幅器
と、データ行の所望の列を選択する同期列選択手段とを
有し、センス増幅器によってラッチされたデータ行を格
納するランダムにアクセス可能な行レジスタを設けるス
テップを含み、センス増幅器と行レジスタとの間に設け
られ、実行されるキャッシュＳＤＲＡＭの特定の同期メ
モリ動作に従って、ビット・ラインに存在するデータ行
を、行レジスタに選択的にゲートする選択論理ゲート手
段を設けるステップを含み、書込み動作中にキャッシュ
ＳＤＲＡＭに入力されるデータを、センス増幅器によっ
て受取って、メモリ・バンク・アレイに書込み、読取り
動作中にキャッシュＳＤＲＡＭから出力されるデータ
を、行レジスタのみから読出し、行レジスタに含まれる
データ行は、最初に、メモリ・バンク・アレイからセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、行レジスタに選択的にゲートされ、書込みサイク
ル中に標準ＳＤＲＡＭの通常動作モードに相当する書込
み転送モードで動作し、および書込みサイクル中に交互
動作モードに従う非書込み転送モードで動作し、これに
より、それぞれ第１および第２のキャッシュ・ポリシー
の下で動作するように、キャッシュＳＤＲＡＭをプログ
ラムするステップを含んでいる。
【００１２】
【発明の実施の形態】ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）、および特に同期ＤＲＡＭは、
技術上既知であるので、本発明を、本発明の（あるい
は、本発明と直接に協働する）部分を形成する要素につ
いて、特に説明する。しかし、特に示されず、あるいは
説明されない他の要素も、半導体メモリ技術における当
業者に既知の種々の形態をとることができることを理解
すべきである。さらに、明瞭にするために、本発明を、
１６ＭビットＳＤＲＡＭ（２Ｍビット×４Ｉ／Ｏ×２バ
ンク）について説明する。他のＳＤＲＡＭの密度，構
成，バンク量が可能である。
ス・メモリ（ＤＲＡＭ）、および特に同期ＤＲＡＭは、
技術上既知であるので、本発明を、本発明の（あるい
は、本発明と直接に協働する）部分を形成する要素につ
いて、特に説明する。しかし、特に示されず、あるいは
説明されない他の要素も、半導体メモリ技術における当
業者に既知の種々の形態をとることができることを理解
すべきである。さらに、明瞭にするために、本発明を、
１６ＭビットＳＤＲＡＭ（２Ｍビット×４Ｉ／Ｏ×２バ
ンク）について説明する。他のＳＤＲＡＭの密度，構
成，バンク量が可能である。
【００１３】図４および図５は、本発明によるキャッシ
ュＳＤＲＡＭ１００のブロック図である。ＳＤＲＡＭ１
００上の８ｋビット統合キャッシュ１０２は、各ＳＤＲ
ＡＭバンク（１０４Ａ，１０４Ｂ）のための４ｋビット
統合スタティック・ランダム・アクセス・メモリ（行レ
ジスタ）（１０２Ａ，１０２Ｂ）を有している。以下に
用いられるように、用語“キャッシュ”，“統合行レジ
スタ”，“スタティック・ランダム・アクセス・メモ
リ”は、交換可能に用いられ、スタティック・ランダム
・アクセス・メモリを意味するように解釈される。さら
に、以下の説明は、バンクＡ（１０４Ａ）および関連す
る統合行レジスタ１０２Ａに関係するが、この説明は、
バンクＢ（１０４Ｂ）および関連する行レジスタ１０２
Ｂにも同様に適用できる。さらに、本発明の以下の詳細
な説明は、用語“ヒット”および“ミス”の使用を含ん
でいる。これら用語は、行レジスタ（以下でさらに説明
する）に含まれるデータのページに関連している。“ヒ
ット”は、アクセスされている行が行レジスタに既にあ
るときに発生するので、メモリ・バンク・アレイの新し
い行は、アクセスされる必要はない。“ミス”は、アク
セスされている行が、行レジスタに現在あるものではな
いときに発生する。書込みコマンド上の“ミス”は、行
レジスタに影響を与えず、他方、読取りコマンド上の
“ミス”は、新しい行を、行レジスタにロードさせる。
行レジスタの内容は、一時的な期間中に発生した書込み
によって変更されたＳＤＲＡＭアレイからの最終行読取
りに常に等しい。
ュＳＤＲＡＭ１００のブロック図である。ＳＤＲＡＭ１
００上の８ｋビット統合キャッシュ１０２は、各ＳＤＲ
ＡＭバンク（１０４Ａ，１０４Ｂ）のための４ｋビット
統合スタティック・ランダム・アクセス・メモリ（行レ
ジスタ）（１０２Ａ，１０２Ｂ）を有している。以下に
用いられるように、用語“キャッシュ”，“統合行レジ
スタ”，“スタティック・ランダム・アクセス・メモ
リ”は、交換可能に用いられ、スタティック・ランダム
・アクセス・メモリを意味するように解釈される。さら
に、以下の説明は、バンクＡ（１０４Ａ）および関連す
る統合行レジスタ１０２Ａに関係するが、この説明は、
バンクＢ（１０４Ｂ）および関連する行レジスタ１０２
Ｂにも同様に適用できる。さらに、本発明の以下の詳細
な説明は、用語“ヒット”および“ミス”の使用を含ん
でいる。これら用語は、行レジスタ（以下でさらに説明
する）に含まれるデータのページに関連している。“ヒ
ット”は、アクセスされている行が行レジスタに既にあ
るときに発生するので、メモリ・バンク・アレイの新し
い行は、アクセスされる必要はない。“ミス”は、アク
セスされている行が、行レジスタに現在あるものではな
いときに発生する。書込みコマンド上の“ミス”は、行
レジスタに影響を与えず、他方、読取りコマンド上の
“ミス”は、新しい行を、行レジスタにロードさせる。
行レジスタの内容は、一時的な期間中に発生した書込み
によって変更されたＳＤＲＡＭアレイからの最終行読取
りに常に等しい。
【００１４】ＳＤＲＡＭバンクＡの行がアクティベート
されると、行データが、関連するセンス増幅器１０６Ａ
によってラッチされるが、キャッシュ１０２Ａには直接
に転送されない。このことは、キャッシュ１０２Ａの現
在の内容を変更することなしに、ＳＤＲＡＭアレイ１０
４Ａが、リフレッシュされることを、あるいは新しい行
アクセスが開始することを可能にする。しかし、新しい
行がアクティベートされた後に、読取りコマンドが発生
すると、全行が自動的にキャッシュ１０２Ａに転送さ
れ、キャッシュ１０２Ａでは、特定のＣＡＳ待ち時間内
に、チップ１００から読取られる。本発明によれば、す
べての読取りコマンドは、ＳＤＲＡＭアレイ（１０４
Ａ，１０４Ｂ）からＳＲＡＭキャッシュ（１０２Ａ，１
０２Ｂ）を経てデータを同期して取出し、ＳＤＲＡＭア
レイ（１０４Ａ，１０４Ｂ）を直接にアクセスしない。
これは、“書込み転送”モードおよび“非書込み転送”
モードに関連して以下にさらに説明する。
されると、行データが、関連するセンス増幅器１０６Ａ
によってラッチされるが、キャッシュ１０２Ａには直接
に転送されない。このことは、キャッシュ１０２Ａの現
在の内容を変更することなしに、ＳＤＲＡＭアレイ１０
４Ａが、リフレッシュされることを、あるいは新しい行
アクセスが開始することを可能にする。しかし、新しい
行がアクティベートされた後に、読取りコマンドが発生
すると、全行が自動的にキャッシュ１０２Ａに転送さ
れ、キャッシュ１０２Ａでは、特定のＣＡＳ待ち時間内
に、チップ１００から読取られる。本発明によれば、す
べての読取りコマンドは、ＳＤＲＡＭアレイ（１０４
Ａ，１０４Ｂ）からＳＲＡＭキャッシュ（１０２Ａ，１
０２Ｂ）を経てデータを同期して取出し、ＳＤＲＡＭア
レイ（１０４Ａ，１０４Ｂ）を直接にアクセスしない。
これは、“書込み転送”モードおよび“非書込み転送”
モードに関連して以下にさらに説明する。
【００１５】本発明の一態様によれば、キャッシュＳＤ
ＲＡＭアーキテクチャは、ＤＲＡＭメモリの同一バンク
上でシステムが並行動作を行うことを可能にすることに
加えて、メモリの待ち時間を減少させることによって、
システム性能を改善する。読取りは本発明によるキャッ
シュを常にアクセスし、および書込みデータはバッファ
されるので、キャッシュＳＤＲＡＭは、ＳＲＡＭ速度で
ランダム列アクセスを実行することができる。
ＲＡＭアーキテクチャは、ＤＲＡＭメモリの同一バンク
上でシステムが並行動作を行うことを可能にすることに
加えて、メモリの待ち時間を減少させることによって、
システム性能を改善する。読取りは本発明によるキャッ
シュを常にアクセスし、および書込みデータはバッファ
されるので、キャッシュＳＤＲＡＭは、ＳＲＡＭ速度で
ランダム列アクセスを実行することができる。
【００１６】行レジスタ（１０２Ａ，１０２Ｂ）を用い
て、本発明のキャッシュＳＤＲＡＭは、同一のバンク
（それぞれ１０４Ａ，１０４Ｂ）に並行動作を実行させ
ることができる。並行動作を実行させるこの能力は、メ
モリの性能をかなり増大させる。いくつかの例では、標
準ＳＤＲＡＭのメモリ・バンド幅に対して、事実上２倍
のメモリ・バンド幅となる（図１２および図１３参
照）。
て、本発明のキャッシュＳＤＲＡＭは、同一のバンク
（それぞれ１０４Ａ，１０４Ｂ）に並行動作を実行させ
ることができる。並行動作を実行させるこの能力は、メ
モリの性能をかなり増大させる。いくつかの例では、標
準ＳＤＲＡＭのメモリ・バンド幅に対して、事実上２倍
のメモリ・バンド幅となる（図１２および図１３参
照）。
【００１７】図４〜図６において、マルチ−バンク・ア
ーキテクチャを有するキャッシュ同期ダイナミック・ラ
ンダム・アクセス・メモリ（キャッシュＳＤＲＡＭ）デ
バイス１００は、同期ダイナミック・ランダム・アクセ
ス・メモリ（ＳＤＲＡＭ）を備えている。このＳＤＲＡ
Ｍは、メモリ・バンク・アレイ１０４Ａに接続された行
デコーダ１１６Ａを有し、メモリ・バンク・アレイ１０
４Ａ内のデータ行を選択する。センス増幅器１２０Ａ
は、ビット・ライン１１９Ａを経て、メモリ・バンク・
アレイ１０４Ａに接続されており、行デコーダ１１６Ａ
により選択されたデータ行をラッチする。列デコーダ１
１８Ａが設けられ、データ行の所望の列を選択する。行
レジスタ１０２Ａが設けられ、センス増幅器１２０Ａに
よってラッチされたデータ行を記憶する。ＳＤＲＡＭの
列デコーダ１１８Ａは、さらに、行レジスタ１０２Ａに
よって格納されたデータ行の所望の列を選択する。
ーキテクチャを有するキャッシュ同期ダイナミック・ラ
ンダム・アクセス・メモリ（キャッシュＳＤＲＡＭ）デ
バイス１００は、同期ダイナミック・ランダム・アクセ
ス・メモリ（ＳＤＲＡＭ）を備えている。このＳＤＲＡ
Ｍは、メモリ・バンク・アレイ１０４Ａに接続された行
デコーダ１１６Ａを有し、メモリ・バンク・アレイ１０
４Ａ内のデータ行を選択する。センス増幅器１２０Ａ
は、ビット・ライン１１９Ａを経て、メモリ・バンク・
アレイ１０４Ａに接続されており、行デコーダ１１６Ａ
により選択されたデータ行をラッチする。列デコーダ１
１８Ａが設けられ、データ行の所望の列を選択する。行
レジスタ１０２Ａが設けられ、センス増幅器１２０Ａに
よってラッチされたデータ行を記憶する。ＳＤＲＡＭの
列デコーダ１１８Ａは、さらに、行レジスタ１０２Ａに
よって格納されたデータ行の所望の列を選択する。
【００１８】センス増幅器１２０Ａと行レジスタ１０２
Ａとの間に、選択論理ゲート手段が設けられ、実行され
ているキャッシュＳＤＲＡＭ１００の特定のメモリ動作
に従って、ビット・ライン１１９Ａに存在するデータ行
を選択的にゲートする。選択論理ゲート手段１２１Ａ
は、センス増幅器１２０Ａから行レジスタ１０２Ａへデ
ータ行の所望のゲーティングを行う適切な論理回路を有
している。書込み動作中にキャッシュＳＤＲＡＭ１００
に入力されるデータは、センス増幅器１２０Ａによって
受取られ、メモリ・バンク・アレイ１０４Ａに書込まれ
る。さらに、読取り動作中にキャッシュＳＤＲＡＭ１０
０から出力されるデータは、行レジスタ１０２Ａのみか
ら読出される。行レジスタ１０２Ａに含まれるデータ行
は、メモリ・バンク・アレイ１０４Ａからセンス増幅器
１２０Ａに読取られ、特定の同期メモリ動作に従って、
行レジスタ１０２Ａに選択的にゲートされたものであ
る。例えば、行デコーダ１１６Ａによって選択されたデ
ータ行が、行レジスタ１０２Ａにゲートされる読取り動
作の後に、およびメモリ・バンク・アレイ内の同一のデ
ータ行に影響を与える追加の以降のメモリ動作（書込み
動作のような）の発生時に、選択論理ゲート手段１２１
Ａは、ビット・ラインに存在する影響されたデータ行を
ゲートすることができ、これにより行データ・コヒーレ
ンシを保持する。
Ａとの間に、選択論理ゲート手段が設けられ、実行され
ているキャッシュＳＤＲＡＭ１００の特定のメモリ動作
に従って、ビット・ライン１１９Ａに存在するデータ行
を選択的にゲートする。選択論理ゲート手段１２１Ａ
は、センス増幅器１２０Ａから行レジスタ１０２Ａへデ
ータ行の所望のゲーティングを行う適切な論理回路を有
している。書込み動作中にキャッシュＳＤＲＡＭ１００
に入力されるデータは、センス増幅器１２０Ａによって
受取られ、メモリ・バンク・アレイ１０４Ａに書込まれ
る。さらに、読取り動作中にキャッシュＳＤＲＡＭ１０
０から出力されるデータは、行レジスタ１０２Ａのみか
ら読出される。行レジスタ１０２Ａに含まれるデータ行
は、メモリ・バンク・アレイ１０４Ａからセンス増幅器
１２０Ａに読取られ、特定の同期メモリ動作に従って、
行レジスタ１０２Ａに選択的にゲートされたものであ
る。例えば、行デコーダ１１６Ａによって選択されたデ
ータ行が、行レジスタ１０２Ａにゲートされる読取り動
作の後に、およびメモリ・バンク・アレイ内の同一のデ
ータ行に影響を与える追加の以降のメモリ動作（書込み
動作のような）の発生時に、選択論理ゲート手段１２１
Ａは、ビット・ラインに存在する影響されたデータ行を
ゲートすることができ、これにより行データ・コヒーレ
ンシを保持する。
【００１９】上述したことに加えて、本発明のキャッシ
ュＳＤＲＡＭは、さらに、データ入力／出力（Ｉ／Ｏ）
バッファ１２４を有し、このバッファは、キャッシュＳ
ＤＲＡＭ１００に入力され、キャッシュＳＤＲＡＭ１０
０から出力されるデータを受取る入力ラインを有してい
る。データ・ラッチ１２２Ａは、データＩ／Ｏバッファ
１２４と行レジスタ１０２Ａとの間に接続され、行レジ
スタ１０２ＡからデータＩ／Ｏバッファ１２４に出力さ
れるデータをラッチする。データ・ラッチ１２２Ａは、
さらに、データＩ／Ｏバッファ１２４とセンス増幅器１
２０Ａとの間に接続され、データＩ／Ｏバッファ１２４
からセンス増幅器１２０Ａに入力されるデータをラッチ
する。キャッシュＳＤＲＡＭ１００および特に行レジス
タ１０２Ａから出力されるデータは、キャッシュＳＤＲ
ＡＭ１００に供給される外部クロック信号と同期した同
期データである。
ュＳＤＲＡＭは、さらに、データ入力／出力（Ｉ／Ｏ）
バッファ１２４を有し、このバッファは、キャッシュＳ
ＤＲＡＭ１００に入力され、キャッシュＳＤＲＡＭ１０
０から出力されるデータを受取る入力ラインを有してい
る。データ・ラッチ１２２Ａは、データＩ／Ｏバッファ
１２４と行レジスタ１０２Ａとの間に接続され、行レジ
スタ１０２ＡからデータＩ／Ｏバッファ１２４に出力さ
れるデータをラッチする。データ・ラッチ１２２Ａは、
さらに、データＩ／Ｏバッファ１２４とセンス増幅器１
２０Ａとの間に接続され、データＩ／Ｏバッファ１２４
からセンス増幅器１２０Ａに入力されるデータをラッチ
する。キャッシュＳＤＲＡＭ１００および特に行レジス
タ１０２Ａから出力されるデータは、キャッシュＳＤＲ
ＡＭ１００に供給される外部クロック信号と同期した同
期データである。
【００２０】マイクロプロセッサまたはメモリ・コント
ローラのような制御手段（図示せず）を用いて、キャッ
シュＳＤＲＡＭ１００を制御して、行レジスタ１０２Ａ
と、マルチ−バンク・アーキテクチャの同一バンク１０
４Ａの対応するメモリ・バンク・アレイとで、並行メモ
リ動作を発生できるようにすることができる。制御手段
は、キャッシュＳＤＲＡＭ１００を制御して、行レジス
タ１０２Ａにおけるバースト読取り動作と、マルチ−バ
ンク・アーキテクチャの同一バンクのメモリ・バンク・
アレイ１０４Ａにおけるバンク・プリチャージ動作と
を、同時に発生させることができる。あるいはまた、制
御手段は、キャッシュＳＤＲＡＭ１００を制御して、行
レジスタ１０２Ａにおけるバースト読取り動作と、マル
チ−バンク・アーキテクチャの同一バンクの対応するメ
モリ・バンク・アレイ１０４Ａにおけるバンク・アクテ
ィベート動作とを、同時に発生させることができる。制
御手段は、さらに、キャッシュＳＤＲＡＭ１００を制御
して、行レジスタ１０２Ａにおけるバースト読取り動作
と、マルチ−バンク・アーキテクチャの同一バンクの対
応するメモリ・バンク・アレイ１０４Ａにおけるバンク
・リフレッシュ動作とを、同時に発生させることができ
る。
ローラのような制御手段（図示せず）を用いて、キャッ
シュＳＤＲＡＭ１００を制御して、行レジスタ１０２Ａ
と、マルチ−バンク・アーキテクチャの同一バンク１０
４Ａの対応するメモリ・バンク・アレイとで、並行メモ
リ動作を発生できるようにすることができる。制御手段
は、キャッシュＳＤＲＡＭ１００を制御して、行レジス
タ１０２Ａにおけるバースト読取り動作と、マルチ−バ
ンク・アーキテクチャの同一バンクのメモリ・バンク・
アレイ１０４Ａにおけるバンク・プリチャージ動作と
を、同時に発生させることができる。あるいはまた、制
御手段は、キャッシュＳＤＲＡＭ１００を制御して、行
レジスタ１０２Ａにおけるバースト読取り動作と、マル
チ−バンク・アーキテクチャの同一バンクの対応するメ
モリ・バンク・アレイ１０４Ａにおけるバンク・アクテ
ィベート動作とを、同時に発生させることができる。制
御手段は、さらに、キャッシュＳＤＲＡＭ１００を制御
して、行レジスタ１０２Ａにおけるバースト読取り動作
と、マルチ−バンク・アーキテクチャの同一バンクの対
応するメモリ・バンク・アレイ１０４Ａにおけるバンク
・リフレッシュ動作とを、同時に発生させることができ
る。
【００２１】本発明のキャッシュＳＤＲＡＭ１００は、
さらに、第２の同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクと、第２のセンス増幅器
と、第２の列デコーダとを備えている。第２のＳＤＲＡ
Ｍは、第２のメモリ・バンク・アレイに接続された第２
の行デコーダを有し、第２のメモリ・バンク・アレイに
おいて第２のデータ行を選択する。第２のセンス増幅器
は、第２のビット・ラインを経て第２のメモリ・バンク
・アレイに接続されており、第２の行デコーダによって
選択されたデータ行をラッチする。第２の列デコーダ
は、データ行の所望の列を選択する。ランダムにアクセ
ス可能な第２の行レジスタは、第２のセンス増幅器によ
ってラッチされたデータ行を格納する。センス増幅器と
統合された第２の選択論理ゲート手段１０６Ｂが、第２
のセンス増幅器と第２の行レジスタ１０２Ｂとの間に設
けられ、実行されているキャッシュＳＤＲＡＭの特定の
メモリ動作に従って、第２のビット・ラインに存在する
データ行を、行レジスタ１０２Ｂにゲートする。書込み
動作中にキャッシュＳＤＲＡＭ１００の第２のＳＤＲＡ
Ｍバンクに入力されるデータは、第２のセンス増幅器１
０６Ｂによって受取られ、第２のメモリ・バンク・アレ
イ１０４Ｂに書込まれる。読取り動作中にキャッシュＳ
ＤＲＡＭの第２のＳＤＲＡＭバンクから出力されるデー
タは、第２の行レジスタ１０２Ｂのみから読出される。
第２の行レジスタ１０２Ｂに含まれるデータ行は、最初
に第２のメモリ・バンク・アレイ１０４Ｂから第２のセ
ンス増幅器に読取られ、次に特定の同期メモリ動作に従
って、第２の行レジスタ１０２Ｂに選択的にゲートされ
る。
さらに、第２の同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクと、第２のセンス増幅器
と、第２の列デコーダとを備えている。第２のＳＤＲＡ
Ｍは、第２のメモリ・バンク・アレイに接続された第２
の行デコーダを有し、第２のメモリ・バンク・アレイに
おいて第２のデータ行を選択する。第２のセンス増幅器
は、第２のビット・ラインを経て第２のメモリ・バンク
・アレイに接続されており、第２の行デコーダによって
選択されたデータ行をラッチする。第２の列デコーダ
は、データ行の所望の列を選択する。ランダムにアクセ
ス可能な第２の行レジスタは、第２のセンス増幅器によ
ってラッチされたデータ行を格納する。センス増幅器と
統合された第２の選択論理ゲート手段１０６Ｂが、第２
のセンス増幅器と第２の行レジスタ１０２Ｂとの間に設
けられ、実行されているキャッシュＳＤＲＡＭの特定の
メモリ動作に従って、第２のビット・ラインに存在する
データ行を、行レジスタ１０２Ｂにゲートする。書込み
動作中にキャッシュＳＤＲＡＭ１００の第２のＳＤＲＡ
Ｍバンクに入力されるデータは、第２のセンス増幅器１
０６Ｂによって受取られ、第２のメモリ・バンク・アレ
イ１０４Ｂに書込まれる。読取り動作中にキャッシュＳ
ＤＲＡＭの第２のＳＤＲＡＭバンクから出力されるデー
タは、第２の行レジスタ１０２Ｂのみから読出される。
第２の行レジスタ１０２Ｂに含まれるデータ行は、最初
に第２のメモリ・バンク・アレイ１０４Ｂから第２のセ
ンス増幅器に読取られ、次に特定の同期メモリ動作に従
って、第２の行レジスタ１０２Ｂに選択的にゲートされ
る。
【００２２】図９，図１０，図１１を参照して、並行動
作が可能となることを説明し、並行動作をどのように用
いて、メモリ性能を最大にし、システムの待ち状態を最
小にするかを説明する。
作が可能となることを説明し、並行動作をどのように用
いて、メモリ性能を最大にし、システムの待ち状態を最
小にするかを説明する。
【００２３】図９（図４〜図７と共）において、バンク
・アクティベート・コマンドが、キャッシュＳＤＲＡＭ
に与えられると、メモリ内の行が選択され、センス増幅
器１０６Ａによってデータがラッチされる。この時点
で、キャッシュ１０２Ａの内容は、未変更のままであ
る。読取りコマンドが発行されると、選択されたすべて
の行が、１クロック・サイクル内にキャッシュ１０２Ａ
に転送され、最初の読取り命令が、２クロック・サイク
ル内に出力に現れる。読取りコマンドに続くクロック・
サイクルで、行データが、キャッシュ１０２Ａおよびセ
ンス増幅器１０６Ａの両方において、ラッチされる。す
べての読取りは、キャッシュ１０２Ａからデータを取出
し、アレイ１０４Ａをアクセスしないので、ＤＲＡＭア
レイ１０４Ａは、もはや、オープンに保持されることは
必要ではない。その結果、ＤＲＡＭアレイ１０４Ａを、
読取りコマンドに続くクロック・サイクルで、自動プリ
チャージ機能（自動プリチャージによる読取り）を用い
て、プリチャージすることができる。手動プリチャージ
・コマンドは、このときには用いることができない。と
いうのは、手動プリチャージ・コマンドは、バースト読
取りを終了させるからである。標準ＳＤＲＡＭとのバッ
クワード（ｂａｃｋｗａｒｄ）互換性を保持するために
は、バーストの手動プリチャージ終了を、本発明のキャ
ッシュＳＤＲＡＭで行うことに留意すべきである。バー
ストを終了するためには、手動プリチャージ・コマンド
を、読取りバーストの終了の前の２クロック・サイクル
内に与えることができる。ＳＤＲＡＭアレイ１０４Ａが
いったんプリチャージされると、システム（図示せず）
は、自動リフレッシュ・コマンド（図９の時刻Ｔ５）お
よび／または他のバンク・アクティベート・コマンド
を、キャッシュ（すなわちページ）読取りアクセス中
に、同一または異なるバンクに発行することができる。
・アクティベート・コマンドが、キャッシュＳＤＲＡＭ
に与えられると、メモリ内の行が選択され、センス増幅
器１０６Ａによってデータがラッチされる。この時点
で、キャッシュ１０２Ａの内容は、未変更のままであ
る。読取りコマンドが発行されると、選択されたすべて
の行が、１クロック・サイクル内にキャッシュ１０２Ａ
に転送され、最初の読取り命令が、２クロック・サイク
ル内に出力に現れる。読取りコマンドに続くクロック・
サイクルで、行データが、キャッシュ１０２Ａおよびセ
ンス増幅器１０６Ａの両方において、ラッチされる。す
べての読取りは、キャッシュ１０２Ａからデータを取出
し、アレイ１０４Ａをアクセスしないので、ＤＲＡＭア
レイ１０４Ａは、もはや、オープンに保持されることは
必要ではない。その結果、ＤＲＡＭアレイ１０４Ａを、
読取りコマンドに続くクロック・サイクルで、自動プリ
チャージ機能（自動プリチャージによる読取り）を用い
て、プリチャージすることができる。手動プリチャージ
・コマンドは、このときには用いることができない。と
いうのは、手動プリチャージ・コマンドは、バースト読
取りを終了させるからである。標準ＳＤＲＡＭとのバッ
クワード（ｂａｃｋｗａｒｄ）互換性を保持するために
は、バーストの手動プリチャージ終了を、本発明のキャ
ッシュＳＤＲＡＭで行うことに留意すべきである。バー
ストを終了するためには、手動プリチャージ・コマンド
を、読取りバーストの終了の前の２クロック・サイクル
内に与えることができる。ＳＤＲＡＭアレイ１０４Ａが
いったんプリチャージされると、システム（図示せず）
は、自動リフレッシュ・コマンド（図９の時刻Ｔ５）お
よび／または他のバンク・アクティベート・コマンド
を、キャッシュ（すなわちページ）読取りアクセス中
に、同一または異なるバンクに発行することができる。
【００２４】キャッシュ（ページ）読取り中にバンク・
アクティベートを実行するキャッシュＳＤＲＡＭの能力
は、システムに、同一のバンクへメモリ・アクセスをパ
イプライン処理するオプションを与えることができる。
これは、コントローラによって行われる。このコントロ
ーラは、オープン・ページをクローズし、次の行アクセ
ス（同一のページへの）を開始し、他方、キャッシュに
保持された前の行からの読取りデータをバースト・アウ
トする（図１０）。パイプライン処理を用いて、プリチ
ャージ時間およびページ・ミスのｔRCD を、読取りバー
ストおよびＣＡＳ待ち時間の一部の間に、完全に隠すこ
とができる。これは、キャッシュＳＤＲＡＭ１００の非
常に大きな特徴であり、ランダム行読取りの場合には、
パイプライン処理を、メモリのバンド幅の２倍より大き
くすることができる（図１２および図１３）。行キャッ
シュは、また、図１１に示すように、読取りサイクルが
続く書込みミス・サイクルの待ち時間の幾分かを隠すた
めに、用いることができる。
アクティベートを実行するキャッシュＳＤＲＡＭの能力
は、システムに、同一のバンクへメモリ・アクセスをパ
イプライン処理するオプションを与えることができる。
これは、コントローラによって行われる。このコントロ
ーラは、オープン・ページをクローズし、次の行アクセ
ス（同一のページへの）を開始し、他方、キャッシュに
保持された前の行からの読取りデータをバースト・アウ
トする（図１０）。パイプライン処理を用いて、プリチ
ャージ時間およびページ・ミスのｔRCD を、読取りバー
ストおよびＣＡＳ待ち時間の一部の間に、完全に隠すこ
とができる。これは、キャッシュＳＤＲＡＭ１００の非
常に大きな特徴であり、ランダム行読取りの場合には、
パイプライン処理を、メモリのバンド幅の２倍より大き
くすることができる（図１２および図１３）。行キャッ
シュは、また、図１１に示すように、読取りサイクルが
続く書込みミス・サイクルの待ち時間の幾分かを隠すた
めに、用いることができる。
【００２５】キャッシュＳＤＲＡＭの減少した待ち時間
を、メモリ・アクセス・サイクルをオーバラップさせる
能力と組合せることは、キャッシュＳＤＲＡＭに、標準
ＳＤＲＡＭを越えるかなりの性能利点を与える（図１２
および図１３参照）。すなわち、キャッシュＳＤＲＡＭ
は、読取りページ・ミスの待ち時間を、読取りページ・
ヒットの待ち時間にまで減少させることができ、これに
より、同一のクロック周波数で動作するＳＤＲＡＭに対
し、メモリの性能を２倍以上とする。書込みバースト
を、パイプライン処理することができないことに留意す
べきである。これは、入力データの最後のビットが、メ
モリ・セルに適切に格納されるまで、ＤＲＡＭは、書込
みサイクル中に、オープンに保持されなければならず、
プリチャージできないという事実による。
を、メモリ・アクセス・サイクルをオーバラップさせる
能力と組合せることは、キャッシュＳＤＲＡＭに、標準
ＳＤＲＡＭを越えるかなりの性能利点を与える（図１２
および図１３参照）。すなわち、キャッシュＳＤＲＡＭ
は、読取りページ・ミスの待ち時間を、読取りページ・
ヒットの待ち時間にまで減少させることができ、これに
より、同一のクロック周波数で動作するＳＤＲＡＭに対
し、メモリの性能を２倍以上とする。書込みバースト
を、パイプライン処理することができないことに留意す
べきである。これは、入力データの最後のビットが、メ
モリ・セルに適切に格納されるまで、ＤＲＡＭは、書込
みサイクル中に、オープンに保持されなければならず、
プリチャージできないという事実による。
【００２６】図４〜図８において、ＤＲＡＭセンス増幅
器（１０６Ａ，１０６Ｂ）からの行データは、キャッシ
ュ（１０２Ａ，１０２Ｂ）に転送される。これは、バン
ク・アクティベート・コマンドの後に発生する最初の読
取りまたは書込みコマンドによる（および書込みコマン
ドに対して、書込み転送モードであるチップの例におい
てのみである）。同じ行に対する以降の読取りまたは書
込みコマンドは、キャッシュ（１０２ａ，１０２ｂ）を
ロードせず、キャッシュの内容は、未変更のままであ
る。言い換えれば、同じ行に対する多数の読取りは、そ
の都度のキャッシュの再ロードを生じさせない。
器（１０６Ａ，１０６Ｂ）からの行データは、キャッシ
ュ（１０２Ａ，１０２Ｂ）に転送される。これは、バン
ク・アクティベート・コマンドの後に発生する最初の読
取りまたは書込みコマンドによる（および書込みコマン
ドに対して、書込み転送モードであるチップの例におい
てのみである）。同じ行に対する以降の読取りまたは書
込みコマンドは、キャッシュ（１０２ａ，１０２ｂ）を
ロードせず、キャッシュの内容は、未変更のままであ
る。言い換えれば、同じ行に対する多数の読取りは、そ
の都度のキャッシュの再ロードを生じさせない。
【００２７】本発明の他の実施例によれば、マルチ−バ
ンク・アーキテクチャおよびプログラマブル・キャッシ
ュ・ポリシーを含むキャッシュ同期ダイナミック・ラン
ダム・アクセス・メモリ（キャッシュＳＤＲＡＭ）デバ
イス１００は、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクを有している。このＳＤ
ＲＡＭは、行デコーダ１１６Ａと、センス増幅器１２０
Ａと、列デコーダ１１８Ａとを有している。行デコーダ
１１６Ａは、メモリ・バンク・アレイ１０４Ａに接続さ
れ、メモリ・バンク・アレイ１０４Ａ内のデータ行を選
択する。センス増幅器１２０Ａは、ビット・ライン１１
９Ａを経てメモリ・バンク・アレイ１０４Ａに接続さ
れ、行デコーダ１１６Ａによって選択されたデータ行を
ラッチする。列デコーダ１１８Ａは、データ行の所望の
列を選択する。ランダムにアドレス可能な行レジスタ１
０２Ａは、センス増幅器１２０Ａによってラッチされた
データ行を格納する。選択論理ゲート手段１２１Ａは、
センス増幅器１２０Ａと行レジスタ１０２Ａとの間に設
けられ、実行されているキャッシュＳＤＲＡＭ１００の
特定の同期メモリ動作に従って、ビット・ライン１１９
Ａに存在するデータ行を、行レジスタ１０２Ａに選択的
にゲートする。書込み動作中にキャッシュＳＤＲＡＭ１
００に入力されるデータは、センス増幅器１２０Ａによ
って受取られ、メモリ・バンク・アレイ１０４Ａに書込
まれる。読取り動作中にキャッシュＳＤＲＡＭ１００か
ら出力されるデータは、行レジスタ１０２Ａのみから読
出される。行レジスタ１０２Ａに含まれるデータ行は、
最初にメモリ・バンク・アレイ１０４Ａからセンス増幅
器１２０Ａに読出され、特定のメモリ動作に従って、行
レジスタ１０２Ａに選択的にゲートされる。ＳＤＲＡＭ
の列デコーダ１１８Ａが、さらに設けられて、行レジス
タ１０２Ａによって格納されたデータ行の所望の列を選
択する。行デコーダによって選択されたデータ行が行レ
ジスタ１０２Ａにゲートされる読取り動作の後に、およ
びメモリ・バンク・アレイ内の同じデータ行に影響を与
える追加の以降のメモリ動作の発生時に、選択論理ゲー
ト手段１２１Ａが、ビット・ラインに存在する影響され
たデータ行を、行レジスタ１０２Ａにゲートし、これに
より行データ・コヒーレンシを保持する。
ンク・アーキテクチャおよびプログラマブル・キャッシ
ュ・ポリシーを含むキャッシュ同期ダイナミック・ラン
ダム・アクセス・メモリ（キャッシュＳＤＲＡＭ）デバ
イス１００は、同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクを有している。このＳＤ
ＲＡＭは、行デコーダ１１６Ａと、センス増幅器１２０
Ａと、列デコーダ１１８Ａとを有している。行デコーダ
１１６Ａは、メモリ・バンク・アレイ１０４Ａに接続さ
れ、メモリ・バンク・アレイ１０４Ａ内のデータ行を選
択する。センス増幅器１２０Ａは、ビット・ライン１１
９Ａを経てメモリ・バンク・アレイ１０４Ａに接続さ
れ、行デコーダ１１６Ａによって選択されたデータ行を
ラッチする。列デコーダ１１８Ａは、データ行の所望の
列を選択する。ランダムにアドレス可能な行レジスタ１
０２Ａは、センス増幅器１２０Ａによってラッチされた
データ行を格納する。選択論理ゲート手段１２１Ａは、
センス増幅器１２０Ａと行レジスタ１０２Ａとの間に設
けられ、実行されているキャッシュＳＤＲＡＭ１００の
特定の同期メモリ動作に従って、ビット・ライン１１９
Ａに存在するデータ行を、行レジスタ１０２Ａに選択的
にゲートする。書込み動作中にキャッシュＳＤＲＡＭ１
００に入力されるデータは、センス増幅器１２０Ａによ
って受取られ、メモリ・バンク・アレイ１０４Ａに書込
まれる。読取り動作中にキャッシュＳＤＲＡＭ１００か
ら出力されるデータは、行レジスタ１０２Ａのみから読
出される。行レジスタ１０２Ａに含まれるデータ行は、
最初にメモリ・バンク・アレイ１０４Ａからセンス増幅
器１２０Ａに読出され、特定のメモリ動作に従って、行
レジスタ１０２Ａに選択的にゲートされる。ＳＤＲＡＭ
の列デコーダ１１８Ａが、さらに設けられて、行レジス
タ１０２Ａによって格納されたデータ行の所望の列を選
択する。行デコーダによって選択されたデータ行が行レ
ジスタ１０２Ａにゲートされる読取り動作の後に、およ
びメモリ・バンク・アレイ内の同じデータ行に影響を与
える追加の以降のメモリ動作の発生時に、選択論理ゲー
ト手段１２１Ａが、ビット・ラインに存在する影響され
たデータ行を、行レジスタ１０２Ａにゲートし、これに
より行データ・コヒーレンシを保持する。
【００２８】キャッシュＳＤＲＡＭ１００のプログラミ
ングのための手段１０８を設けて、書込みサイクル中に
工業標準のＳＤＲＡＭの通常動作モードに相当する書込
み転送モード（すなわち、書込み割振りモード）で動作
させ、および書込みサイクル中に交互動作モードに従う
非書込み転送モード（すなわち、非書込み割振りモー
ド）で動作させ、これによりそれぞれ、第１および第２
のキャッシュ・ポリシーの下で動作する。好ましくは、
プログラミング手段は、図７および図８により以下にさ
らに詳細に説明するように、モード・レジスタ１０８を
有している。あるいはまた、プログラミングを、ワイヤ
ボンディングまたは金属マスクのオプションのような他
の手段によって、行うこともできる。
ングのための手段１０８を設けて、書込みサイクル中に
工業標準のＳＤＲＡＭの通常動作モードに相当する書込
み転送モード（すなわち、書込み割振りモード）で動作
させ、および書込みサイクル中に交互動作モードに従う
非書込み転送モード（すなわち、非書込み割振りモー
ド）で動作させ、これによりそれぞれ、第１および第２
のキャッシュ・ポリシーの下で動作する。好ましくは、
プログラミング手段は、図７および図８により以下にさ
らに詳細に説明するように、モード・レジスタ１０８を
有している。あるいはまた、プログラミングを、ワイヤ
ボンディングまたは金属マスクのオプションのような他
の手段によって、行うこともできる。
【００２９】選択論理ゲート手段１２１Ａは、プログラ
ミング手段１０８からの制御信号に応答する。この場合
に、書込み転送モードの際および書込みコマンドの発生
時に、キャッシュ・ポリシーは、次のようになる。すな
わち、選択論理ゲート手段１２１Ａは、前にアクティベ
ートされた行を、ＳＤＲＡＭアレイ１０４Ａから行レジ
スタ１０２Ａに自動的にロードする。さらに、非書込み
転送モードの際および書込みコマンドの発生時に、キャ
ッシュ・ポリシーは、次のようになる。すなわち、選択
論理ゲート手段１２１Ａは、前にアクティベートされた
行を、行レジスタ１０２Ａに転送しない。この場合、後
者の例では、行レジスタ１０２Ａは、独立キャッシュ読
取りバンクとして働き、ＳＤＲＡＭアレイ１０４Ａは、
半独立ＤＲＡＭ書込みバンクとして働く。
ミング手段１０８からの制御信号に応答する。この場合
に、書込み転送モードの際および書込みコマンドの発生
時に、キャッシュ・ポリシーは、次のようになる。すな
わち、選択論理ゲート手段１２１Ａは、前にアクティベ
ートされた行を、ＳＤＲＡＭアレイ１０４Ａから行レジ
スタ１０２Ａに自動的にロードする。さらに、非書込み
転送モードの際および書込みコマンドの発生時に、キャ
ッシュ・ポリシーは、次のようになる。すなわち、選択
論理ゲート手段１２１Ａは、前にアクティベートされた
行を、行レジスタ１０２Ａに転送しない。この場合、後
者の例では、行レジスタ１０２Ａは、独立キャッシュ読
取りバンクとして働き、ＳＤＲＡＭアレイ１０４Ａは、
半独立ＤＲＡＭ書込みバンクとして働く。
【００３０】キャッシュＳＤＲＡＭ１００は、さらに、
第２の同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）バンクを備えることができる。このバン
クは、第２の行デコーダと、第２のセンス増幅器と、第
２の列デコーダとを有している。第２の行デコーダは、
第２のメモリ・バンク・アレイに接続され、第２のメモ
リ・バンク・アレイ内の第２データ行を選択する。第２
のセンス増幅器は、第２のビット・ラインを経て、第２
のメモリ・バンク・アレイに接続され、第２の行デコー
ダによって選択されたデータ行をラッチする。第２の列
デコーダは、データの行の所望の列を選択する。第２の
ランダムにアドレス可能な行レジスタを設けて、第２の
センス増幅器によってラッチされたデータ行を格納す
る。さらに、第２のセンス増幅器と第２の行レジスタと
の間に第２の選択論理ゲート手段を設けて、第２のビッ
ト・ラインに存在するデータ行を、実行される特定のメ
モリ動作に従って、第２の行レジスタに選択的にゲート
する。書込み動作中に第２のＳＤＲＡＭに入力されるデ
ータは、第２のセンス増幅器によって受取られ、第２の
メモリ・バンク・アレイに書込まれる。読取り動作中に
第２のＳＤＲＡＭから出力されるデータは、第２の行レ
ジスタからのみ読出され、第２の行レジスタに含まれる
データの行は、最初に、第２のメモリ・バンク・アレイ
から第２のセンス増幅器に読出され、次に、特定のメモ
リ動作に従って、第２の行レジスタに選択的にゲートさ
れる。
第２の同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）バンクを備えることができる。このバン
クは、第２の行デコーダと、第２のセンス増幅器と、第
２の列デコーダとを有している。第２の行デコーダは、
第２のメモリ・バンク・アレイに接続され、第２のメモ
リ・バンク・アレイ内の第２データ行を選択する。第２
のセンス増幅器は、第２のビット・ラインを経て、第２
のメモリ・バンク・アレイに接続され、第２の行デコー
ダによって選択されたデータ行をラッチする。第２の列
デコーダは、データの行の所望の列を選択する。第２の
ランダムにアドレス可能な行レジスタを設けて、第２の
センス増幅器によってラッチされたデータ行を格納す
る。さらに、第２のセンス増幅器と第２の行レジスタと
の間に第２の選択論理ゲート手段を設けて、第２のビッ
ト・ラインに存在するデータ行を、実行される特定のメ
モリ動作に従って、第２の行レジスタに選択的にゲート
する。書込み動作中に第２のＳＤＲＡＭに入力されるデ
ータは、第２のセンス増幅器によって受取られ、第２の
メモリ・バンク・アレイに書込まれる。読取り動作中に
第２のＳＤＲＡＭから出力されるデータは、第２の行レ
ジスタからのみ読出され、第２の行レジスタに含まれる
データの行は、最初に、第２のメモリ・バンク・アレイ
から第２のセンス増幅器に読出され、次に、特定のメモ
リ動作に従って、第２の行レジスタに選択的にゲートさ
れる。
【００３１】本発明の他の態様によれば、マルチ−バン
ク・アーキテクチャを有するキャッシュ同期ダイナミッ
ク・ランダム・アクセス・メモリ（キャッシュＳＤＲＡ
Ｍ）において、プログラマブル・キャッシュ・ポリシー
を実行する方法は、以下のステップを含んでいる。
ク・アーキテクチャを有するキャッシュ同期ダイナミッ
ク・ランダム・アクセス・メモリ（キャッシュＳＤＲＡ
Ｍ）において、プログラマブル・キャッシュ・ポリシー
を実行する方法は、以下のステップを含んでいる。
【００３２】同期ダイナミック・ランダム・アクセス・
メモリ（ＳＤＲＡＭ）バンクを設けるステップを含み、
このバンクは、メモリ・バンク・アレイに接続された、
メモリ・バンク・アレイ内のデータ行を選択する行デコ
ーダと、ビット・ラインを経てメモリ・バンク・アレイ
に接続された、行デコーダによって選択されたデータ行
をラッチするセンス増幅器と、データ行の所望の列を選
択する列デコーダとを有し、センス増幅器によってラッ
チされたデータ行を格納するランダムにアクセス可能な
行レジスタ（ＲＯＷ ＲＥＧＩＳＴＥＲ）を設けるステ
ップを含み、センス増幅器と行レジスタとの間に設けら
れ、実行されるキャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、ビット・ラインに存在するデータ行
を、行レジスタに選択的にゲートする選択論理ゲート手
段を設けるステップを含み、書込み動作中に前記キャッ
シュＳＤＲＡＭに入力されるデータを、センス増幅器に
よって受取ってメモリ・バンク・アレイに書込み、読取
り動作中にキャッシュＳＤＲＡＭから出力されるデータ
を、行レジスタのみから読出し、行レジスタに含まれる
データ行は、最初に、メモリ・バンク・アレイからセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、行レジスタに選択的にゲートされ、書込みサイク
ル中に工業標準ＳＤＲＡＭの通常動作モードに相当する
書込み転送モードで動作し、および書込みサイクル中に
非書込み転送モードで動作し、これにより、それぞれ第
１および第２のキャッシュ・ポリシーの下で動作するよ
うに、キャッシュＳＤＲＡＭをプログラムするステップ
を含んでいる。
メモリ（ＳＤＲＡＭ）バンクを設けるステップを含み、
このバンクは、メモリ・バンク・アレイに接続された、
メモリ・バンク・アレイ内のデータ行を選択する行デコ
ーダと、ビット・ラインを経てメモリ・バンク・アレイ
に接続された、行デコーダによって選択されたデータ行
をラッチするセンス増幅器と、データ行の所望の列を選
択する列デコーダとを有し、センス増幅器によってラッ
チされたデータ行を格納するランダムにアクセス可能な
行レジスタ（ＲＯＷ ＲＥＧＩＳＴＥＲ）を設けるステ
ップを含み、センス増幅器と行レジスタとの間に設けら
れ、実行されるキャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、ビット・ラインに存在するデータ行
を、行レジスタに選択的にゲートする選択論理ゲート手
段を設けるステップを含み、書込み動作中に前記キャッ
シュＳＤＲＡＭに入力されるデータを、センス増幅器に
よって受取ってメモリ・バンク・アレイに書込み、読取
り動作中にキャッシュＳＤＲＡＭから出力されるデータ
を、行レジスタのみから読出し、行レジスタに含まれる
データ行は、最初に、メモリ・バンク・アレイからセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、行レジスタに選択的にゲートされ、書込みサイク
ル中に工業標準ＳＤＲＡＭの通常動作モードに相当する
書込み転送モードで動作し、および書込みサイクル中に
非書込み転送モードで動作し、これにより、それぞれ第
１および第２のキャッシュ・ポリシーの下で動作するよ
うに、キャッシュＳＤＲＡＭをプログラムするステップ
を含んでいる。
【００３３】さらに、この方法は、選択論理ゲート手段
を設ける工程を含み、この選択論理ゲート手段は、プロ
グラミング手段からの制御信号に応答し、書込み転送モ
ードの際および書込みコマンドの発生時に、キャッシュ
・ポリシーは、選択論理ゲート手段が、前にアクティベ
ートされた行を、ＳＤＲＡＭから行レジスタに自動的に
ロードする。さらに、非書込み転送モードの際および書
込みコマンドの発生時に、キャッシュ・ポリシーは、選
択論理ゲート手段が、前にアクティベートされた行を、
行レジスタに転送しないものであり、後者の例では、行
レジスタは、独立キャッシュ読取りバンクとして働き、
ＳＤＲＡＭバンクは、半独立ＤＲＡＭ書込みバンクとし
て働く。さらに、この方法は、行デコーダによって選択
されたデータ行が、行レジスタのゲートにゲートされる
読取り動作の後に、およびメモリ・バンク・アレイ内の
同一データ行に影響を与える追加の後続の同期メモリ動
作の発生時に、選択論理ゲート手段は、ビット・ライン
に存在する影響を受けたデータ行を、行レジスタにゲー
トし、これにより行データ・コヒーレンシを保持する。
を設ける工程を含み、この選択論理ゲート手段は、プロ
グラミング手段からの制御信号に応答し、書込み転送モ
ードの際および書込みコマンドの発生時に、キャッシュ
・ポリシーは、選択論理ゲート手段が、前にアクティベ
ートされた行を、ＳＤＲＡＭから行レジスタに自動的に
ロードする。さらに、非書込み転送モードの際および書
込みコマンドの発生時に、キャッシュ・ポリシーは、選
択論理ゲート手段が、前にアクティベートされた行を、
行レジスタに転送しないものであり、後者の例では、行
レジスタは、独立キャッシュ読取りバンクとして働き、
ＳＤＲＡＭバンクは、半独立ＤＲＡＭ書込みバンクとし
て働く。さらに、この方法は、行デコーダによって選択
されたデータ行が、行レジスタのゲートにゲートされる
読取り動作の後に、およびメモリ・バンク・アレイ内の
同一データ行に影響を与える追加の後続の同期メモリ動
作の発生時に、選択論理ゲート手段は、ビット・ライン
に存在する影響を受けたデータ行を、行レジスタにゲー
トし、これにより行データ・コヒーレンシを保持する。
【００３４】本発明のプロブラマブル・キャッシュ・ポ
リシー方法は、さらに第２の同期ダイナミック・ランダ
ム・アクセス・メモリ（ＳＤＲＡＭ）バンクを設けるス
テップを含み、このバンクは、第２のメモリ・バンク・
アレイに接続され、第２のメモリ・バンク・アレイ内の
第２のデータ行を選択する第２の行デコーダと、第２の
ビット・ラインを経て第２のメモリ・バンク・アレイに
接続され、第２の行デコーダによって選択された第２の
データ行をラッチする第２のセンス増幅器と、第２のデ
ータ行の所望の列を選択する第２の同期列選択手段とを
有している。第２のランダムにアクセス可能なレジスタ
を設けて、第２のセンス増幅器によってラッチされたデ
ータ行を格納する。第２の選択論理ゲート手段を、第２
のセンス増幅器と第２の行レジスタとの間に設け、実行
されるキャッシュＳＤＲＡＭの特定の同期メモリ動作に
従って、第２のビット・ラインに存在するデータ行を、
第２の行レジスタに選択的にゲートする。書込み動作中
にキャッシュＳＤＲＡＭに入力されるデータを、第２の
センス増幅器によって受取り、第２のメモリ・バンク・
アレイに書込み、読取り動作中に第２のキャッシュＳＤ
ＲＡＭから出力されるデータを、第２の行レジスタから
のみ読出す。第２の行レジスタに含まれるデータ行は、
最初に、第２のメモリ・バンク・アレイから第２のセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、第２の行レジスタに選択的にゲートされる。
リシー方法は、さらに第２の同期ダイナミック・ランダ
ム・アクセス・メモリ（ＳＤＲＡＭ）バンクを設けるス
テップを含み、このバンクは、第２のメモリ・バンク・
アレイに接続され、第２のメモリ・バンク・アレイ内の
第２のデータ行を選択する第２の行デコーダと、第２の
ビット・ラインを経て第２のメモリ・バンク・アレイに
接続され、第２の行デコーダによって選択された第２の
データ行をラッチする第２のセンス増幅器と、第２のデ
ータ行の所望の列を選択する第２の同期列選択手段とを
有している。第２のランダムにアクセス可能なレジスタ
を設けて、第２のセンス増幅器によってラッチされたデ
ータ行を格納する。第２の選択論理ゲート手段を、第２
のセンス増幅器と第２の行レジスタとの間に設け、実行
されるキャッシュＳＤＲＡＭの特定の同期メモリ動作に
従って、第２のビット・ラインに存在するデータ行を、
第２の行レジスタに選択的にゲートする。書込み動作中
にキャッシュＳＤＲＡＭに入力されるデータを、第２の
センス増幅器によって受取り、第２のメモリ・バンク・
アレイに書込み、読取り動作中に第２のキャッシュＳＤ
ＲＡＭから出力されるデータを、第２の行レジスタから
のみ読出す。第２の行レジスタに含まれるデータ行は、
最初に、第２のメモリ・バンク・アレイから第２のセン
ス増幅器に読出され、次に、特定の同期メモリ動作に従
って、第２の行レジスタに選択的にゲートされる。
【００３５】動作の転送モードおよび非書込み転送モー
ドをさらに説明すると、本発明は、プログラマブル・キ
ャッシュ・ポリシーを組入れて、最大のデバイス・フレ
キシビリティを与える。この特徴は、キャッシュＳＤＲ
ＡＭのユーザが、特定の応用に対してキャッシュＳＤＲ
ＡＭのキャッシュを最適化することを可能にし、その結
果、最適のメモリ性能および互換性が得られる。本発明
について、モード・レジスタ１０８が、図４，図５およ
び図８に示すように、好適に用いられて、特定の対応
に、動作の書込み転送モードまたは非書込み転送モード
のいずれが用いられるかを選択する。モード・レジスタ
・セット・サイクルの際、通常／書込み割振り（書込み
転送）モードまたは非書込み割振り（非書込み転送）モ
ードが、図８に示すように、アドレス・ラインＡ７〜Ａ
１１の内容に基づいて選択される。
ドをさらに説明すると、本発明は、プログラマブル・キ
ャッシュ・ポリシーを組入れて、最大のデバイス・フレ
キシビリティを与える。この特徴は、キャッシュＳＤＲ
ＡＭのユーザが、特定の応用に対してキャッシュＳＤＲ
ＡＭのキャッシュを最適化することを可能にし、その結
果、最適のメモリ性能および互換性が得られる。本発明
について、モード・レジスタ１０８が、図４，図５およ
び図８に示すように、好適に用いられて、特定の対応
に、動作の書込み転送モードまたは非書込み転送モード
のいずれが用いられるかを選択する。モード・レジスタ
・セット・サイクルの際、通常／書込み割振り（書込み
転送）モードまたは非書込み割振り（非書込み転送）モ
ードが、図８に示すように、アドレス・ラインＡ７〜Ａ
１１の内容に基づいて選択される。
【００３６】新しい行アクティベートの後に、書込みコ
マンドが発生すると、モード・レジスタ１０８が照会さ
れて、センス増幅器（１０６Ａ，１０６Ｂ）からのデー
タがキャッシュ（１０２Ａ，１０２Ｂ）にロードされる
か否か、すなわちセンス増幅器からのワードライン・デ
ータをキャッシュに転送するか否かを決定する。モード
・レジスタ１０８が、キャッシュＳＤＲＡＭ１００チッ
プが書込み転送モードにあることを指示すれば、書込み
コマンドは、センス増幅器のデータを、ＳＤＲＡＭアレ
イ（１０４Ａ，１０４Ｂ）からキャッシュ（１０２Ａ，
１０２Ｂ）へロードさせる。モード・レジスタ１０８
が、キャッシュＳＤＲＡＭ１００チップが非書込み転送
モードにあることを指示すれば、書込みコマンドは、キ
ャッシュ（１０２Ａ，１０２Ｂ）へのセンス増幅器のデ
ータの自動転送を生じさせない。書込みヒットが発生す
るならば（すなわち、書込みページが既にキャッシュに
あると）、キャッシュＳＤＲＡＭ１００は、データがＤ
ＲＡＭアレイ（１０４Ａ，１０４Ｂ）に書込まれると、
自動的にキャッシュを更新する（図７および図８参
照）。
マンドが発生すると、モード・レジスタ１０８が照会さ
れて、センス増幅器（１０６Ａ，１０６Ｂ）からのデー
タがキャッシュ（１０２Ａ，１０２Ｂ）にロードされる
か否か、すなわちセンス増幅器からのワードライン・デ
ータをキャッシュに転送するか否かを決定する。モード
・レジスタ１０８が、キャッシュＳＤＲＡＭ１００チッ
プが書込み転送モードにあることを指示すれば、書込み
コマンドは、センス増幅器のデータを、ＳＤＲＡＭアレ
イ（１０４Ａ，１０４Ｂ）からキャッシュ（１０２Ａ，
１０２Ｂ）へロードさせる。モード・レジスタ１０８
が、キャッシュＳＤＲＡＭ１００チップが非書込み転送
モードにあることを指示すれば、書込みコマンドは、キ
ャッシュ（１０２Ａ，１０２Ｂ）へのセンス増幅器のデ
ータの自動転送を生じさせない。書込みヒットが発生す
るならば（すなわち、書込みページが既にキャッシュに
あると）、キャッシュＳＤＲＡＭ１００は、データがＤ
ＲＡＭアレイ（１０４Ａ，１０４Ｂ）に書込まれると、
自動的にキャッシュを更新する（図７および図８参
照）。
【００３７】キャッシュＳＤＲＡＭが書込み転送（通
常）モードで用いられる例では、書込みミスは、新しい
データ行を、アクティベートさせ、ＳＤＲＡＭアレイ
（１０４Ａ，１０４Ｂ）からキャッシュ（１０２Ａ，１
０２Ｂ）へ転送させて、キャッシュ（１０２Ａ，１０２
Ｂ）に格納された前の情報を上書きする。読取り動作
は、常に、キャッシュ（１０２Ａ，１０２Ｂ）をロード
するので、ＳＤＲＡＭセンス増幅器（１０６Ａ，１０６
Ｂ）内の行データは、書込みまたは読取りコマンドが与
えられた後のキャッシュ・データに常に等しくなる。し
たがって、書込み転送モードでは、１つのバンク（１０
４Ａ，１０４Ｂ）あたり、たった１つのＤＲＡＭキャッ
シュが、読取りまたは書込みのために利用できる（図７
参照）。
常）モードで用いられる例では、書込みミスは、新しい
データ行を、アクティベートさせ、ＳＤＲＡＭアレイ
（１０４Ａ，１０４Ｂ）からキャッシュ（１０２Ａ，１
０２Ｂ）へ転送させて、キャッシュ（１０２Ａ，１０２
Ｂ）に格納された前の情報を上書きする。読取り動作
は、常に、キャッシュ（１０２Ａ，１０２Ｂ）をロード
するので、ＳＤＲＡＭセンス増幅器（１０６Ａ，１０６
Ｂ）内の行データは、書込みまたは読取りコマンドが与
えられた後のキャッシュ・データに常に等しくなる。し
たがって、書込み転送モードでは、１つのバンク（１０
４Ａ，１０４Ｂ）あたり、たった１つのＤＲＡＭキャッ
シュが、読取りまたは書込みのために利用できる（図７
参照）。
【００３８】再び図９において、書込み転送モードの詳
細な説明を行う。読取りミスが発生すると、バンク・ア
クティベート・コマンドが、新しい行に対して発行され
なければならない。時間ｔRCD の後、読取りコマンドま
たは自動プリチャージ・コマンドによる読取りコマンド
を、新しい行からデータをアクセスするために、キャッ
シュＳＤＲＡＭに与えることができる。時刻Ｔ０に読取
りコマンドが発生されると、行Ｘからのデータが、同一
クロック・サイクルでＳＤＲＡＭバンクからキャッシュ
に転送される。自動プリチャージ機能が呼出されると、
ＤＲＡＭプリチャージが、読取りコマンドに続くクロッ
ク・サイクルで開始する。２クロック・サイクル後に、
ＳＤＲＡＭバンクが、クローズまたはプリチャージさ
れ、および同一バンクからの新しい行Ｙをアクティベー
トすることができる（クロック時刻Ｔ３）。時刻Ｔ５で
書込みコマンドが発行されると、キャッシュＳＤＲＡＭ
は、センス増幅器のデータ（行Ｙ）を、キャッシュに転
送する。この時点で、ＳＤＲＡＭセンス増幅器およびキ
ャッシュは、同じ情報（行Ｙ）を保持している。以降の
読取りコマンドは、キャッシュからの行Ｙの列データを
読取る（図９の時刻Ｔ７〜Ｔ９参照）。同様に、以降の
書込みコマンドは、センス増幅器に保持されている行Ｙ
にデータを同時に書込み、キャッシュの行Ｙを更新す
る。
細な説明を行う。読取りミスが発生すると、バンク・ア
クティベート・コマンドが、新しい行に対して発行され
なければならない。時間ｔRCD の後、読取りコマンドま
たは自動プリチャージ・コマンドによる読取りコマンド
を、新しい行からデータをアクセスするために、キャッ
シュＳＤＲＡＭに与えることができる。時刻Ｔ０に読取
りコマンドが発生されると、行Ｘからのデータが、同一
クロック・サイクルでＳＤＲＡＭバンクからキャッシュ
に転送される。自動プリチャージ機能が呼出されると、
ＤＲＡＭプリチャージが、読取りコマンドに続くクロッ
ク・サイクルで開始する。２クロック・サイクル後に、
ＳＤＲＡＭバンクが、クローズまたはプリチャージさ
れ、および同一バンクからの新しい行Ｙをアクティベー
トすることができる（クロック時刻Ｔ３）。時刻Ｔ５で
書込みコマンドが発行されると、キャッシュＳＤＲＡＭ
は、センス増幅器のデータ（行Ｙ）を、キャッシュに転
送する。この時点で、ＳＤＲＡＭセンス増幅器およびキ
ャッシュは、同じ情報（行Ｙ）を保持している。以降の
読取りコマンドは、キャッシュからの行Ｙの列データを
読取る（図９の時刻Ｔ７〜Ｔ９参照）。同様に、以降の
書込みコマンドは、センス増幅器に保持されている行Ｙ
にデータを同時に書込み、キャッシュの行Ｙを更新す
る。
【００３９】ＳＤＲＡＭセンス増幅器１０２Ａおよびキ
ャッシュ１０６Ａは、読取りまたは書込みコマンドが発
行された後に、同一の行を常に保持するので、メモリ・
コントローラ（図示せず）は、キャッシュＳＤＲＡＭの
１バンクあたり、ただ１つのページ・タグを必要とす
る。これは、工業標準ＳＤＲＡＭに要求される１バンク
あたり、同一数のページ・タグである。さらに、ＳＤＲ
ＡＭ／キャッシュ・バンク（１０４Ａ，１０２Ａ）の制
御は、標準ＳＤＲＡＭのＤＲＡＭバンクの制御と同じで
ある。標準ＳＤＲＡＭとのさらなる互換性のためには、
書込み転送モードのバイナリ・コードは、工業標準ＳＤ
ＲＡＭの通常動作モードに対するコードに相当する（図
８参照）。これらの特徴は、キャッシュＳＤＲＡＭを、
ＳＤＲＡＭと１００％互換性があるようにすることを助
け、既存のメモリ・コントローラおよびシステム（図示
せず）になんらの変更を行うことなく、キャッシュＳＤ
ＲＡＭが標準ＳＤＲＡＭに置換わることを可能にする。
ャッシュ１０６Ａは、読取りまたは書込みコマンドが発
行された後に、同一の行を常に保持するので、メモリ・
コントローラ（図示せず）は、キャッシュＳＤＲＡＭの
１バンクあたり、ただ１つのページ・タグを必要とす
る。これは、工業標準ＳＤＲＡＭに要求される１バンク
あたり、同一数のページ・タグである。さらに、ＳＤＲ
ＡＭ／キャッシュ・バンク（１０４Ａ，１０２Ａ）の制
御は、標準ＳＤＲＡＭのＤＲＡＭバンクの制御と同じで
ある。標準ＳＤＲＡＭとのさらなる互換性のためには、
書込み転送モードのバイナリ・コードは、工業標準ＳＤ
ＲＡＭの通常動作モードに対するコードに相当する（図
８参照）。これらの特徴は、キャッシュＳＤＲＡＭを、
ＳＤＲＡＭと１００％互換性があるようにすることを助
け、既存のメモリ・コントローラおよびシステム（図示
せず）になんらの変更を行うことなく、キャッシュＳＤ
ＲＡＭが標準ＳＤＲＡＭに置換わることを可能にする。
【００４０】キャッシュＳＤＲＡＭが非書込み転送モー
ドに置かれると、書込みミスは、新しい行を、キャッシ
ュに転送しない（図７参照）。代わりに、新しい行が、
ＤＲＡＭセンス増幅器において更新され、これにより、
キャッシュの内容が影響されないままとする。このこと
は、キャッシュＳＤＲＡＭが、同一のＤＲＡＭバンクに
おいて、読取りページおよび書込みを同時にオープンさ
せることを、都合良く可能にする。
ドに置かれると、書込みミスは、新しい行を、キャッシ
ュに転送しない（図７参照）。代わりに、新しい行が、
ＤＲＡＭセンス増幅器において更新され、これにより、
キャッシュの内容が影響されないままとする。このこと
は、キャッシュＳＤＲＡＭが、同一のＤＲＡＭバンクに
おいて、読取りページおよび書込みを同時にオープンさ
せることを、都合良く可能にする。
【００４１】再び図１０を参照して、非書込み転送モー
ドについて、さらに説明する。読取りミスが発生する
と、バンク・アクティベート・コマンドが発行されて、
新しい行をアクティベートしなければならない。時間ｔ
RCD の後に、新しい行からのデータをアクセスするため
に、読取りコマンドをキャッシュＳＤＲＡＭに与えるこ
とができる。読取りコマンドが時刻Ｔ０で発生される
と、行Ｘからのデータは、同一クロック・サイクルで、
ＳＤＲＡＭからキャッシュに転送される。自動プリチャ
ージ機能が呼出されると、ＳＤＲＡＭプリチャージが、
読取りコマンドに続くクロック・サイクルで開始され
る。２クロック・サイクルの後、ＳＤＲＡＭバンクがク
ローズされ、新しい行Ｙをアクティベートすることがで
きる。書込みコマンドが、時刻Ｔ５で発行されると、キ
ャッシュＳＤＲＡＭは、行Ｙをキャッシュにロードしな
い。代わりに、書込みデータを用いて、ＳＤＲＡＭセン
ス増幅器１０６Ａを更新し、キャッシュ１０２Ａは影響
を受けないままである。この時点で、列読取り／書込み
が発生するバンク内にはオープンしている２つの行（行
Ｘおよび行Ｙ）がある。以降の読取りコマンドは、キャ
ッシュ内の行Ｘから列データを読取る（図１０の時刻Ｔ
７〜Ｔ９を参照）。同様に、以降の書込みコマンドは、
データをＳＤＲＡＭ内の行Ｙに書込む。読取りコマンド
に続いて、ＳＤＲＡＭがプリチャージされず、行Ｙが再
アクティベートされなければ、データを行Ｙから読取る
ことができない。同様に、書込みコマンドに続いて、Ｓ
ＤＲＡＭがプリチャージされず、行Ｘが再アクティベー
トされなければ、データを行Ｘに書込むことができな
い。
ドについて、さらに説明する。読取りミスが発生する
と、バンク・アクティベート・コマンドが発行されて、
新しい行をアクティベートしなければならない。時間ｔ
RCD の後に、新しい行からのデータをアクセスするため
に、読取りコマンドをキャッシュＳＤＲＡＭに与えるこ
とができる。読取りコマンドが時刻Ｔ０で発生される
と、行Ｘからのデータは、同一クロック・サイクルで、
ＳＤＲＡＭからキャッシュに転送される。自動プリチャ
ージ機能が呼出されると、ＳＤＲＡＭプリチャージが、
読取りコマンドに続くクロック・サイクルで開始され
る。２クロック・サイクルの後、ＳＤＲＡＭバンクがク
ローズされ、新しい行Ｙをアクティベートすることがで
きる。書込みコマンドが、時刻Ｔ５で発行されると、キ
ャッシュＳＤＲＡＭは、行Ｙをキャッシュにロードしな
い。代わりに、書込みデータを用いて、ＳＤＲＡＭセン
ス増幅器１０６Ａを更新し、キャッシュ１０２Ａは影響
を受けないままである。この時点で、列読取り／書込み
が発生するバンク内にはオープンしている２つの行（行
Ｘおよび行Ｙ）がある。以降の読取りコマンドは、キャ
ッシュ内の行Ｘから列データを読取る（図１０の時刻Ｔ
７〜Ｔ９を参照）。同様に、以降の書込みコマンドは、
データをＳＤＲＡＭ内の行Ｙに書込む。読取りコマンド
に続いて、ＳＤＲＡＭがプリチャージされず、行Ｙが再
アクティベートされなければ、データを行Ｙから読取る
ことができない。同様に、書込みコマンドに続いて、Ｓ
ＤＲＡＭがプリチャージされず、行Ｘが再アクティベー
トされなければ、データを行Ｘに書込むことができな
い。
【００４２】上述した非書込み転送モード・セットアッ
プは、次のようなシステム（図示せず）に対して理想的
である。すなわち、メモリの１ページからデータを読取
って、データを処理し、その結果を、メモリの異なるペ
ージに書戻すシステムである。この場合、キャッシュＳ
ＤＲＡＭは、読取りページおよび書込みページの両方
を、同一のバンクにおいて同時にオープンさせることが
できる。さらに、データ・コピー動作およびデータ移動
動作が多く発生する応用は、本発明に従ってキャッシュ
ＳＤＲＡＭの非書込み転送モードを用いる性能上の利点
を有利に獲得することができる。
プは、次のようなシステム（図示せず）に対して理想的
である。すなわち、メモリの１ページからデータを読取
って、データを処理し、その結果を、メモリの異なるペ
ージに書戻すシステムである。この場合、キャッシュＳ
ＤＲＡＭは、読取りページおよび書込みページの両方
を、同一のバンクにおいて同時にオープンさせることが
できる。さらに、データ・コピー動作およびデータ移動
動作が多く発生する応用は、本発明に従ってキャッシュ
ＳＤＲＡＭの非書込み転送モードを用いる性能上の利点
を有利に獲得することができる。
【００４３】このようにキャッシュＳＤＲＡＭ１００
は、ＳＤＲＡＭに対し進化的な改良を示す。例えば、キ
ャッシュＳＤＲＡＭ１００の構成は、工業標準のＳＤＲ
ＡＭ（例えば、１６ＭビットＳＤＲＡＭ）とバックワー
ド互換性を保持するように、実現されている。本発明の
キャッシュＳＤＲＡＭ１００は、次のようにすることに
よって、ＳＤＲＡＭとのバックワード互換性を保持す
る。すなわち、（ｉ）ＳＤＲＡＭコマンド，アドレス，
データ・セットアップ／ホールド時間をサポートし、
（ｉｉ）工業標準の１６ＭビットＳＤＲＡＭと同じピン
・アウトおよびパッケージを用い、（ｉｉｉ）ＳＤＲＡ
Ｍと同じコマンド，定義，コマンド・シーケンス，真理
値表を用い、（ｉｖ）すべての動作周波数で３つのＣＡ
Ｓ待ち時間の動作に対するサポートを与える。前記（ｉ
ｖ）について簡単に説明すると、キャッシュＳＤＲＡＭ
は、２つのＣＡＳ待ち時間に対し８３ＭＨｚ〜１３３Ｍ
Ｈｚの範囲の周波数で動作する。すべてのこれらの周波
数で動作するためには、標準ＳＤＲＡＭは３のＣＡＳ待
ち時間を必要とする。その結果、キャッシュＳＤＲＡＭ
は、その動作周波数で、２および３のＣＡＳ待ち時間の
動作をサポートする。例えば、１００ＭＨｚＣＡＳ待ち
時間キャッシュＳＤＲＡＭ部分は、１００ＭＨｚＣＡＳ
待ち時間３ＳＤＲＡＭコントロールで動作する。しか
し、ＳＤＲＡＭコントロールが、キャッシュＳＤＲＡＭ
の性能改良を利用しないならば、キャッシュＳＤＲＡＭ
の性能は、この状況におけるＳＤＲＡＭと同じである。
は、ＳＤＲＡＭに対し進化的な改良を示す。例えば、キ
ャッシュＳＤＲＡＭ１００の構成は、工業標準のＳＤＲ
ＡＭ（例えば、１６ＭビットＳＤＲＡＭ）とバックワー
ド互換性を保持するように、実現されている。本発明の
キャッシュＳＤＲＡＭ１００は、次のようにすることに
よって、ＳＤＲＡＭとのバックワード互換性を保持す
る。すなわち、（ｉ）ＳＤＲＡＭコマンド，アドレス，
データ・セットアップ／ホールド時間をサポートし、
（ｉｉ）工業標準の１６ＭビットＳＤＲＡＭと同じピン
・アウトおよびパッケージを用い、（ｉｉｉ）ＳＤＲＡ
Ｍと同じコマンド，定義，コマンド・シーケンス，真理
値表を用い、（ｉｖ）すべての動作周波数で３つのＣＡ
Ｓ待ち時間の動作に対するサポートを与える。前記（ｉ
ｖ）について簡単に説明すると、キャッシュＳＤＲＡＭ
は、２つのＣＡＳ待ち時間に対し８３ＭＨｚ〜１３３Ｍ
Ｈｚの範囲の周波数で動作する。すべてのこれらの周波
数で動作するためには、標準ＳＤＲＡＭは３のＣＡＳ待
ち時間を必要とする。その結果、キャッシュＳＤＲＡＭ
は、その動作周波数で、２および３のＣＡＳ待ち時間の
動作をサポートする。例えば、１００ＭＨｚＣＡＳ待ち
時間キャッシュＳＤＲＡＭ部分は、１００ＭＨｚＣＡＳ
待ち時間３ＳＤＲＡＭコントロールで動作する。しか
し、ＳＤＲＡＭコントロールが、キャッシュＳＤＲＡＭ
の性能改良を利用しないならば、キャッシュＳＤＲＡＭ
の性能は、この状況におけるＳＤＲＡＭと同じである。
【００４４】機能性の点から、本発明によるキャッシュ
ＳＤＲＡＭを、標準ＳＤＲＡＭとプラグ互換性とするこ
とができる。さらに、ＳＤＲＡＭ制御信号が与えられる
と、標準ＳＤＲＡＭのように動作するのに、ここで示す
ようにプログラムすることができる。
ＳＤＲＡＭを、標準ＳＤＲＡＭとプラグ互換性とするこ
とができる。さらに、ＳＤＲＡＭ制御信号が与えられる
と、標準ＳＤＲＡＭのように動作するのに、ここで示す
ようにプログラムすることができる。
【００４５】ここで説明するように、キャッシュＳＤＲ
ＡＭは、標準ＳＤＲＡＭの性能制限を、有利に解決す
る。例えば、キャッシュＳＤＲＡＭは、すべての読取り
動作を、行レジスタから発生させることによって、標準
ＳＤＲＡＭの列待ち時間を減少させる。さらに、キャッ
シュＳＤＲＡＭは、同一バンクでの並行動作をサポート
することによってメモリ性能を増大させる。したがっ
て、ＳＤＲＡＭの待ち時間を隠すためには、アクセスを
パイプラインし、コマンドをオーバラップさせることが
できる。これらの変化は、同一のクロック周波数で、標
準ＳＤＲＡＭに対し２倍以上のメモリ性能につながる
（図１２および図１３）。キャッシュＳＤＲＡＭの構成
は、ユーザが、メモリ・バンド幅を最大限に利用し、す
べてのメモリ・アクセスに対して待ち状態を排除するこ
とを可能にする進化的変化を示している。
ＡＭは、標準ＳＤＲＡＭの性能制限を、有利に解決す
る。例えば、キャッシュＳＤＲＡＭは、すべての読取り
動作を、行レジスタから発生させることによって、標準
ＳＤＲＡＭの列待ち時間を減少させる。さらに、キャッ
シュＳＤＲＡＭは、同一バンクでの並行動作をサポート
することによってメモリ性能を増大させる。したがっ
て、ＳＤＲＡＭの待ち時間を隠すためには、アクセスを
パイプラインし、コマンドをオーバラップさせることが
できる。これらの変化は、同一のクロック周波数で、標
準ＳＤＲＡＭに対し２倍以上のメモリ性能につながる
（図１２および図１３）。キャッシュＳＤＲＡＭの構成
は、ユーザが、メモリ・バンド幅を最大限に利用し、す
べてのメモリ・アクセスに対して待ち状態を排除するこ
とを可能にする進化的変化を示している。
【００４６】本発明を、特定の実施例によって説明した
が、当業者であれば、種々の変形が可能であり、本発明
の趣旨と範囲から逸脱することなく、本発明の他の実施
例を実現できることがわかるであろう。
が、当業者であれば、種々の変形が可能であり、本発明
の趣旨と範囲から逸脱することなく、本発明の他の実施
例を実現できることがわかるであろう。
【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）マルチ−バンク・アーキテクチャおよびプログラ
マブル・キャッシュ・ポリシーを有するキャッシュ同期
ダイナミック・ランダム・アクセス・メモリ（キャッシ
ュＳＤＲＡＭ）デバイスにおいて、同期ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを備
え、このバンクは、メモリ・バンク・アレイに接続され
た、前記メモリ・バンク・アレイ内のデータ行を選択す
る行デコーダと、ビット・ラインを経て前記メモリ・バ
ンク・アレイに接続された、前記行デコーダによって選
択された前記データ行をラッチするセンス増幅器と、前
記データ行の所望の列を選択する同期列選択手段とを有
し、前記センス増幅器によってラッチされたデータ行を
格納するランダムにアクセス可能な行レジスタを備え、
前記センス増幅器と前記行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記ビット・ラインに存在する前記デ
ータ行を、前記行レジスタに選択的にゲートする選択論
理ゲート手段を備え、書込み動作中に前記キャッシュＳ
ＤＲＡＭに入力されるデータを、前記センス増幅器によ
って受取って、前記メモリ・バンク・アレイに書込み、
読取り動作中に前記キャッシュＳＤＲＡＭから出力され
るデータを、前記行レジスタのみから読出し、前記行レ
ジスタに含まれる前記データ行は、最初に、前記メモリ
・バンク・アレイから前記センス増幅器に読出され、次
に、前記特定の同期メモリ動作に従って、前記行レジス
タに選択的にゲートされ、書込みサイクル中に標準ＳＤ
ＲＡＭの通常動作モードに相当する書込み転送モードで
動作し、および書込みサイクル中に交互動作モードに従
う非書込み転送モードで動作し、これにより、それぞれ
第１および第２のキャッシュ・ポリシーの下で動作する
ように、前記キャッシュＳＤＲＡＭをプログラムする手
段を備える、ことを特徴とするキャッシュＳＤＲＡＭ。 （２）前記選択論理ゲート手段は、前記プログラミング
手段からの制御信号に応答し、書込み転送モードの際、
および書込みコマンドの発生時に、前記キャッシュ・ポ
リシーは、前記選択論理ゲート手段が、前にアクティベ
ートされた行を、前記センス増幅器から前記行レジスタ
に自動的にロードするものであり、さらに、非書込み転
送モードの際および書込みコマンドの発生時に、キャッ
シュ・ポリシーは、前記選択論理ゲート手段が、前にア
クティベートされた行を、前記行レジスタに転送しない
ものであり、後者の例では、前記行レジスタは、独立キ
ャッシュ読取りバンクとして働き、前記メモリ・バンク
・アレイは、半独立ＤＲＡＭ書込みバンクとして働く、
ことを特徴とする上記（１）に記載のキャッシュＳＤＲ
ＡＭデバイス。 （３）前記ＳＤＲＡＭバンクの同期列選択手段は、さら
に、前記行レジスタによって格納されたデータ行の所望
の列を選択する、ことを特徴とする上記（１）に記載の
キャッシュＳＤＲＡＭデバイス。 （４）前記行デコーダによって選択されたデータ行が、
前記行レジスタにゲートされる読取り動作の後に、およ
び前記メモリ・バンクアレイ内の同一データ行に影響を
与える追加の後続の同期メモリ動作の発生時に、前記選
択論理ゲート手段は、ビット・ラインに存在する影響を
受けたデータ行を、前記行レジスタにゲートし、これに
より行データ・コヒーレンシを保持する、ことを特徴と
する上記（１）に記載のキャッシュＳＤＲＡＭデバイ
ス。 （５）第２の同期ダイナミック・ランダム・アクセス・
メモリ（ＳＤＲＡＭ）バンクを備え、このバンクは、第
２のメモリ・バンク・アレイに接続された、前記第２の
メモリ・バンク・アレイ内の第２のデータ行を選択する
第２の行デコーダと、第２のビット・ラインを経て前記
第２のメモリ・バンク・アレイに接続された、前記第２
の行デコーダによって選択された前記第２のデータ行を
ラッチする第２のセンス増幅器と、前記第２のデータ行
の所望の列を選択する第２の同期列選択手段とを有し、
前記第２のセンス増幅器によってラッチされたデータ行
を格納する第２のランダムにアクセス可能な行レジスタ
を備え、前記第２のセンス増幅器と前記第２の行レジス
タとの間に設けられ、実行される前記キャッシュＳＤＲ
ＡＭの特定の同期メモリ動作に従って、前記第２のビッ
ト・ラインに存在する前記データ行を、前記第２の行レ
ジスタに選択的にゲートする第２の選択論理ゲート手段
を備え、書込み動作中に前記キャッシュＳＤＲＡＭの前
記第２のＳＤＲＡＭバンクに入力されるデータを、前記
第２のセンス増幅器によって受取って、前記第２のメモ
リ・バンク・アレイに書込み、読取り動作中に前記第２
のキャッシュＳＤＲＡＭから出力されるデータを、前記
第２の行レジスタのみから読出し、前記第２の行レジス
タに含まれる前記データ行は、最初に、前記第２のメモ
リ・バンク・アレイから前記第２のセンス増幅器に読出
され、次に、前記特定の同期メモリ動作に従って、前記
第２の行レジスタに選択的にゲートされる、ことを特徴
とする上記（１）に記載のキャッシュＳＤＲＡＭデバイ
ス。 （６）前記プログラミング手段が、モード・レジスタを
有する、ことを特徴とする上記（１）に記載のキャッシ
ュＳＤＲＡＭデバイス。 （７）前記プログラミング手段が、ワイヤ・ボンディン
グ・プログラム・オプションを有する、ことを特徴とす
る上記（１）に記載のキャッシュＳＤＲＡＭデバイス。 （８）前記プログラミング手段が、金属マスク・プログ
ラミング・オプションを有する、ことを特徴とする上記
（１）に記載のキャッシュＳＤＲＡＭデバイス。 （９）マルチ−バンク・アーキテクチャを有するキャッ
シュ同期ダイナミック・ランダム・アクセス・メモリ
（キャッシュＳＤＲＡＭ）デバイスにおいて、プログラ
マブル・キャッシュ・ポリシーを実行する方法であっ
て、同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）バンクを設けるステップを含み、このバ
ンクは、メモリ・バンク・アレイに接続された、前記メ
モリ・バンク・アレイ内のデータ行を選択する行デコー
ダと、ビット・ラインを経て前記メモリ・バンク・アレ
イに接続された、前記行デコーダによって選択された前
記データ行をラッチするセンス増幅器と、前記データ行
の所望の列を選択する同期列選択手段とを有し、前記セ
ンス増幅器によってラッチされたデータ行を格納するラ
ンダムにアクセス可能な行レジスタを設けるステップを
含み、前記センス増幅器と前記行レジスタとの間に設け
られ、実行される前記キャッシュＳＤＲＡＭの特定の同
期メモリ動作に従って、前記ビット・ラインに存在する
前記データ行を、前記行レジスタに選択的にゲートする
選択論理ゲート手段を設けるステップを含み、書込み動
作中に前記キャッシュＳＤＲＡＭに入力されるデータ
を、前記センス増幅器によって受取って、前記メモリ・
バンク・アレイに書込み、読取り動作中に前記キャッシ
ュＳＤＲＡＭから出力されるデータを、前記行レジスタ
のみから読出し、前記行レジスタに含まれる前記データ
行は、最初に、前記メモリ・バンク・アレイから前記セ
ンス増幅器に読出され、次に、前記特定の同期メモリ動
作に従って、前記行レジスタに選択的にゲートされ、書
込みサイクル中に標準ＳＤＲＡＭの通常動作モードに相
当する書込み転送モードで動作し、および書込みサイク
ル中に交互動作モードに従う非書込み転送モードで動作
し、これにより、それぞれ第１および第２のキャッシュ
・ポリシーの下で動作するように、前記キャッシュＳＤ
ＲＡＭをプログラムするステップを含む、ことを特徴と
するプログラマブル・ポリシー実行方法。 （１０）前記選択論理ゲート手段は、前記プログラミン
グ手段からの制御信号に応答し、書込み転送モードの
際、および書込みコマンドの発生時に、前記キャッシュ
・ポリシーは、前記選択論理ゲート手段が、前にアクテ
ィベートされた行を、前記センス増幅器から前記行レジ
スタに自動的にロードするものであり、さらに、非書込
み転送モードの際および書込みコマンドの発生時に、キ
ャッシュ・ポリシーは、前記選択論理ゲート手段が、前
にアクティベートされた行を、前記行レジスタに転送し
ないものであり、後者の例では、前記行レジスタは、独
立キャッシュ読取りバンクとして働き、前記メモリ・バ
ンク・アレイは、半独立ＤＲＡＭ書込みバンクとして働
く、ことを特徴とする上記（９）に記載のプログラマブ
ル・ポリシー実行方法。 （１１）前記行デコーダによって選択されたデータ行
が、前記行レジスタのゲートにゲートされる読取り動作
の後に、および前記メモリ・バンク・アレイ内の同一デ
ータ行に影響を与える追加の後続の同期メモリ動作の発
生時に、前記選択論理ゲート手段は、ビット・ラインに
存在する影響を受けたデータ行を、前記行レジスタにゲ
ートし、これにより行データ・コヒーレンシを保持す
る、ことを特徴とする上記（９）に記載のプログラマブ
ル・ポリシー実行方法。 （１２）第２の同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクを設けるステップを含
み、このバンクは、第２のメモリ・バンク・アレイに接
続され、前記第２のメモリ・バンク・アレイ内の第２の
データ行を選択する第２の行デコーダと、第２のビット
・ラインを経て前記第２のメモリ・バンク・アレイに接
続され、前記第２の行デコーダによって選択された前記
第２のデータ行をラッチする第２のセンス増幅器と、前
記第２のデータ行の所望の列を選択する第２の同期列選
択手段とを有し、前記第２のセンス増幅器によってラッ
チされたデータ行を格納する第２のランダムにアクセス
可能なレジスタを設けるステップを含み、前記第２のセ
ンス増幅器と前記第２の行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記第２のビット・ラインに存在する
前記データ行を、前記第２の行レジスタに選択的にゲー
トする第２の選択論理ゲート手段を設けるステップを含
み、書込み動作中に前記キャッシュＳＤＲＡＭに入力さ
れるデータを、前記第２のセンス増幅器によって受取っ
て、前記第２のメモリ・バンク・アレイに書込み、読取
り動作中に前記第２のキャッシュＳＤＲＡＭから出力さ
れるデータを、前記第２の行レジスタのみから読出し、
前記第２の行レジスタに含まれる前記データ行は、最初
に、前記第２のメモリ・バンク・アレイから前記第２の
センス増幅器に読出され、次に、前記特定の同期メモリ
動作に従って、前記第２の行レジスタに選択的にゲート
される、ことを特徴とする上記（９）に記載のプログラ
マブル・ポリシー実行方法。 （１３）前記キャッシュＳＤＲＡＭプログラミングは、
モード・レジスタの利用を含む、ことを特徴とする上記
（９）に記載のプログラマブル・ポリシー実行方法。 （１４）前記キャッシュＳＤＲＡＭプログラミングは、
ワイヤ・ボンディング・オプションの利用を含む、こと
を特徴とする上記（９）に記載のプログラマブル・ポリ
シー実行方法。 （１５）前記キャッシュＳＤＲＡＭプログラミングは、
金属マスク・オプションの利用を含む、ことを特徴とす
る上記（９）に記載のプログラマブル・ポリシー実行方
法。
の事項を開示する。 （１）マルチ−バンク・アーキテクチャおよびプログラ
マブル・キャッシュ・ポリシーを有するキャッシュ同期
ダイナミック・ランダム・アクセス・メモリ（キャッシ
ュＳＤＲＡＭ）デバイスにおいて、同期ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを備
え、このバンクは、メモリ・バンク・アレイに接続され
た、前記メモリ・バンク・アレイ内のデータ行を選択す
る行デコーダと、ビット・ラインを経て前記メモリ・バ
ンク・アレイに接続された、前記行デコーダによって選
択された前記データ行をラッチするセンス増幅器と、前
記データ行の所望の列を選択する同期列選択手段とを有
し、前記センス増幅器によってラッチされたデータ行を
格納するランダムにアクセス可能な行レジスタを備え、
前記センス増幅器と前記行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記ビット・ラインに存在する前記デ
ータ行を、前記行レジスタに選択的にゲートする選択論
理ゲート手段を備え、書込み動作中に前記キャッシュＳ
ＤＲＡＭに入力されるデータを、前記センス増幅器によ
って受取って、前記メモリ・バンク・アレイに書込み、
読取り動作中に前記キャッシュＳＤＲＡＭから出力され
るデータを、前記行レジスタのみから読出し、前記行レ
ジスタに含まれる前記データ行は、最初に、前記メモリ
・バンク・アレイから前記センス増幅器に読出され、次
に、前記特定の同期メモリ動作に従って、前記行レジス
タに選択的にゲートされ、書込みサイクル中に標準ＳＤ
ＲＡＭの通常動作モードに相当する書込み転送モードで
動作し、および書込みサイクル中に交互動作モードに従
う非書込み転送モードで動作し、これにより、それぞれ
第１および第２のキャッシュ・ポリシーの下で動作する
ように、前記キャッシュＳＤＲＡＭをプログラムする手
段を備える、ことを特徴とするキャッシュＳＤＲＡＭ。 （２）前記選択論理ゲート手段は、前記プログラミング
手段からの制御信号に応答し、書込み転送モードの際、
および書込みコマンドの発生時に、前記キャッシュ・ポ
リシーは、前記選択論理ゲート手段が、前にアクティベ
ートされた行を、前記センス増幅器から前記行レジスタ
に自動的にロードするものであり、さらに、非書込み転
送モードの際および書込みコマンドの発生時に、キャッ
シュ・ポリシーは、前記選択論理ゲート手段が、前にア
クティベートされた行を、前記行レジスタに転送しない
ものであり、後者の例では、前記行レジスタは、独立キ
ャッシュ読取りバンクとして働き、前記メモリ・バンク
・アレイは、半独立ＤＲＡＭ書込みバンクとして働く、
ことを特徴とする上記（１）に記載のキャッシュＳＤＲ
ＡＭデバイス。 （３）前記ＳＤＲＡＭバンクの同期列選択手段は、さら
に、前記行レジスタによって格納されたデータ行の所望
の列を選択する、ことを特徴とする上記（１）に記載の
キャッシュＳＤＲＡＭデバイス。 （４）前記行デコーダによって選択されたデータ行が、
前記行レジスタにゲートされる読取り動作の後に、およ
び前記メモリ・バンクアレイ内の同一データ行に影響を
与える追加の後続の同期メモリ動作の発生時に、前記選
択論理ゲート手段は、ビット・ラインに存在する影響を
受けたデータ行を、前記行レジスタにゲートし、これに
より行データ・コヒーレンシを保持する、ことを特徴と
する上記（１）に記載のキャッシュＳＤＲＡＭデバイ
ス。 （５）第２の同期ダイナミック・ランダム・アクセス・
メモリ（ＳＤＲＡＭ）バンクを備え、このバンクは、第
２のメモリ・バンク・アレイに接続された、前記第２の
メモリ・バンク・アレイ内の第２のデータ行を選択する
第２の行デコーダと、第２のビット・ラインを経て前記
第２のメモリ・バンク・アレイに接続された、前記第２
の行デコーダによって選択された前記第２のデータ行を
ラッチする第２のセンス増幅器と、前記第２のデータ行
の所望の列を選択する第２の同期列選択手段とを有し、
前記第２のセンス増幅器によってラッチされたデータ行
を格納する第２のランダムにアクセス可能な行レジスタ
を備え、前記第２のセンス増幅器と前記第２の行レジス
タとの間に設けられ、実行される前記キャッシュＳＤＲ
ＡＭの特定の同期メモリ動作に従って、前記第２のビッ
ト・ラインに存在する前記データ行を、前記第２の行レ
ジスタに選択的にゲートする第２の選択論理ゲート手段
を備え、書込み動作中に前記キャッシュＳＤＲＡＭの前
記第２のＳＤＲＡＭバンクに入力されるデータを、前記
第２のセンス増幅器によって受取って、前記第２のメモ
リ・バンク・アレイに書込み、読取り動作中に前記第２
のキャッシュＳＤＲＡＭから出力されるデータを、前記
第２の行レジスタのみから読出し、前記第２の行レジス
タに含まれる前記データ行は、最初に、前記第２のメモ
リ・バンク・アレイから前記第２のセンス増幅器に読出
され、次に、前記特定の同期メモリ動作に従って、前記
第２の行レジスタに選択的にゲートされる、ことを特徴
とする上記（１）に記載のキャッシュＳＤＲＡＭデバイ
ス。 （６）前記プログラミング手段が、モード・レジスタを
有する、ことを特徴とする上記（１）に記載のキャッシ
ュＳＤＲＡＭデバイス。 （７）前記プログラミング手段が、ワイヤ・ボンディン
グ・プログラム・オプションを有する、ことを特徴とす
る上記（１）に記載のキャッシュＳＤＲＡＭデバイス。 （８）前記プログラミング手段が、金属マスク・プログ
ラミング・オプションを有する、ことを特徴とする上記
（１）に記載のキャッシュＳＤＲＡＭデバイス。 （９）マルチ−バンク・アーキテクチャを有するキャッ
シュ同期ダイナミック・ランダム・アクセス・メモリ
（キャッシュＳＤＲＡＭ）デバイスにおいて、プログラ
マブル・キャッシュ・ポリシーを実行する方法であっ
て、同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）バンクを設けるステップを含み、このバ
ンクは、メモリ・バンク・アレイに接続された、前記メ
モリ・バンク・アレイ内のデータ行を選択する行デコー
ダと、ビット・ラインを経て前記メモリ・バンク・アレ
イに接続された、前記行デコーダによって選択された前
記データ行をラッチするセンス増幅器と、前記データ行
の所望の列を選択する同期列選択手段とを有し、前記セ
ンス増幅器によってラッチされたデータ行を格納するラ
ンダムにアクセス可能な行レジスタを設けるステップを
含み、前記センス増幅器と前記行レジスタとの間に設け
られ、実行される前記キャッシュＳＤＲＡＭの特定の同
期メモリ動作に従って、前記ビット・ラインに存在する
前記データ行を、前記行レジスタに選択的にゲートする
選択論理ゲート手段を設けるステップを含み、書込み動
作中に前記キャッシュＳＤＲＡＭに入力されるデータ
を、前記センス増幅器によって受取って、前記メモリ・
バンク・アレイに書込み、読取り動作中に前記キャッシ
ュＳＤＲＡＭから出力されるデータを、前記行レジスタ
のみから読出し、前記行レジスタに含まれる前記データ
行は、最初に、前記メモリ・バンク・アレイから前記セ
ンス増幅器に読出され、次に、前記特定の同期メモリ動
作に従って、前記行レジスタに選択的にゲートされ、書
込みサイクル中に標準ＳＤＲＡＭの通常動作モードに相
当する書込み転送モードで動作し、および書込みサイク
ル中に交互動作モードに従う非書込み転送モードで動作
し、これにより、それぞれ第１および第２のキャッシュ
・ポリシーの下で動作するように、前記キャッシュＳＤ
ＲＡＭをプログラムするステップを含む、ことを特徴と
するプログラマブル・ポリシー実行方法。 （１０）前記選択論理ゲート手段は、前記プログラミン
グ手段からの制御信号に応答し、書込み転送モードの
際、および書込みコマンドの発生時に、前記キャッシュ
・ポリシーは、前記選択論理ゲート手段が、前にアクテ
ィベートされた行を、前記センス増幅器から前記行レジ
スタに自動的にロードするものであり、さらに、非書込
み転送モードの際および書込みコマンドの発生時に、キ
ャッシュ・ポリシーは、前記選択論理ゲート手段が、前
にアクティベートされた行を、前記行レジスタに転送し
ないものであり、後者の例では、前記行レジスタは、独
立キャッシュ読取りバンクとして働き、前記メモリ・バ
ンク・アレイは、半独立ＤＲＡＭ書込みバンクとして働
く、ことを特徴とする上記（９）に記載のプログラマブ
ル・ポリシー実行方法。 （１１）前記行デコーダによって選択されたデータ行
が、前記行レジスタのゲートにゲートされる読取り動作
の後に、および前記メモリ・バンク・アレイ内の同一デ
ータ行に影響を与える追加の後続の同期メモリ動作の発
生時に、前記選択論理ゲート手段は、ビット・ラインに
存在する影響を受けたデータ行を、前記行レジスタにゲ
ートし、これにより行データ・コヒーレンシを保持す
る、ことを特徴とする上記（９）に記載のプログラマブ
ル・ポリシー実行方法。 （１２）第２の同期ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）バンクを設けるステップを含
み、このバンクは、第２のメモリ・バンク・アレイに接
続され、前記第２のメモリ・バンク・アレイ内の第２の
データ行を選択する第２の行デコーダと、第２のビット
・ラインを経て前記第２のメモリ・バンク・アレイに接
続され、前記第２の行デコーダによって選択された前記
第２のデータ行をラッチする第２のセンス増幅器と、前
記第２のデータ行の所望の列を選択する第２の同期列選
択手段とを有し、前記第２のセンス増幅器によってラッ
チされたデータ行を格納する第２のランダムにアクセス
可能なレジスタを設けるステップを含み、前記第２のセ
ンス増幅器と前記第２の行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記第２のビット・ラインに存在する
前記データ行を、前記第２の行レジスタに選択的にゲー
トする第２の選択論理ゲート手段を設けるステップを含
み、書込み動作中に前記キャッシュＳＤＲＡＭに入力さ
れるデータを、前記第２のセンス増幅器によって受取っ
て、前記第２のメモリ・バンク・アレイに書込み、読取
り動作中に前記第２のキャッシュＳＤＲＡＭから出力さ
れるデータを、前記第２の行レジスタのみから読出し、
前記第２の行レジスタに含まれる前記データ行は、最初
に、前記第２のメモリ・バンク・アレイから前記第２の
センス増幅器に読出され、次に、前記特定の同期メモリ
動作に従って、前記第２の行レジスタに選択的にゲート
される、ことを特徴とする上記（９）に記載のプログラ
マブル・ポリシー実行方法。 （１３）前記キャッシュＳＤＲＡＭプログラミングは、
モード・レジスタの利用を含む、ことを特徴とする上記
（９）に記載のプログラマブル・ポリシー実行方法。 （１４）前記キャッシュＳＤＲＡＭプログラミングは、
ワイヤ・ボンディング・オプションの利用を含む、こと
を特徴とする上記（９）に記載のプログラマブル・ポリ
シー実行方法。 （１５）前記キャッシュＳＤＲＡＭプログラミングは、
金属マスク・オプションの利用を含む、ことを特徴とす
る上記（９）に記載のプログラマブル・ポリシー実行方
法。
【図１】既知の（２Ｍビット×４Ｉ／Ｏ×２バンク）同
期ダイナミック・ランダム・アクセス・メモリ・デバイ
スのブロック図である。
期ダイナミック・ランダム・アクセス・メモリ・デバイ
スのブロック図である。
【図２】既知の（２Ｍビット×４Ｉ／Ｏ×２バンク）同
期ダイナミック・ランダム・アクセス・メモリ・デバイ
スのブロック図である。
期ダイナミック・ランダム・アクセス・メモリ・デバイ
スのブロック図である。
【図３】既知のＳＤＲＡＭのモード・レジスタのプログ
ラミングと共に用いられるアドレス入力の例を示す図で
ある。
ラミングと共に用いられるアドレス入力の例を示す図で
ある。
【図４】本発明のキャッシュ（２Ｍビット×４Ｉ／Ｏ×
２バンク）同期ダイナミック・ランダム・アクセス・メ
モリ・デバイスのブロック図である。
２バンク）同期ダイナミック・ランダム・アクセス・メ
モリ・デバイスのブロック図である。
【図５】本発明のキャッシュ（２Ｍビット×４Ｉ／Ｏ×
２バンク）同期ダイナミック・ランダム・アクセス・メ
モリ・デバイスのブロック図である。
２バンク）同期ダイナミック・ランダム・アクセス・メ
モリ・デバイスのブロック図である。
【図６】図４および図５に詳細に示される本発明のキャ
ッシュＳＤＲＡＭの一部を示す図である。
ッシュＳＤＲＡＭの一部を示す図である。
【図７】本発明のプログラマブル・キャッシュ・ポリシ
ーの一部を説明するフロー図である。
ーの一部を説明するフロー図である。
【図８】本発明のキャッシュＳＤＲＡＭのモード・レジ
スタのプログラミングと共に用いられるアドレス入力の
例を示す図である。
スタのプログラミングと共に用いられるアドレス入力の
例を示す図である。
【図９】キャッシュ（ページ）読取り（バースト長＝
４，ＣＡＳ待ち時間＝２）中の自動リフレッシュ・コマ
ンドの例を示す図である。
４，ＣＡＳ待ち時間＝２）中の自動リフレッシュ・コマ
ンドの例を示す図である。
【図１０】読取りミス（バースト長＝４，ＣＡＳ待ち時
間＝２）が続く読取りの例を示す図である。
間＝２）が続く読取りの例を示す図である。
【図１１】書込みミス（バースト長＝４，ＣＡＳ待ち時
間＝２）が続く読取りの例を示す図である。
間＝２）が続く読取りの例を示す図である。
【図１２】同一バンクに対するランダム行読取りに対
し、標準ＳＤＲＡＭ対本発明のキャッシュＳＤＲＡＭの
タイミング図の比較を示す図である。
し、標準ＳＤＲＡＭ対本発明のキャッシュＳＤＲＡＭの
タイミング図の比較を示す図である。
【図１３】同一バンクに対するランダム行読取りに対
し、標準ＳＤＲＡＭ対本発明のキャッシュＳＤＲＡＭの
タイミング図の比較を示す図である。
し、標準ＳＤＲＡＭ対本発明のキャッシュＳＤＲＡＭの
タイミング図の比較を示す図である。
１００ キャッシュＳＤＲＡＭ １０２ 統合キャッシュ １０４ メモリ・バンク １０６ センス増幅器および選択論理ゲート手段 １０８ モード・レジスタ １１６ 行デコーダ １１８ 列デコーダ １１９ ビット・ライン １２０ センス増幅器 １２１ 選択論理ゲート手段 １２２ データ・ラッチ １２４ データ入力／出力バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン・ウィリアム・トマショット アメリカ合衆国 05495 バーモント州 ウィリストン テラス ドライブ 63
Claims (15)
- 【請求項１】マルチ−バンク・アーキテクチャおよびプ
ログラマブル・キャッシュ・ポリシーを有するキャッシ
ュ同期ダイナミック・ランダム・アクセス・メモリ（キ
ャッシュＳＤＲＡＭ）デバイスにおいて、 同期ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ）バンクを備え、このバンクは、メモリ・バンク
・アレイに接続された、前記メモリ・バンク・アレイ内
のデータ行を選択する行デコーダと、ビット・ラインを
経て前記メモリ・バンク・アレイに接続された、前記行
デコーダによって選択された前記データ行をラッチする
センス増幅器と、前記データ行の所望の列を選択する同
期列選択手段とを有し、 前記センス増幅器によってラッチされたデータ行を格納
するランダムにアクセス可能な行レジスタを備え、 前記センス増幅器と前記行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記ビット・ラインに存在する前記デ
ータ行を、前記行レジスタに選択的にゲートする選択論
理ゲート手段を備え、書込み動作中に前記キャッシュＳ
ＤＲＡＭに入力されるデータを、前記センス増幅器によ
って受取って、前記メモリ・バンク・アレイに書込み、
読取り動作中に前記キャッシュＳＤＲＡＭから出力され
るデータを、前記行レジスタのみから読出し、前記行レ
ジスタに含まれる前記データ行は、最初に、前記メモリ
・バンク・アレイから前記センス増幅器に読出され、次
に、前記特定の同期メモリ動作に従って、前記行レジス
タに選択的にゲートされ、 書込みサイクル中に標準ＳＤＲＡＭの通常動作モードに
相当する書込み転送モードで動作し、および書込みサイ
クル中に交互動作モードに従う非書込み転送モードで動
作し、これにより、それぞれ第１および第２のキャッシ
ュ・ポリシーの下で動作するように、前記キャッシュＳ
ＤＲＡＭをプログラムする手段を備える、 ことを特徴とするキャッシュＳＤＲＡＭ。 - 【請求項２】前記選択論理ゲート手段は、前記プログラ
ミング手段からの制御信号に応答し、書込み転送モード
の際、および書込みコマンドの発生時に、前記キャッシ
ュ・ポリシーは、前記選択論理ゲート手段が、前にアク
ティベートされた行を、前記センス増幅器から前記行レ
ジスタに自動的にロードするものであり、さらに、非書
込み転送モードの際および書込みコマンドの発生時に、
キャッシュ・ポリシーは、前記選択論理ゲート手段が、
前にアクティベートされた行を、前記行レジスタに転送
しないものであり、後者の例では、前記行レジスタは、
独立キャッシュ読取りバンクとして働き、前記メモリ・
バンク・アレイは、半独立ＤＲＡＭ書込みバンクとして
働く、ことを特徴とする請求項１記載のキャッシュＳＤ
ＲＡＭデバイス。 - 【請求項３】前記ＳＤＲＡＭバンクの同期列選択手段
は、さらに、前記行レジスタによって格納されたデータ
行の所望の列を選択する、ことを特徴とする請求項１記
載のキャッシュＳＤＲＡＭデバイス。 - 【請求項４】前記行デコーダによって選択されたデータ
行が、前記行レジスタにゲートされる読取り動作の後
に、および前記メモリ・バンクアレイ内の同一データ行
に影響を与える追加の後続の同期メモリ動作の発生時
に、前記選択論理ゲート手段は、ビット・ラインに存在
する影響を受けたデータ行を、前記行レジスタにゲート
し、これにより行データ・コヒーレンシを保持する、こ
とを特徴とする請求項１記載のキャッシュＳＤＲＡＭデ
バイス。 - 【請求項５】第２の同期ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）バンクを備え、このバンク
は、第２のメモリ・バンク・アレイに接続された、前記
第２のメモリ・バンク・アレイ内の第２のデータ行を選
択する第２の行デコーダと、第２のビット・ラインを経
て前記第２のメモリ・バンク・アレイに接続された、前
記第２の行デコーダによって選択された前記第２のデー
タ行をラッチする第２のセンス増幅器と、前記第２のデ
ータ行の所望の列を選択する第２の同期列選択手段とを
有し、 前記第２のセンス増幅器によってラッチされたデータ行
を格納する第２のランダムにアクセス可能な行レジスタ
を備え、 前記第２のセンス増幅器と前記第２の行レジスタとの間
に設けられ、実行される前記キャッシュＳＤＲＡＭの特
定の同期メモリ動作に従って、前記第２のビット・ライ
ンに存在する前記データ行を、前記第２の行レジスタに
選択的にゲートする第２の選択論理ゲート手段を備え、
書込み動作中に前記キャッシュＳＤＲＡＭの前記第２の
ＳＤＲＡＭバンクに入力されるデータを、前記第２のセ
ンス増幅器によって受取って、前記第２のメモリ・バン
ク・アレイに書込み、読取り動作中に前記第２のキャッ
シュＳＤＲＡＭから出力されるデータを、前記第２の行
レジスタのみから読出し、前記第２の行レジスタに含ま
れる前記データ行は、最初に、前記第２のメモリ・バン
ク・アレイから前記第２のセンス増幅器に読出され、次
に、前記特定の同期メモリ動作に従って、前記第２の行
レジスタに選択的にゲートされる、ことを特徴とする請
求項１記載のキャッシュＳＤＲＡＭデバイス。 - 【請求項６】前記プログラミング手段が、モード・レジ
スタを有する、ことを特徴とする請求項１記載のキャッ
シュＳＤＲＡＭデバイス。 - 【請求項７】前記プログラミング手段が、ワイヤ・ボン
ディング・プログラム・オプションを有する、ことを特
徴とする請求項１記載のキャッシュＳＤＲＡＭデバイ
ス。 - 【請求項８】前記プログラミング手段が、金属マスク・
プログラミング・オプションを有する、ことを特徴とす
る請求項１記載のキャッシュＳＤＲＡＭデバイス。 - 【請求項９】マルチ−バンク・アーキテクチャを有する
キャッシュ同期ダイナミック・ランダム・アクセス・メ
モリ（キャッシュＳＤＲＡＭ）デバイスにおいて、プロ
グラマブル・キャッシュ・ポリシーを実行する方法であ
って、 同期ダイナミック・ランダム・アクセス・メモリ（ＳＤ
ＲＡＭ）バンクを設けるステップを含み、このバンク
は、メモリ・バンク・アレイに接続された、前記メモリ
・バンク・アレイ内のデータ行を選択する行デコーダ
と、ビット・ラインを経て前記メモリ・バンク・アレイ
に接続された、前記行デコーダによって選択された前記
データ行をラッチするセンス増幅器と、前記データ行の
所望の列を選択する同期列選択手段とを有し、 前記センス増幅器によってラッチされたデータ行を格納
するランダムにアクセス可能な行レジスタを設けるステ
ップを含み、 前記センス増幅器と前記行レジスタとの間に設けられ、
実行される前記キャッシュＳＤＲＡＭの特定の同期メモ
リ動作に従って、前記ビット・ラインに存在する前記デ
ータ行を、前記行レジスタに選択的にゲートする選択論
理ゲート手段を設けるステップを含み、書込み動作中に
前記キャッシュＳＤＲＡＭに入力されるデータを、前記
センス増幅器によって受取って、前記メモリ・バンク・
アレイに書込み、読取り動作中に前記キャッシュＳＤＲ
ＡＭから出力されるデータを、前記行レジスタのみから
読出し、前記行レジスタに含まれる前記データ行は、最
初に、前記メモリ・バンク・アレイから前記センス増幅
器に読出され、次に、前記特定の同期メモリ動作に従っ
て、前記行レジスタに選択的にゲートされ、 書込みサイクル中に標準ＳＤＲＡＭの通常動作モードに
相当する書込み転送モードで動作し、および書込みサイ
クル中に交互動作モードに従う非書込み転送モードで動
作し、これにより、それぞれ第１および第２のキャッシ
ュ・ポリシーの下で動作するように、前記キャッシュＳ
ＤＲＡＭをプログラムするステップを含む、ことを特徴
とするプログラマブル・ポリシー実行方法。 - 【請求項１０】前記選択論理ゲート手段は、前記プログ
ラミング手段からの制御信号に応答し、書込み転送モー
ドの際、および書込みコマンドの発生時に、前記キャッ
シュ・ポリシーは、前記選択論理ゲート手段が、前にア
クティベートされた行を、前記センス増幅器から前記行
レジスタに自動的にロードするものであり、さらに、非
書込み転送モードの際および書込みコマンドの発生時
に、キャッシュ・ポリシーは、前記選択論理ゲート手段
が、前にアクティベートされた行を、前記行レジスタに
転送しないものであり、後者の例では、前記行レジスタ
は、独立キャッシュ読取りバンクとして働き、前記メモ
リ・バンク・アレイは、半独立ＤＲＡＭ書込みバンクと
して働く、ことを特徴とする請求項９記載のプログラマ
ブル・ポリシー実行方法。 - 【請求項１１】前記行デコーダによって選択されたデー
タ行が、前記行レジスタのゲートにゲートされる読取り
動作の後に、および前記メモリ・バンク・アレイ内の同
一データ行に影響を与える追加の後続の同期メモリ動作
の発生時に、前記選択論理ゲート手段は、ビット・ライ
ンに存在する影響を受けたデータ行を、前記行レジスタ
にゲートし、これにより行データ・コヒーレンシを保持
する、ことを特徴とする請求項９記載のプログラマブル
・ポリシー実行方法。 - 【請求項１２】第２の同期ダイナミック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）バンクを設けるステップ
を含み、このバンクは、第２のメモリ・バンク・アレイ
に接続され、前記第２のメモリ・バンク・アレイ内の第
２のデータ行を選択する第２の行デコーダと、第２のビ
ット・ラインを経て前記第２のメモリ・バンク・アレイ
に接続され、前記第２の行デコーダによって選択された
前記第２のデータ行をラッチする第２のセンス増幅器
と、前記第２のデータ行の所望の列を選択する第２の同
期列選択手段とを有し、 前記第２のセンス増幅器によってラッチされたデータ行
を格納する第２のランダムにアクセス可能なレジスタを
設けるステップを含み、 前記第２のセンス増幅器と前記第２の行レジスタとの間
に設けられ、実行される前記キャッシュＳＤＲＡＭの特
定の同期メモリ動作に従って、前記第２のビット・ライ
ンに存在する前記データ行を、前記第２の行レジスタに
選択的にゲートする第２の選択論理ゲート手段を設ける
ステップを含み、書込み動作中に前記キャッシュＳＤＲ
ＡＭに入力されるデータを、前記第２のセンス増幅器に
よって受取って、前記第２のメモリ・バンク・アレイに
書込み、読取り動作中に前記第２のキャッシュＳＤＲＡ
Ｍから出力されるデータを、前記第２の行レジスタのみ
から読出し、前記第２の行レジスタに含まれる前記デー
タ行は、最初に、前記第２のメモリ・バンク・アレイか
ら前記第２のセンス増幅器に読出され、次に、前記特定
の同期メモリ動作に従って、前記第２の行レジスタに選
択的にゲートされる、ことを特徴とする請求項９記載の
プログラマブル・ポリシー実行方法。 - 【請求項１３】前記キャッシュＳＤＲＡＭプログラミン
グは、モード・レジスタの利用を含む、ことを特徴とす
る請求項９記載のプログラマブル・ポリシー実行方法。 - 【請求項１４】前記キャッシュＳＤＲＡＭプログラミン
グは、ワイヤ・ボンディング・オプションの利用を含
む、ことを特徴とする請求項９記載のプログラマブル・
ポリシー実行方法。 - 【請求項１５】前記キャッシュＳＤＲＡＭプログラミン
グは、金属マスク・オプションの利用を含む、ことを特
徴とする請求項９記載のプログラマブル・ポリシー実行
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73384196A | 1996-10-18 | 1996-10-18 | |
| US08/733841 | 1996-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134572A true JPH10134572A (ja) | 1998-05-22 |
| JP3335298B2 JP3335298B2 (ja) | 2002-10-15 |
Family
ID=24949322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28077797A Expired - Fee Related JP3335298B2 (ja) | 1996-10-18 | 1997-10-14 | キャッシュｓｄｒａｍデバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6289413B1 (ja) |
| JP (1) | JP3335298B2 (ja) |
| KR (1) | KR100260683B1 (ja) |
| SG (1) | SG70607A1 (ja) |
| TW (1) | TW349196B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332469B1 (ko) * | 1998-05-29 | 2002-07-18 | 박종섭 | 뱅크 동작제어에 의한 전력절감형 메모리 소자 |
| KR100391730B1 (ko) * | 1999-05-13 | 2003-07-16 | 닛폰 덴키(주) | 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 |
| WO2004047114A1 (ja) * | 2002-11-20 | 2004-06-03 | Sony Corporation | 情報記憶装置、情報記憶方法及び情報記憶プログラム |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862654B1 (en) * | 2000-08-17 | 2005-03-01 | Micron Technology, Inc. | Method and system for using dynamic random access memory as cache memory |
| US6779076B1 (en) * | 2000-10-05 | 2004-08-17 | Micron Technology, Inc. | Method and system for using dynamic random access memory as cache memory |
| KR100374637B1 (ko) * | 2000-10-24 | 2003-03-04 | 삼성전자주식회사 | Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치 |
| US6457110B1 (en) * | 2001-03-16 | 2002-09-24 | Umax Data Systems, Inc. | Method of accessing syncronous dynamic random access memory in scanner |
| EP1296237A1 (en) * | 2001-09-25 | 2003-03-26 | Texas Instruments Incorporated | Data transfer controlled by task attributes |
| EP1304620A1 (en) * | 2001-10-17 | 2003-04-23 | Texas Instruments Incorporated | Cache with selective write allocation |
| US6721227B2 (en) * | 2002-02-11 | 2004-04-13 | Micron Technology, Inc. | User selectable banks for DRAM |
| US6813679B2 (en) | 2002-06-20 | 2004-11-02 | Purple Mountain Server Llc | Method and circuit for increasing the memory access speed of an enhanced synchronous SDRAM |
| KR100557590B1 (ko) * | 2002-12-26 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오토 리프레시 제어회로 |
| DE10329395A1 (de) * | 2003-06-30 | 2005-02-10 | Infineon Technologies Ag | Verfahren zur Datenübertragung |
| US7689763B2 (en) * | 2004-08-18 | 2010-03-30 | Lsi Corporation | Method and system for reducing pin count in an integrated circuit when interfacing to a memory |
| US7161845B2 (en) * | 2004-12-23 | 2007-01-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Static random access memory device having a memory cell with multiple bit-elements |
| US7184327B2 (en) * | 2005-04-14 | 2007-02-27 | Micron Technology, Inc. | System and method for enhanced mode register definitions |
| US8935302B2 (en) | 2006-12-06 | 2015-01-13 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for data block usage information synchronization for a non-volatile storage volume |
| US8443134B2 (en) * | 2006-12-06 | 2013-05-14 | Fusion-Io, Inc. | Apparatus, system, and method for graceful cache device degradation |
| US8706968B2 (en) * | 2007-12-06 | 2014-04-22 | Fusion-Io, Inc. | Apparatus, system, and method for redundant write caching |
| CN101681282A (zh) | 2006-12-06 | 2010-03-24 | 弗森多系统公司（dba弗森-艾奥） | 用于共享的、前端、分布式raid的装置、系统和方法 |
| US8489817B2 (en) | 2007-12-06 | 2013-07-16 | Fusion-Io, Inc. | Apparatus, system, and method for caching data |
| US9104599B2 (en) | 2007-12-06 | 2015-08-11 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for destaging cached data |
| US7836226B2 (en) | 2007-12-06 | 2010-11-16 | Fusion-Io, Inc. | Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment |
| US9519540B2 (en) | 2007-12-06 | 2016-12-13 | Sandisk Technologies Llc | Apparatus, system, and method for destaging cached data |
| EP2476055B1 (en) | 2009-09-08 | 2020-01-22 | SanDisk Technologies LLC | Apparatus, system, and method for caching data on a solid-state storage device |
| CN102598019B (zh) | 2009-09-09 | 2015-08-19 | 才智知识产权控股公司(2) | 用于分配存储的设备、系统和方法 |
| US9122579B2 (en) | 2010-01-06 | 2015-09-01 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for a storage layer |
| US20120239860A1 (en) | 2010-12-17 | 2012-09-20 | Fusion-Io, Inc. | Apparatus, system, and method for persistent data management on a non-volatile storage media |
| US8966184B2 (en) | 2011-01-31 | 2015-02-24 | Intelligent Intellectual Property Holdings 2, LLC. | Apparatus, system, and method for managing eviction of data |
| US8874823B2 (en) | 2011-02-15 | 2014-10-28 | Intellectual Property Holdings 2 Llc | Systems and methods for managing data input/output operations |
| US9003104B2 (en) | 2011-02-15 | 2015-04-07 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a file-level cache |
| US9201677B2 (en) | 2011-05-23 | 2015-12-01 | Intelligent Intellectual Property Holdings 2 Llc | Managing data input/output operations |
| WO2012116369A2 (en) | 2011-02-25 | 2012-08-30 | Fusion-Io, Inc. | Apparatus, system, and method for managing contents of a cache |
| WO2012129191A2 (en) | 2011-03-18 | 2012-09-27 | Fusion-Io, Inc. | Logical interfaces for contextual storage |
| US9563555B2 (en) | 2011-03-18 | 2017-02-07 | Sandisk Technologies Llc | Systems and methods for storage allocation |
| US8787705B1 (en) * | 2011-09-29 | 2014-07-22 | Richard Hopkins | System and method for managing digital data |
| US9274937B2 (en) | 2011-12-22 | 2016-03-01 | Longitude Enterprise Flash S.A.R.L. | Systems, methods, and interfaces for vector input/output operations |
| US9767032B2 (en) | 2012-01-12 | 2017-09-19 | Sandisk Technologies Llc | Systems and methods for cache endurance |
| US9251086B2 (en) | 2012-01-24 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing a cache |
| US10359972B2 (en) | 2012-08-31 | 2019-07-23 | Sandisk Technologies Llc | Systems, methods, and interfaces for adaptive persistence |
| US9116812B2 (en) | 2012-01-27 | 2015-08-25 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a de-duplication cache |
| US10339056B2 (en) | 2012-07-03 | 2019-07-02 | Sandisk Technologies Llc | Systems, methods and apparatus for cache transfers |
| US9612966B2 (en) | 2012-07-03 | 2017-04-04 | Sandisk Technologies Llc | Systems, methods and apparatus for a virtual machine cache |
| US10509776B2 (en) | 2012-09-24 | 2019-12-17 | Sandisk Technologies Llc | Time sequence data management |
| US10318495B2 (en) | 2012-09-24 | 2019-06-11 | Sandisk Technologies Llc | Snapshots for a non-volatile device |
| US9842053B2 (en) | 2013-03-15 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for persistent cache logging |
| US10558561B2 (en) | 2013-04-16 | 2020-02-11 | Sandisk Technologies Llc | Systems and methods for storage metadata management |
| US10102144B2 (en) | 2013-04-16 | 2018-10-16 | Sandisk Technologies Llc | Systems, methods and interfaces for data virtualization |
| US9842128B2 (en) | 2013-08-01 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for atomic storage operations |
| US10019320B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for distributed atomic storage operations |
| US10073630B2 (en) | 2013-11-08 | 2018-09-11 | Sandisk Technologies Llc | Systems and methods for log coordination |
| KR102308780B1 (ko) | 2014-10-31 | 2021-10-05 | 삼성전자주식회사 | 캐시 메모리의 관리 방법 및 그 장치 |
| US9946607B2 (en) | 2015-03-04 | 2018-04-17 | Sandisk Technologies Llc | Systems and methods for storage error management |
| US9922695B2 (en) * | 2015-03-25 | 2018-03-20 | Intel Corporation | Apparatus and method for page copying within sections of a memory |
| US9881659B2 (en) | 2015-09-25 | 2018-01-30 | Intel Corporation | Technologies for clearing a page of memory |
| TWI648737B (zh) * | 2015-11-19 | 2019-01-21 | 鈺創科技股份有限公司 | 能夠快速寫入資料的記憶體電路 |
| US9804793B2 (en) | 2016-03-04 | 2017-10-31 | Intel Corporation | Techniques for a write zero operation |
| US10249351B2 (en) | 2016-11-06 | 2019-04-02 | Intel Corporation | Memory device with flexible internal data write control circuitry |
| US10490239B2 (en) | 2016-12-27 | 2019-11-26 | Intel Corporation | Programmable data pattern for repeated writes to memory |
| US11074018B2 (en) * | 2017-04-06 | 2021-07-27 | International Business Machines Corporation | Network asset management |
| US10824503B2 (en) * | 2017-11-14 | 2020-11-03 | Micron Technology, Inc. | Systems and methods for performing a write pattern in memory devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787457A (en) * | 1996-10-18 | 1998-07-28 | International Business Machines Corporation | Cached synchronous DRAM architecture allowing concurrent DRAM operations |
-
1997
- 1997-07-16 TW TW086110096A patent/TW349196B/zh not_active IP Right Cessation
- 1997-08-08 KR KR1019970037912A patent/KR100260683B1/ko not_active IP Right Cessation
- 1997-08-21 SG SG1997003013A patent/SG70607A1/en unknown
- 1997-10-14 JP JP28077797A patent/JP3335298B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-15 US US09/360,373 patent/US6289413B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332469B1 (ko) * | 1998-05-29 | 2002-07-18 | 박종섭 | 뱅크 동작제어에 의한 전력절감형 메모리 소자 |
| KR100391730B1 (ko) * | 1999-05-13 | 2003-07-16 | 닛폰 덴키(주) | 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 |
| WO2004047114A1 (ja) * | 2002-11-20 | 2004-06-03 | Sony Corporation | 情報記憶装置、情報記憶方法及び情報記憶プログラム |
| US7330394B2 (en) | 2002-11-20 | 2008-02-12 | Sony Corporation | Information storage device, information storage method, and information storage program |
Also Published As
| Publication number | Publication date |
|---|---|
| TW349196B (en) | 1999-01-01 |
| KR100260683B1 (ko) | 2000-07-01 |
| JP3335298B2 (ja) | 2002-10-15 |
| SG70607A1 (en) | 2000-02-22 |
| KR19980032272A (ko) | 1998-07-25 |
| US6289413B1 (en) | 2001-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3335298B2 (ja) | キャッシュｓｄｒａｍデバイス | |
| US5787457A (en) | Cached synchronous DRAM architecture allowing concurrent DRAM operations | |
| KR100273725B1 (ko) | 동기식 다이나믹 랜덤 액세스 메모리의 자동 활성화 | |
| US5636173A (en) | Auto-precharge during bank selection | |
| US5587961A (en) | Synchronous memory allowing early read command in write to read transitions | |
| US6647478B2 (en) | Semiconductor memory device | |
| US5627791A (en) | Multiple bank memory with auto refresh to specified bank | |
| US6154418A (en) | Write scheme for a double data rate SDRAM | |
| JP4734580B2 (ja) | エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置 | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| US6061292A (en) | Method and circuit for triggering column select line for write operations | |
| US8730759B2 (en) | Devices and system providing reduced quantity of interconnections | |
| US20030026138A1 (en) | Semiconductor memory device having write latency operation and method thereof | |
| KR100953880B1 (ko) | 메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템 | |
| KR101507122B1 (ko) | 반도체 메모리 장치 및 그것의 액세스 방법 | |
| JP2004502267A (ja) | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ | |
| US6366523B1 (en) | Method and apparatus for anticipatory selection of external or internal addresses in a synchronous memory device | |
| JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
| KR20030065276A (ko) | 반도체 기억장치 | |
| US7366822B2 (en) | Semiconductor memory device capable of reading and writing data at the same time | |
| US6711648B1 (en) | Methods and apparatus for increasing data bandwidth in a dynamic memory device by generating a delayed address transition detection signal in response to a column address strobe signal | |
| JP2000268566A (ja) | 同期型半導体記憶装置 | |
| US10768859B1 (en) | History-based memory control system and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090802 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100802 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110802 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120802 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |