SU1462315A1

SU1462315A1 - Устройство дл распределени заданий процессорам

Info

Publication number: SU1462315A1
Application number: SU874298781A
Authority: SU
Inventors: Григорий Николаевич Тимонькин; Игорь Анатольевич Ручка; Сергей Николаевич Ткаченко; Вячеслав Сергеевич Харченко
Priority date: 1987-08-20
Filing date: 1987-08-20
Publication date: 1989-02-28

Abstract

Изобретение относитс к автоматике и вычислительной технике, а именно к приоритетным устройствам дл распределени заданий процессорам, и предназначено дл использовани в выг сокопроизводительных многопроцессорных или многоматинных вычислительных и управл юрдах системах. Цель изобретени - расширение функциональных возможностей за счет адаптации устройства к качественному составу по- . ступающих заданий. Устройство содержит группы счетчиков, четыре блока пам ти, четыре элемента ИЛИ, три элемента И-ИЕ, два элемента И-ИЛИ-НЕ, шесть триггеров5 три мультиплексора, два приоритетных шифратора, восемь регистров, три дешифратора, группу триггеров, генератор импульсов. Б устройство вводитс нова дисциплина фракционировани - мультипроцессорное мультипрограммирование, состо щее в управлении решением нескольких параллельных программ в системе. 3 ил. «с

Description

.1

Изобретение относитс к автоматике и вычислительной технике, а именно к приоритетным устройствам дл распределени заданий процессорам, и предназначено дл использовани в высокопроизводительных многопроцессорных и многомашинных вычислительных и управл ющих системах.

Цель изобретени - расширение функциональных возможностей устройства за счет адаптации к качественному составу поступающих заданий.

На фиг. 1-3 дана схема предлагаемого устройства.

Устройство содержит группу триггеров 1, группы счетчиков 2 и 3, группу элементов ИЛИ-НЕ 4, группу

элементов И 5, блоки 6-9 пам ти, группы кодовых входов 10 и 1I устройства , элементы ИЛИ 12-15, элементы И 16-19, приоритетные шифраторы 20 и 21, регистры 22-29, группу выходов 30 номера задани устройства, мультиплексоры 31-33, дешифраторы 34- 36, группы кодовых входов 37-41 устройства , вход 42 считывани устройства , группу кодовых входов 43 устройства , входы 44 сброса, вход 45 запуска устройства, триггеры 46-51, генератор 52 импульсов, элементы И-ИЛИ-НЕ 53 и 54, элементы И-НЕ 55-57, группу входов 58 готовности устройства, группу сигнальных выходов 59 устройства, группу выходов БО прерывани устрой 4

С35 1чЭ

со

ел

ства, выход 6 записи устройства, элемент 62 задержки, группу информационных выходов 63 устройства, элемент ИЛИ-НЕ 6А.

Устройство работает следующим образом .

Перед началом работы устройства подачей импульсного сигнала на вход 44 все элементы пам ти устройства, кроме блока 7 пам ти; перевод тс в исходное нулевое состо ние. При это на группе выходов 63 устройства устновлены , единичные сигналы, а на выхдах 30, 59 и 60 устройства - нулевы Триггер 46 нулевым уровнем сигнала на пр мом выходе запрещает работу гнератора импульсов.

Блок 7 пам ти выполнен в виде ПЗ и реализует следующую группу функци Пусть Р - максимальное число параллельных программ, которые могут однвременно решатьс в системе. Пусть регистре 23 записан код числа п, а в регистре 24 записан код числа т, где т, . Таким образом, из блка 7 пам ти 7 выбираетс п- страница , а на ней чейка с номером т, В чейке m занесено 1-разр дное число ( где 1 - число счетчиков 2 в устройстве и 1 кратно ,Р), имеющее в q(in-iTn)-oM (где , (l-n)/n и разр де единицу.

Пуск устройства производитс подачей . единичного импульсного сигнал на вход 45. При этом триггер 46 переводитс в единичное состо ние и единичным уровнем сигнала на пр мом выходе разрешает работу генератора импульсов.

Далее дл работы устройства необходимо занести на его элементы пам ти следующую информацию. Пусть на оновании анализа поступающих на решение программ управл ющий монитор выбирает п-программный режим работы устройства и заносит код числа п в регистр 23. Пусть также запускаема программа будет решатьс в системе под номером т. Дл этого в регистр 24 заноситс код числа т. Далее в счетчики 2 первой группы с номерами , где , (1-п)/п с входов 10 занос тс в пр мом коде коды стё . пени захода соответствующих вершин графа программы. Соответствие вершины графа и счетчика 2 определ етс весом верщины, представл юш 5м собой величину максимального пути из

0

5

0

5

0

5

0

5

данной верши1Ш до конечной вершины графа программы, имеюгиего в качестве веса дуг длительности решени задач. При этом п-ну счетчику 2 должна соответствовать вер1чина графа с наибольшим весом, (п-1тп)-му счетчи1су 2 - втора по весу вершина графа и т.д. Последнему счетчику 2 распределенному т-й программе будет соответствовать конечна вершина графа, име- юща нулевой вес. Такое соответствие вершин и счетчиков 2 позвол ет минимизировать врем решени параллельной программы, так как из некоторой совокупности запрашиваю1чих ре- . шений заданий ( представл ющих программу ) и дл .решени которых имеетс вс необходима информаци первым выбираетс на решение задание, имеющее больший вес. При этом, если используютс не все счетчики 2, распределенные т-й программе, то в них заноситс произвольна ненулева информаци ,

Далее в счетчик 3 с номером m заноситс в дополнительном коде код. количества заданий в программе. По завершению каждого задани к содержимому счетчика добавл етс единица и сигнал переполнени на сигнальном выходе счетчика свидетельствует о завершении выполнени одноименной про- гр аммы.

Дл управлени ходом выполнени программы m в блоки 6, 8 и 9 пам ти заноситс следут- ща информаци , В блок 6 пам ти заноситс информаци о топологии графа, описывающего набор информационно св занных заданий, представл ющих параллельную прогр ам- му. По адресу, соответствующему коду завершенного задани , относ щегос к программе га, в блок 6 пам ти зане- сено числоJ имеющее в соответствующем q-M разр де единицу, если из j-й вершины графа исходит дуга, ведуща в q-тую вершину графа. По адресу, соответствующему конечной вершине графа, в блок 6 пам ти занесен нуль.

В блок 8 пам ти заноситс информаци , отражающа соответствие номера программы m и номера процессорного модул системы, распределенного дл его выполнени . По адресу, соответствующему номеру j некоторой вершины графа (счетчика 2 с номером j), в блок 8 пам ти занесен код номера процессорного модул , распределенного

дл выполнени задани j, относ г(е- гос к программе тп.

В блок 9 пам ти заноситс информаци , отражающа соответствие кода завершенного задани и «омера счетчика 3 второй группы, распределенного данной программе, дл учета выполненных заданий. По адресу, соответствующему коду завершенного задани j, в блок 9 пам ти занесено число , имеющее в соответствующем in-м разр де (где m - номер программы) единицу, если завершенное задание j, относитс п программе т).

На тактах, предшествующих К-му, в регистр 29 заноситс в унитарном коде код числа 3, а в регистр 26 заноситс двоичный код числа 1. На К-м такте в регистр 25 заноситс дво- ичньй код числа Р. На выходе элемента ИЛИ 13 по вл етс единичный сигнал, который создает услови дл прохождени синхроимпульса на (К+1)-м такте через элементы И 17 и 18. Если на К-м такте не выполн лось условие готовности ни дл одного из заданий , то на (К+1)-м такте триггер .48 останетс в с-брошенном состо нии и единичном сигналом на инверсном выходе разрешит прохождение синхро-- импульса через элемент И 18. На (K+O-M такте синхроимпульс проходит через элемент И 18 и поступает на

синхровход . триггера 51, на информа- ционный ззход которого поступает единичный сигнал с выхода третьего разр да регистра 29. Одновременно с этим, если не поступало сигналов готовности от процессоров и триггер 47

осталс в сброшенном, состо нии, синхроимпульс проходит через элемент И 17 и поступает на синхровход триггера 49, на информационный вход кото

- м

4623156

вход мультиплексора 31 и создает услови дл прохождени кода адреса чейки 1 с выходов регистра 26 на ад- f- ресный вход блока 8 пам ти, на информационный вход которого поступает код из регистра 25. Синхроимпульс проходит через элемент И-НЕ 57 и формирует сигнал Запись, по которому 10 в чейку 1 блока 8 пам ти заноситс код. Одновременно с этим через элемент ИЛИ 15 выдаетс сигнал высокого уровн на выход 61 устройства, который сигнализирует о том, что за- 15 пись кода в блок 8 пам ти завершена и можно приступить к занесению следующего слова инфо.рмахдаи. Этот же сигнал через элемент 62 задержки сбрасывает регистры 25 и 26 и снимает 20 предпосылки дп операции Запись. По синхроимпульсу триггер 51 сбрасываетс и устройство возвращаетс в исходное состо ние. В случае если на К-м такте возникнут предпосылки как 25 дл выдачи готового к выполнению задани , так и дл операции запись в блок 8 пам ти, то на (К+1)-м такте по синхро.икпульсу триггер 48 перейдет в единичное состо ние и запретит осу- 30 ществление операции запись. Таким образом , разрешаетс конфликт при обращении к блоку.8 пам ти и отдаетс .приоритет операции выдачи задани на выполнение. Аналогичным образом осу- 35 ществл етс модификаци содержимого блоков 6 и 9 пам ти. При этом приоритет отдаетс операции приема кода завершенного задани . Поскольку операци выдачи задани на выполнение 40 протекает при участии блока 8 пам ти, . а в операции приема кода завершенного задани принимают участие блоки 6 и 9 пам ти (как это будет описано ниже), то возможна параллельна мо

рого приходит нулевой сигнал с выхода 45 дификаци содержимого блока 8 пам - разр да регистра- 29 (поскрльку соот- ти и прием кода завершенного задани .

ветствуювдш блок пам ти не был выбран ) .

По заднему фронту синхроимпульса триггер 51 переходит в единичное состо ние. Сигнал высокого уровн на пр мом выходе триггера 51 поступает на вход элемента И-НЕ 57 и создает услови дл -прохождени синхроимпульа также параллельна выдача задани на выполнение и модификаци содержимого блока 6 или 9 пам ти. 50 После занесени всей необходимой дп выпол1-1ени программы информации на вход 42 устройства подаетс единичный импульсный сигнал, который переводит в единичное состо ние тригса ,.а также поступает на вход элемен- 55 геры 1 группы, соответствующие про- та ИЛИ-НЕ 64 и формирует разрешение грамме т. Нулевые сигналы на инверс- доступа к блоку 8 пам ти. При этом нулевой сигнал на пр мом выходе триггера 48 поступает на управл ющий

ных выходах выбранных триггеров разрешают прохождение нулевых сигналов с выходов счетчиков 2 первой группы.

а также параллельна выдача задани на выполнение и модификаци содержимого блока 6 или 9 пам ти. После занесени всей необходимой дп выпол1-1ени программы информации на вход 42 устройства подаетс единичный импульсный сигнал, который переводит в единичное состо ние триггеры 1 группы, соответствующие про- грамме т. Нулевые сигналы на инверс-

714

Выдача готового к выполнению задани производитс следующим образом. Поскольку начальна вершина графа программы представл ет собой, согласно начальной разметке, готовое дл выполнени задание, то в соответству- к ций ей счетчик 2 занесен нулевой код и на его выходе будет низкий уровень сигнала. В результате чего, на Быхсде одноименного элемента ИПИ-НЕ 4 сформируетс единичный сигнал, который пройдет на выход элемента ШШ 12 и разрешит прохождение синхроимпульса через элемент И 16. По- скольку в устройстве может быть зафиксировано несколько готовых к выполнению заданий, то приоритетный шифратор 20 сформирует номер наиболее приоритетного задани , который по заднему фронту синхроим;пульса будет занесен в регистр 22. Одновременно с этим будет установлен триггер 48. Единичный сигнал с пр мого выхода триггера 48 поступает на вход элемента И 19 и разрешает прохождение синхроимпульса, поступает на управл ющий вход мультиплексора 31, а также поступает на. вход элемента ИЛИ-НЕ- 64 и формирует разрешение доступа к блоку В пам ти. Код номера готового к выполнению задани с выходов регистра 22 поступает на информационный выход 30 устройства, а также через мультиплексор 31 поступает на адрес- ный вход блока 8 пам ти, в результате чего на выход блока 8 пам ти выдаетс код номера процессора, распределенного дл выполнени - данного задани . По синхроимпульсу на выходе элемента И 19 сформируетс единичный импульсный сигнал, который поступает на управл ющий вход дешифратора 34 и разрешает формирование сигнала сброса триггера 1 .группы, соответствую- щего выдаваемому заданию, а также поступает на синхровход регистра 28 и отрицательным фронтом заносит в него код номера и.1бранного процессора с выхода блока 8 пам ти.

По синхроимпульсу триггер 48 сбрасываетс в исходное состо ние, а на выходе дешифратора 35, соответствующему выбранному процессору, формируетс импульсный сигнал, который поступает на выход 59 группы. По этой команде выбранный процессор принимает с системной магистрали код номера , готового к выполнению задани .

п 5 О п 5

0

5

58

По синхроимпульсу регистр 22 и 28 сбрасываютс в исходное нулевое состо ние .

Прием кода завершенного задани осуществл етс следуюпщм образом. Процессор, завершивший выполнение задани , выставл ет единичный сигнал на соответствующий вход 58 устройства . По очередному синхроимпульсу этот сигнал запоминаетс в регистре 27. В результате на выходе приоритетного шифратора 21 формируетс двоичный код номера процессора, завершившего выполнение задани , а на выходе элемента ИЛИ 14 формируетс единичный сигнал, который поступает на информационный вход триггера 47. Если в системе имеетс не-сколько процессоров, завершивршх выполнение заданий, то приоритетный шифратор 21 формирует номер наиболее приоритетного из них.

По отрицательному фронту очередного синхроимпульса триггер 47 переводитс в единичное состо ние. Единичный сигнал с пр мого выхода триггера 47 поступает на управл ющие входа мультиплексоров 32 и 33 и разрешает прохождение на их выходы сигналов, поступает на входы элементов И-ИЛИ-НЕ 53 и 54 и разрешает прохождение синхроимпульса, а также поступает на управл ющий вход дешифратора 36. На выходе дешифратора 36, соответствующем наиболее приоритетному процессору , формируетс единичный сигнал, который, поступает на одноименный сигнальный выход 60 группы., Получив команду, выбранный процессор снимает сигнал готовности, выдает на системную магистраль код завершенного задани . С системной магистрали код завершенного задани поступает на информационные входы 43 устройства и далее через мультиплексог 32 и 33 на выходах элементов И-ИЛИ-НЕ 53 и 54 формируютс нулевые импульсные сигналы , которые поступают на входы разрешени доступа блоков 6. и 9 пам ти. В результате этого на выходах блока 6 пам ти формируютс единичные импульсные сигналы, которые поступают на вычитающие входы одноименных счетчиков 2 первой группы и корректируют готовность заданий. На выходе блока 9 пам ти соответствующем программе , к которой относитс завершенное задание, формируетс единичный импульсиый сигнал, который поступает н счетный вход одноименного счетчика 3 и корректирует степень выполнени программы. По синхроимпульсу триггер 47 сбрасываетс в исходное нулевое состо ние.

Наличие в устройстве регистров 22 и 28 позвол ет совместить в пределах одного такта операции по выдаче но- мера, готового к выполнению задани и приему кода завершенного задани .

После пуска программы производитс занесение управл ющей информации и пуск следующих программ в пределах количества, определ емого коэффициентом мультипрограммировани

После выполнени всех заданий, относ щихс к программе, на выходе счетчика 3 второй группы, соответст- вующего программе, по вл етс нулево сигнал, который поступает на одноименный выход 63 группы и свидетельствует об окончании црограммз.

Claims

Формула изобретени

Устройство дл распределени заданий процессорам, содержащее первую группу счетчиков, первий блок пам - ти, первый элемент ШШ, четыре элемента И, группу элементов И, груп- .пу элементов ИЛИ-НЕ, причем перва группа кодовых входов устройства сое -динена с информационными входами и синхровходами одноименных счетчиков первой группы, выходы элементов ИЛИ-НЕ группь соединены с одноименными входами первого элемента ИЛИ, выхо которого, соединен с первым входом первого элемента И, отличающеес тем, что, с целью расширени функциональных возможностей за счет адаптации устройства к качественному составу поступшощих заданий, оно содержит вторую группу счетчиков , второй, третий и четвертый блоки пам ти, второй, третий и четвертый элементы ИЖ, элемент ИЛИ-НЕ, первый, второй и третий элементы И-НЕ, .первый и второй элементы И-ШТИ-НЕ, шесть триггеров, три мультиплексора , первый и второй приоритетные шифраторы, восемь регистров, три дешифратора , группу триггеров, элемент задержки и генератор тактовых импульсов , причем каждый выход первого блока пам ти соединен с вычитающим .входом одноименного.счетчика первой

групгш, сигнальный выход равенства нулю которого соединен с первым входом одноименного элемента ИЛИ-НЕ- группы, выходы элементов ИПИ-НЕ группы соединены с входами первого приоритетного шифратора, выходы которого соединены с группой информационных входов первого регистра, выходы первого регистра вл ютс группой выходов номера задани устройства и соединены с группой информационных входов первого мультиплексора, а также с группой входов первого дешифратора каждай выход которого соединен с нулевым входом одноименного триггера группы, перва группа кодовых входов устройства соединена с группой информационных входов и синхровходом второго регистра, выходы которого соединены со Старшими разр дами адреса второго блока пам ти, втора группа кодовых входов устройства соединена с группой информационных входов и синхровходом третьего регистра , выходы которого соединены с младшими разр дами входа адреса второго блока пам ти, каждый выход которого соединен с первым входом одноименного элемента И группы, вход считывани устройства соединен с вторыми входами элементов И группы, выходы которых соединены с единичными входами одноименных триггеров группы инверсные выходы триггеров rpynra i соединены с вторыми входами одноименных элементов ИЛИ-НЕ группы, треть группа кодовых входов устройства соединена с группой информационных входов и синхровходом четвертого регистра , выходы которого соединены с информационными входами первого, третьего и четвертого блоков пам ти а также с входами второго элемента ИЛИ выход которого соединен с первыми входами второго и третьего элементов И, четверта группа кодовых входов устройства соединена с группой информационных входов и синхровходом п того регистра, выходы которого соединены с второй группой информационных входов первого и первыми информационными входами второго, третьего мультиплексоров , п та группа кодовых входов устройства соединена с вторы- ми группами информационных входов второго и третьего мультиплексоров, вход сброса устройства соединен с нулевым входом первого триггера, вход запуск

устройства соединен с единичным входом первого триггера, пр мой выход которого соединен с входом запуска генератор а. тактовых импульсов, первый йыход которого соединен с вторым вхо ;tOM первого элемента И и с синхровхо фм второго триггера, выход первого Цемента И соеданен с синхровходом первого регистра и с синхровходом тр тьегп триггера, второй выход генератора импульсов соединен с вторыми входами второго и третьего элементов И, с первым входом четвертого элемента И и с первыми входами первого и второго элементов И-ЙЛИ-НЕ, третий выход генератора тактовых импульсов соединен с синхровходом шестого регистра , с нулевыми входами второго и третьего триггеров, с первыми вхо- дами первого, второго и третьего элементов И-НЕ и с управл ющим входом второго дешифратора, четвертый выход ггнератора тактовых импульсов соеди- нгн с входом сброса первого регист- ра, с нулевьаог входами четвертого, njToro и шестого триггеров и с входом сЗроса седьмого регистра, теста группа кодовых входов устройства сое- с информационным входом и

синхровходом восьмого регистра, вы- хЬды разр дов которого соединены со- о -ветственно с информациониими входами четвертого, п того и inecToro триггеров , группа сигнальных входов готовности устройства соединена с груп- пбй входов иестого регистра, выходы которого соединены с входами второго приоритетного шифратора, выхода вто- рбго приоритетного шифратора соеди- н«ш с информационными входами третьего дешифратора и с входами третьего элемента ИЛИ К)1ход которого соединён с информа1дионш,1м входом второго триггера, вход разрешени доступа Btoporo блока пам ти соединен с вхог дами логического нул устройства, вы- хдды третьего блока пам ти соединетта с информационными входами седьмого регистра, выходы которого соединены с информацион1а,1ми входами второго дешифратора , и,1ходы которого вл ютс Г1| уппой сигналый1х выходов устройства , пр мой выход второго триггера соединен с управл ющими входами второго и третьего мультиплексоров, с вторы™ мм входами первого и второго элементов И-ИЛИ-НЕ и с управл ющим входом третьего дешифратора, выходы которо

го вл ютс группой выходов прерывани устройства, инверсный выход второго триггера соединен с третьим входом второго элемента И, выход которого соединен с синхровходами четвертого и п того триггеров, информационный вход третьего триггера соединен с выходом логической единицы устройства , ин-версный выход третьего триггера соединен с третьим входом третьего элемента И, выход которого соединен с синхровходом шестого триггера, пр мой выход третьего триггера соединен с управл ющим входом первого мультиплексора, с первым входом , элемента ИЛИ-НЕ и с вторым входом четвертого элемента И, выход которого соединен с управл ющим входом первого дехшфратора и синхровходом седьмого регистра, выходы первого, второго и третьего мультиплексоров соединены соответственно с адресными входами третьего, первого и четвертого блоков пам ти, пр мой выход четвертого триггера соединен с вто- входом первого элемента И-НЕ и с третьим и четвертым входами первого элемента И-ИЛИ-НЕ, выход которого соединен с входом разрешени доступа первого блока пам ти, пр мой выход п того триггера соединен с вторым входом второго элемента И-НЕ и с третьим и четвертым входами второго элемента И-ШМ-НЕ, выход которого соединен с входом разрешени доступа четвертого блока пам ти, пр мой выход шестого триггера соединен с вто- рым входом третьего элемента И-НЕ и с вторым входом элемента ИЛИ-НЕ, которого соединен с входом разрешени доступа третьего блока пам ти , выходы первого, второго и третьего элементов И-НЕ соединены соответственно с входами разрешели записи первого, четвертого и третьего блоков пам ти и с входами четвертого мента ИЛИ, выход которого вл етс сигнальным выходом записи устройства и соединен через элемент задержки с входами сброса четвертого и п того регистров , каждый выкод четвертого блока пам ти соединен со счетным входом одноименного счетчика второй группы ,седьма группа кодовых входов устройства соедит иена с информационными и синхровходами счетчиков второй группы,выходы переполнени которых вл ютс группой информа ционных выходов устройства.

42

У

-//

-xz;

Фиг.

29

Физ.