SU966699A1 - Устройство дл контрол интегральных схем - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  электрических параметров интегралЬных схем.

Известны устройства дл  контрол  электронных устройств,сопр гаемые с ЦВМ и содержащие тактовый генератор, блок сравнени , счетчик, сдвиговый регистр и распределитель импульсов 1.

Недостаток этих устройств состоит в низкой производительности.

Наиболее близким к предлагаемому  вл етс  устройство дл  комплексного контрол , содержащее генератор тестов,,j генератор слов, блок управлени , подключенный -двухсторонними св з ми через блок сопр жени  к вычислительной машине, а первым выходом к первым входам блока накоплени  результатов, 20 блойа компараторов, блока формирователей временных параметров сигналов и блока формирователей, вторым выходом - к первым входам блока согласовани  и распределени  выводов интегральной схемы, блока цифро-аналогового преобразовани  и через блок задающих генераторов к второму входу блока формировани  временных параметров .сигнала, выход которогосоединен с вторыми входами блока накоплени  результатов , блока компараторов vi блока формирователей, третьи входы которых

10 подключены соответственно к выходу блока компараторов и выходу блока цифро-аналогового преобразовани  и первым входом блоков статических испытательных воздействий группы, вторые входы которых соединены с третьим выходом блока управлени , а третьи входы - с группой выходов блока согласовани  и распределени  выводов интегральной схемы, вход-выход которого через контактирующий блок соединен со входом-выходом контролируемой интегральной схемы .. Однако оно имеет низкую пропуск-ную -способность и ограничивает производительность всей системы контрол , так как требует в режиме контрол  многократной перезагрузки тестовых наборов из внешней пам ти в опера тивную пам ть машины,а затем в пам ть г нератора слов,В режиме подготовки прог рамм исключаетс  возможность использов ни  пам ти генератора слов как дополнительного пол  оперативной пам ти машин Кроме того,считывание результатов измерений осуществл етс  последовательным подключением к блокам измере ри  статических параметров аналогоцифрового преобразовател . Цель изобретени  - увеличение про пускной способности устройства. Поставленна  цель достигаетс  тем что в устройство, содержащее блок сопр жени , первый вход-выхор которо го  вл етс  первым входом выходом ус ройства, а второй вход-выход соединен с входом-выходом блока коммутации управл ющих и информационных сиг налов, группу блоков статических исп тательных воздействий, блок согласовани  и распределени  выводов интегральной микросхемы, соединенный входом-выходом через контактирующий бло с вторым входом-выходом устройства блок формирователей, блок компараторов и блок накоплени  результатов, первые входы которых соединены с пер вым выходом блока коммутации управл ющих и информационных сигналов, а вторые входы - с выходом блока форми ровани  временных параметров сигнало первым и вторым входом соединенного соответственно с первым входом блока формирователей и выходом блока задаю щих генераторов, вход которого подключен к второму выходу блока коммутации управл ющих и информационных сигналов, входу блока цифро-аналогового преобразовани  и первому входу блока согласовани  и распределени  выводов интегральной схемы, группа входов-быходов которого соединена с входами-выходами блоков статических испытательных воздействий группы, входы опорного сигнала которых подключены к третьим входам блока компараторов и блока формирователей и в ходу блока цифро-аналогового преобразовани ,, а информационные входы к третьему выходу блока коммутации управл ющих и информационных сигналов , первый вход которого подключен К выходу блока накоплени  результатов , третьим входом подключенного к выходу блока компараторов, четвертый вход которого и выход блока формирователей соединены соответственно с выходом и вторым входом блока согласовани  и распределени  выводов интегральной схемы, введены блок пам ти , блок преобразовани  параллельного кода в последовательный, группа компараторов статики и регистр неисправности , причем первый вход каждого компаратора статики группы соединен с выходом блока цифро-аналогового преобразовани , второй вход - с вь1ходом соответствующего блока статических испытательных воздействий группы, а выход - с соответствующим разр дным входом регистра неисправности , выходом подключенного к второму входу блока/коммутации управл ющих и информационных сигналов, входвыход блока пам ти соединен с первым входом-выходом устройства, а выход с входом блока преобразовани  параллельного кода в последовательный, выходом подключенного к четвертому ВХОДУ блока формирователей и п тому входу блока компараторов,-вход блока пам ти соединен с выходом блока формировани  временных параметров сигналов. На фиг. 1 представлена блок-схема системы, содержащей данное устройство; на фиг, 2 и 3 - примеры функциональных схем блоков пам ти и блока преобразовани  параллельного кода в последовательный; на фиг. 4 и 5 примеры тест-набора и размещени  тест-набора в блоке многоканальной оперативной пам ти; на фиг. 6-8 примеры блок-схем управл ющей вычислительной машины, блока сопр жени , блока коммутации управл ющих и информационных сигналов; на фиг.9 и 10 - блок-схема узла управлени  многоканальной оперативной пам тью и временна  диаграмма выдачи им сирналов; на фиг, 11 и 12 - примеры функциональных схем блока согласовани  и распределени  выводов интегральной схемы и блока формирователей . Система ((Ъиг.1 содержит комплект устройств 1 ввода-вывода и долговременного хранени  контрольно-измерительной информации и программ, управ л ющую вычислительную машину СУВМ),, соединенные с первым входом-выходом устройства, включающего блок 3 сопр жени , блок коммутации управл ющих и информационных сигналов, контактирующий блок 5 дл  подключени  контролируемой интегральной схе мы 6 к блоку 7 согласовани  и распределени  выводов интегральной схемы , блок 8 формирователей, блок 9 компараторов, группу блоков 10 стати ческих испытательных воздействий, группу компараторов 11 статики, регистр 12 неисправности статики, блок 13 цифро-аналогового преобразовани  блок 1 пам ти, блок 15 преобразовани  параллельного кода в последовательный , блок 16 накоплени  результатов , блок 17 задающих генераторов и блок 18 формировани  временных параметров сигналов. Блок 14 пам ти (фиг.2) содержит двунаправленный буферный регистр (бу фер) 19 данных, узел 20 управлени , элементы 21 пам ти, мультиплексоры 2 Элементы 21 объединены в группы 23. Количество элементов 21 в группе 23 соответствует разр дности информационного слова управл ющей вычислитель ной машины 2. Оины 2 адреса, шины 2 данных, шины 26 управлени  первого входа-выхода блока И пам ти соединены с магистралью ввода-вывода УВМ 2 и подключены к одноименным входам узла 20. Кроме того, шины 25 подключены к регистру 19, а шина 27 синхро низации - к узлу 20, Лдреснь е входы ( А , управл ющий вход Запись (ЗП и вход Выбор кристалла (ВК) каждого из элементов 21 подключены к узлу 20, а инЛормационные входы Код числа (КЧ) - под ключены к буферу 19. Выходы элементов 21 подключены через мультиплексоры 22 к буферу 19. (Количество мультиплексоров равно количеству раз р дов в информационном слове). Кроме того, выходы элементов 21 с помощью шин 28 подключены к блоку 15. Управл ющие входы буфера 19 и мультиплексоров 22 подключены к узлу 20. Синхронизирующа  шина 29 Сдвиг и управл юща  шина 30 Прием подключены к блоку 15. Блок 15 преобразователей параллельного кода в последовательный (фиг.З) содержит сдвиговые регистры 31, информационные входы которого подключены к шинам 28, управл ющие к шинам 29 и 30, а выходы регистров 31 подключены к блокам 8 и 9. Управл юща  вычислительна  машиыа 2, пример структуры которой показан на фиг.6, содержит процессор 32, узлы 33 интерфейсные, узел 3 управлени  ОЗУ и модули 35 накопител  ОЗУ и пульт 36. Процессор 32 выполн ет все функции обработки информации. Пульт предназначен дл  отладки: и управлени  режимами УВМ и содержит органы управлени  (переключатели 7 и индикации (например, светодиоды). Узлы 3 интерфейсные предназначены дл  св зи процессора и ОЗУ с конкретными внешними устройствами, например электрифицированной печатаю|цей машинкой, перфоратором , фотосчитывателём и т.д. Узел 3 управлени  ОЗУ предназначен дл  ретрансл ции-сигналов внутреннего интерфейса УВМ на внутренние магистрали ОЗУ. К последним подключены модули 35 накопител  ОЗУ. Набор линий внутреннего интерфейса содержит Т линий магистрали адреса fMA15-MAOJ , 8 линий магистрали данных ( МД7-МДО) и линии магистрали .управлени : ЗПП - запись в пам ть , ЧТП - чтение пам ти, ЗПВУ - запись во внешнее устройство, ЧТВУ чтение внешнего устройства, ЗПРЕ- запрос ,на прерывание, ППРЕ - подтверждение прерывани  и др. Сигналы ЗПП и ЗПВУ стробируот запись информации соответственно в  чейку пам ти и регистр внешнего устройства, а сигналы ЧТП и ЧТВУ управл ют вылвчей на линии МД7-МДО содержимого адресуемой  чейки пам ти или регистра внешнего, устройства. Основное назначение блока 3 сопр жени  - разв зка магистралей УВМ 2 от измерительной части системы. Блок 3 сопр жени  содержит(фиг,7) двунаправленный буферный регистр (буфер ) 37 даннмх, усилители 38 адресных сигналов, усилители 39 управл ющих сигналов и селектор 0 адреса. Селектор 0 адреса предназначен дл  селекции на лини х адресов регистров, расположенных в измерительной части системы (вне УВМ) и соответствующего управлени  буфером 37 данных. Усилители 38 транслируют сигналы с линий (через селектор ЦО адреса) на линии А7-АО. 7966699 Усилител14 39 управл ющих сигна- бора лов-принимают с магистрали управлени  сигналы ЧТВУ, ЗПВУ, ППРЕ и др и выдают их в измерительную часть системы принимают от нее сигнал ЗПРЕ и выЙают его в УВН. Буфер 37 данных передает сигналы с линий МД7-МДО УВМ на линии Д7-ДО измерительной части во всех случа х, кроме Чтени , располо хенного в этой части регистра, f этом случае сигналы передаютс  с линий Д7-ДО на МД7МДО . блок коммутации управл ющих и информационных сигналов предназначен дл  размножени  магистрали данных Д7-Д.О по измерительной части системы и формировани  по адресу на лини х А7-АО и управл ющим сигналом ЗПВУ и ЧТВУ сигналов записи или чтени  конкретных регист-ров. Блок k содержит (фиг.8) дешифратор 41 адреса и коммутатор 42 линий данных. Зыходы дешифратора 1 подключаютс  в системе непосредственно на стробирующие входы программируемых регистров. Коммутатор +2 линий данных транслирует сигналы с линий на juecT групп однонаправленных линий (Д7-ДО (. Д7 - до). А также в зависимости от выполн емой операции (записи или чте ни ) передает данные с линий Д7-ДО на двунаправленные линии Д7 - ДО или наоборот. Однонаправленные лини ( Д7 - до ) - ( ДО) подключены ГЛ7 - лп - ( лп nnni ninuoui-i к информационным входам программируемых регистров блоков, а двунаправленные линии подключены к тем блокам устройства, которые имеют двунаправленные информаци онные выводы. Узел 20 управлени  предназначен дл  управлени  элементами 21 пам ти и мультиплексорами 22 блока Il пам ти . Узел 20 содержит (фиг.9 дешифратор адреса, селектор hk адреса , элементы И и , двоичный сч чик 47, дешифратор , элемент ИЛИ элементы И 50 и 51 и усилители 52. Усилители 52 принимают с линий МА9-НАО 10 - разр дный код адреса. инвертируют его и выдают непосредственно -на адресные входы элементов 21 пам ти. Дешифратор kj по старшим шести разр дам кода адреса на лини х МА15 МА 10 формирует один из сигналов вы 8 ВК1-ВК. Линии ВК1.-ВК подключены ко входам Выбора кристалла элементов 21 пам ти. Селектор адреса подает на элементы М kS и k6 разрешающий потенциал , если на магистрали адреса находитс  адрес одной из  чеек блока пам ти. Дл  этого достаточно проанализировать 6 старших разр дов адреса на лини х МА15-МА10. Если элемент И kS открыт, то сигнал ЗПП через этот элемент И подаетс  на. входы записи всех элементов 21 пам ти. Если открыт элемент И k6, то сигнал ЧТП подаетс  на вхбд буфера 19 данных дл  переключени  его на прием данных от мультиплексоров 22 и выдачу их на магистраль 25 данных. Счетчик kj, дешифратор 8, элементы ИЛИ 9 и И .SO и 51 предназначены дл  формировани  сигналов Прием и Сдвиг, временна  диаграмма Которых показана на фиг.10. Эти сиг- налы формируютс  от сигналов ГИ1 и ГИ2 ( И - главные импульсы), поступающие от блока 18. По .сигналу Прием происходит запись информации .с элементов 21 пам ти в «-разр дные сдвиговые регистры 31, а по сигналам Сдвиг - эта информаци  сдвигаетс  в регистрах 31. Таким образом, в каждом рабочем такте выдачи тестнабора , определ емом сигналами ГИ2 на выходе каждого сдвигового регистpa 31 по вл етс  один из четырех одновременно считанных бит в канале. Блок 7 согласовани  и распределени  выводов интегральной схемы содержит (Фиг,11) группу одинаковых коммутирующих  чеек 53, кажда  из которых состоит из регистра 5 управлени  реле, эквивалента нагрузки 55, повторител  56, р да коммутирующих реле КР...КР5. Количество коммутирующих  чеек 53 соответствует количеству выводов контролируемой интегральной схемы 6. Кажда  коммутирующа   чейка 53 подключает к одному выводу контролируемой интегральной схемы выход амп плитудного формировател  блока о через контакты реле КР1, повторитель 5б - через контакты реле КР2, корпус - через контакты реле КРЗ, эквивалент нагрузки 55 через контакты реле КР4 и блок 10 - через контакты реле КР5. Команды управлени  реле записываютс  в регистры с линии Д7 - ДО,

а выбор требуемой коммутирующей  чейки 53 осуществл етс  по лини м адреса А7-АО.

При работе вывода контролируемой интегральной схемы 6 в режиме приема информации включены контакты реле КР1, При этом, из блока 8 на данный вывод контролируемой интегральной схемы 6 через блок 5 подаютс  импульсы тестовой последовательности, сфор мированные по амплитуде, В режиме чтени  информации из кон тролируемой интегральной схемы 6 включены контакты реле КР2, КР, При этом к вь1воду контролируемой интегральной схемы 6 подключаетс  эквивалент нагрузки 55 и повторитель 5б, подключенный к блоку 9 компараторов. Контакты реле КР1 могут оставатьс  замкнутыми, однако блок 8 формирователей при этом должен быть установчлен в нейтральное, третье состо ние. При контроле статических параметров контролируемой интегральной схем 6 и необходимости замыкани  вывода схемы на .корпус замыкаютс  контак-ты реле КР5 и КРЗ соответственно. Блок 8 формирователей ( фиг,12 ) со держит N формирователей 57, каждый из которых состоит из амплитудного формировате/1Я 58 и элементов И и обеспечивает через блок и контактный блок 5 подключение к одному выводу контролируемой интегральной схе мы 6.. Блок 8 обеспечивает выдачу на выводы контрЬлируемой интегральной схе мы 6 импульсов тестовой последовател ности программируемой амплитуды и формы.. На первый вход элемента И 59 из блока поступают импульсы тестовой последовательности, а из блока 18 на второй вход элемента И 59 поступают строб-импульсы, обеспечивающие формирование временных параметров импульсов тестовой последовательности. При выдаче информации из контролируемой интегральной схемы 6 амплитудный формирователь 58 устанавливаетс  в третье состо ние с поступлением на входы элементов М 59 и 61 напр жени  логического нул  из блока 15 преобразовани  параллельного кода в последовательный. Амплитудный формирователь 58 пред ставл ет собой согласованный импульсный усилитель с программируемой амплитудой и пол рностью выходных импульсов . Амплитуда этих импульсов пропорциональна опорным напр жени м v и уГ, поступающим из блока цифро-аналогового преобразовани .

Устройство работает следующим образом .

Claims (1)

1. Авторское свидетельство СССР № , кл. G Об F 11/00, 1977.

И. Авторское свидетельство ССС ff 37988, кл. G 01 R 31/28, 1972 (прототип).

ФигЛ

II

;

ablest И

Ь00 II

yv-f

-t

24

HMSrMM

W7- HRS

fS

aiucmt a/t jffiptfStwufi

Jf

.8

Риг. 9

/JpuPM -Jl -

Л

Й/7./