SU1314348A1

SU1314348A1 - Коммутирующее устройство

Info

Publication number: SU1314348A1
Application number: SU864044119A
Authority: SU
Inventors: Виктор Владимирович Харько; Петр Павлович Мальцев; Юрий Терентьевич Котов; Евгений Николаевич Огороднийчук; Вадим Владиславович Гераськов
Original assignee: Войсковая часть 67947
Priority date: 1986-03-26
Filing date: 1986-03-26
Publication date: 1987-05-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных системах дл сопр жени центрального процессора с основной пам тью и магистралью асинхронного интерфейса , например, типа общей шины (ОСТ 11.305.903-80). Целью изобретени вл етс расширение области применени устройства , дл этого в коммутирующее устройство , содержащее регистр 2, дешифратор 1, элемент И 8, элемент ИЛИ 5, элемент НЕ 7 и щинный формирователь 10, введены группа 4 элементов И, демультиплексор 6, два мультиплексора 9 и 3. Устройство позвол ет организовать в рамках асинхронной магистрали параллельный синхронный обмен между, например, процессором, пам тью и периферийными устройствами. В различных режимах в вычислительную систему включаетс одно или два устройства. 4 ил. „ Синхронизаци 32 33 (Л со 00 оо фиг. i

Description

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах, дл сопр жени центрального процессора, основной пам ти и магистрали с асинхронным интерфейсом, например типа «обш.а шина.

Целью изобретени вл етс расширение области применени устройства.

На фиг. 1 представлена структура вычислительной системы и функциональна схема устройства; на фиг. 2 и 3 - временные диаграммы функционировани устройства. Коммутируюш,ее устройство содержит (фиг. 1) деишфратор 1, регистр 2, второй мультиплексор 3, группу 4 элементов И, элемент ИЛИ 5, демультиплексор 6, элемент НЕ 7, элемент И 8, первый мультиплексор 9, П1ИННЫЙ формирователь 10, шины 1 1 и 12 грунп адресных входов и выходов, П1инь 13 и 14 первой и второй групп информационных входов, шины 15 группы адресно-информационных входов-выходов, линию 16 входа синхронизации, линии 17 и 18 входов управлени передачей на группу адресно-информационных в ходов-вы ходов и группу информационных выходов, линии 19 группы информационных выходов, линии выхода 20 направлени передачи, линию 21 управл ющего входа дешифратора 1.

На фиг. 1 показаны также процессор 22, блок 23 управлени магистралью, основна пам ть 24, магистраль 25 и периферийные устройства 26, шинные формирователи 27 и 28, элемент И 29, коммутируюшие устройства 30 и 31, линии 32, 33 и 34 входов синхронизации, записи и чтени , информационные шины 35 и 36

Коммутирующее устройство работает сле- дуюшим образом.

Дешифраратор 1 при наличии разрешени на линии 21 формирует сигнал на своем выходе только в случае, если адрес, установленный на шинах 11, не принадлежит адресному пространству основной пам ти 24. По коду на шинах 11 дешифратор 1 фактически определ ет направление обмена: с пам тью 24 или периферийными устройствами 26 будет обмениватьс процессор 22. На фиг. 1 показана отдельна лини 21, но в принципе сигнал на эту линию может поступать с одного из разр дов шины 11.

Система и устройство в режиме чтени команд и данных из основной пам ти 24 и из периферийных устройств 26 в процессор 22 с использованием коммутирующего устройства работают следующим образом.

Центральный процессор 22 выдает на шины 11 коммутирующего устройства 30 адрес запоминающей чейки (фи1-. 4), одновременно посыла сигнал «Чтение по линии 34. Цо синхросигналу в линии 32 этот адрес записываетс в регистр 2.

Дешифратор 1 анализирует состо ние разр дов адреса на тинах 11. Например,

наличие в старших разр дах адреса хот бы одного логического «О означает факт обращени к чейке, наход щейс в основной пам ти 24. В подобных ситуаци х дешифратор 1 выдает нулевой сигнал, который инвертируетс элементом НЕ 7 и открывает элемент И 8 дл прохождени синхросигнала на управление демультиплексором 6. Нри этом демультиплексор 6 подготавливаетс к передаче сигналов адреса на

шины 12 коммутирующего устройства 30. Одновременно синхросигнал проходит через элемент ИЛИ 5 и открывает группу 4 элементов И, котора пропускает сигналы адреса в основную пам ть 24. Данные из па м ти по шинам 36 через шинный формирователь 28 поступают на входы мультиплексора 3. Цри отсутствии на линии 18 единичного сигнала, вырабатываемого блоком 23, мультиплексор 3 пропускает сигналы данных на шины 19 и через шинный фор0 мирователь 27, управл емый сигналом чтени в .1ИНИИ 34, в процессор 22 по шинам 35.

Если процессор 22 обращаетс к периферийному устройству 26, дешифратор 1 форми5 рует единичный сигнал, который поступает на линию 20 и через элемент НЕ 7 - на вход элемента И 8, закрыва его дл прохождени синхросигнала с линии 32. Тем самым демультиплексор 6 подготавливаетс дл передачи информации в мультиплек0 сор 9. Сигнал с линии 20 поступает на блок 23, который выставл ет сигнал ВУ на линии «Выборка устройства.

Этот сигнал поступает на линию 17 коммутируюшего устройства 30 и разрешает прохождение сигнала адреса с выхода ре5 гистра 2 через rpyiuiy 4 элементов И и мультиплексор 9 на вход шинного формировател 10. В отсутствии единичного сигнала на линии 18 шинный формирователь 10 пропускает сигналы адреса на шины 15

Р и далее на шины «Адрес-данные магистрали 25.

Блок 23 устанавливает сигнал ОБМ на .линии «Синхронизаци обмена магистрали 25.

Устройства 26, снабженные аппарату5 рой дешифрации адреса, считывают адрес с соответствующих линий магистрали, опознают его и после по влени сигнала ОБМ запоминают необходимые им пол адреса. Устройство, опознавшее адрес, становитс ведомым.

0

Блок 23 снимает с линии 17 сигна,л ВУ, снима адрес на шинах 15 коммутируюшего устройства.

1элок 23 устанавливает сигнал ДЧТ на линии «Чтение данных магистрали. Этот

5 сигнал подготавливает мультиплексор 3 и ншнный формирователь 10 к прохождению информации с шин 15 на шины 19 устройства 30.

Ведомое устройство 26 в ответ на сигнал ДЧТ устанавливает сигнал ОТВ на линии «Ответ устройства магистрали 25 и данные на лини х «Адрес-данные магистрали 25. Данные поступают по шинам 15 и 19 и через шинный формирователь 27, управл емый сигналом чтени в линии 34, в центральный процессор 22.

Процессор 22 принимает данные и блок 23 сбрасывает в линии 18 сигнал ДЧТ.

После сброса сигнала ДЧТ ведомое устройство снимает данные с линий «Адрес- данные и сбрасывает сигнал ОТВ.

Блок 23 сбрасывает сигнал ОБМ на линии магистрали 25.

Запись информации из центрального проессора 22 в основную пам ть 24 и периферийные устройства 26 осуществл етс следующим образом (фиг. 3).

Центральный процессор 22 выставл ет на щинах 11 адрес чейки пам ти 24, на тинах 35 - данные, подлежащие записи в эту чейку.

Одновременно на линии 33 выставл етс сигнал записи. В отсутствии сигнала в линии 34 ц инный формирователь 27 направл ет сигналы данных на щины 11 коммутирующего устройства 31.

Анализ разр дов адреса на щинах 1 1 коммутирующего устройства 30 производитс аналогично режиму чтени . Результат анализа по линии 20 коммутируюпхего устройства 30 поступает на линию 20 коммутирующего устройства 31 и далее на элемента ПЕ 7. При этом дешифратор 1 устройства 31 находитс в состо нии с высоким выходным сопротивлением, так как на его управл ющий вход подан логический «О с линии 21 устройства 31.

Если процессор 22 обращаетс к чейке основной пам ти 24, то по синхросигналу на линии 16 адрес, как и в режиме чтени , с выходов регистра 2 поступает на пJины 12 устройства 30 и пам ти 24. Данные по этому же синхросигналу, проход щему через элемент И 29, на другом входе которого в этот момент присутствует сигнал «1 с линии 33, проход т с выхода регистра 2 устройства 31 на пжны 12 и через щин- ный формирователь 28, на входе управлени которого присутствует сигнал «О с линии 34, на шину данных основной пам ти 24.

Если процессор 22 обращаетс к периферийному устройству 26, то единичным сигналом результата анализа разр дов адреса запрещаетс прохождение синхросигнала через элементы И 8 обоих коммутирующих устройств 30, 31 и подготавливаетс прохождение информации с регистраторов 2 на шины 15. Одновременно этим же сигналом по линии 20 запускаетс в работу блок 23 (фиг. 3), который выставл ет в линию 17 сигнал ВУ, который поступает в магистраль и разрешает прохождение адреса на щины 15 устройства 30. Блок 23 выставл ет сигнал ОБЛ . Периферийное устройство 26 опознает адрес и становитс ведомым . Блок 23 снимает сигнал ВУ (при этом снимаютс данные с тин 15) и одновременно с этим выдает по линии 17 коммутирующего устройства 31 сигнал выдачи данных . По этому сигналу данные с выхода регистра 2 поступают на щины 15 и с них на П1ИНЫ 13 коммутирующего устройства 30.

В отсутствии на лини х 17 и 18 устройства 30 сигналов ВУ и ДЧТ дан1п 1е с тин 13 поступают по Н1пнам 15 в магистраль 25. Блок 23 устанавливает сигнал ДЗП на линии «Запись данных магистра.пи 25.

Ведомое периферийное устро(1ство принимает по сигналу Л,ЗГ информацию с соответствующих линий магистрали 25 и устанавливает сигнал ОТВ.

Блок 23 сбрасывает сигналы ДЗП и выдачи данных, после чего снимаютс да1ПП)1е с магистрали 25. Ведомое устройство сбрасывает сигнал ОТВ. Блок 23 сбрасывает сигнал ОБМ.

На фиг. 2 показан вариант работы сис- темы с одним коммутирующим устройством, обеспечивающим асинхронный обмен между центральным процессором 22 и пам тью 24 НЛП с периферийнымн устройствами только в режиме чтени .

30

Claims

Формула изобретени

5

Коммутирующее устройство, содержащее регистр, группа управл юнщх входов которого вл етс группой адрес 1ых входов устройства, дешифратор, элемент 11, первый вход и выход которого соединены

5 соответственно с выходом элемента НЕ и первым входом элемента ИЛИ, шинный формирователь , вход-выход которого вл етс группой адресно-информационных входов- выходов устройства, отличающеес тем. что,

д с целью расширении области применени устройства, в него введены группа элементов и, демультиплексор, первый п второй мультиплексоры, причем информационные входы дешифратора соединены с соответствующими входами старн1их разр дов I pyn5 пы адресных входов устройства, а выход дешифратора вл етс выходом направлени передачи устройства и соединен с входом элемента НЕ, второй вход элемента И соединен с входом синхронизации регистра и вл етс входом снихро1шзацин устройства,

0 группа выходов регистра соединена с группой ипформацион1 ых входов элементов И группы , группа выходов которой соединена с грушюй информационных входов де- мультиилексора. вход управлени которого соединен с выходом элемента И, перва группа выходов демультиплексора вл етс rpynnoi t адресных выходов устройства, а втора 1 руппа выходов демультиплексора сое- дипена с первой группой информациопных

входов первого мультиплексора, втора группа информационных входов которого вл етс первой группой информационных входов устройства, вход управлени первого мультиплексора объединен с вторым входом элемента ИЛИ и вл етс входом управлени передачей на группу адресно-информационных входов- выходов устройства, выход элемента ИЛИ соединен с входом управлени элементов И группы, группа выходов первого мультиплексора соединена с группой информаr/jfl

nniirh(3ij X

Синхросигнал/3)

%15JQ °SPec ( gmmis

OS ft зп

ОТ&

ВУ(ПЗО}

jfl Синхросигнал X

L/тенае (

IS:

JOX адрес

ционных входов шинного формировател , группа выходов которого соединена с первой группой информационных входов второго мультиплексора, втора группа информационных входов и выход которого вл ютс соответственно второй группой информационных входов и группой информационных выходов устройства, вход управлени второго мультиплексора соединен с входом управлени шинного формировател и вл етс входом управлени передачей на группу информационных выходов устройства.

Ih

Фиг. 2

Л данные