SU1179357A1 - Устройство дл сопр жени модулей вычислительной системы с общей шиной - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МОДУЛЕЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С ОБЩЕЙ ШИНОЙ, содержащее элемент ИЛИ, дешифратор, первый триггер, первый элемент И, первый блок сравнени  и первый регистр, причем группа выходов дешифратора образует информационный выход устройства, первый вход первого блока сравнени  соединен с первым входом первого регистра и  вл етс  информационным входом устройства, выход элемента ИЛИ  вл етс  выходом записи устройства, первый выход дешифратора соединен с единичным входом первого триггера, нулевой вход которого соединен с вторым выходом дешифраторе, выход первого регистра соединен с вторым входом первого блока сравнени , выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, отличающеес  тем, что, с целью повьш1ени  быстро действи , в-него введены второй блок сравнени , второй регистр, одновибратор , два триггера и семь элементов И, причем первый вход второго регистра соединен с первым входом второго блока сравнени  и первым входом первого регистра, второй вход второго блока сравнени   вл етс  входом задани  адреса устройства, вход одновибратора соединен с вторым входом второго регистра и нулевым входом второго триггера и  вл етс  входом обмена устройства, выход второго элемента И  вл етс  выходом чтени  устройства, нулевой вход третьего триггера соединен с первым входом третьего элемента И и  вл етс  входом ответа устройства, первый вход второго элемента И соединен с § выходом четвертого элемента И и  вл етс  входом чтени  данных устройства , выход третьего элемента И соединен .с первым входом п того элемента И и  вл етс  выходом ответа устройства, первый вход шестого элемента И соединен с первым входом седьмого элемента И и  вл етс  входом записи данных устройства, выход второго блока сравнени  соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом :л одновибратора, третьим входом первоК го элемента И и первым входом четвертого элемента И, второй вход которого соединен с единичным выходом треть-его триггера ft вторым входом п того элемента И, выход которого соединен с первым входом элемен а ИЛИ, второй вход которого соединен с выходом седьмого элемента И, второй вход которого соединен с вторыми входами второго и третьего элементов И и выходом второго 1риггера, единичный вход которого соединен с выходом восьмого элемента И и третьим входом второго ре

Description

гистра, выход которого соединен с входом дешифратора второй вход шестого элемента И соединен с единичным входом первого триггера, второй вход первого регистра соединен с выходом

1179357

шестого элемента И, выход первого элемента И соединен с единичным входом третьего триггера, нулевой выход которого соединен с третьим входом второго элемента И,

Изобретение относитс  к вычислительной технике и может быть использовано дл  обмена информацией между мoдyл  0i вычислительной системы с общей шиной, в частности, по интерфейсу межмодульному МПИ (ОСТ 11 305.903-80).

Цель изобретени  - повьш1ение быстродействи  путем совмещени  операций чтени  и записи при трансл ции информации .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 временна  диаграмма сигналов магистрали интерфейса МПИ (ОСТ 11 305.903-80) на фиг. 3 -. структурна  схема систе-г мы с использованием предлагаемого устройства.

Устройство содержит блики 1 и 2 сравнени , одновибратор 3, регистры 4 и 5, деншфратор 6, триггеру 7-9, элементы И 10-17 элемент ИЛИ 18, шийу АД 19, вход 20 задани  адреса, лини  ОБМ (Обмен) 21, ДЧТ (Чтение данных) 22, ОТВ (Ответ) 23 и ДЗП (Запись данных) 24 магистрали интерфейса МПИ, линии управл  зщих сигналов 25, Чтение 26, Ответ, 27 и Запись 28 исполнительного устройства.

Устройство в целом обеспечивает сопр жение произвольного модул  с магистралью МПИ и формирование управл ющих сигналов дл  исполнительной части модул  в соответствии с командой , прин той из магистрали.

Обмен инфо1 ацией между двум  модул ми , подключенными к магистрали, строитс  по принципу: ведуший модуль (ведущий) ведомый модуль (ведомый),

Шина адресов и данных АД  вл етс  двунаправленной и используетс  ведушим как адресна  дл  выбора ведомого и как лини  данных при обмене информацией между модул ми, подключенными к магистрали.

Передача адресов и данных производитс  асинхронным способом с использованием управл ющих сигналов ОБМ, ДЧТ, ДЗП и ОТВ. Интерфейс пре:дусматривает адресный обмен посредством операций Чтение и Запись,

Адресньй о,0мен начинаетс  с общей дл  всех операцийпередачи адреса , выполн емой в следующей последовательности (фиг. 2);

-ведущий устанавливает на лини х АД адрес, определ ющий ведомого (моменты t, и t,,), и сигнал ОБМ (моменты tj и tfg);

-модули, подключенные к магистрали , опознают адрес методом сравнейи  определенных полей АД с собственш 1м адресом и при сравнении запоминают по переднему фронту сигнала ОБМ необходимые пол  АД. Модуль, опознавший адрес, становитс  ведомым

-ведущий через фиксированное врем  после переднего фронта сигнала ОБМ снимает адрес с линий АД (моменты tj и t,,);

-ведущий выполн ет-одну из операций Чтение или Запись.

В операции Чтение устанавливаетс  следукица  последовательность (фиг. 2):

-ведуший устанавливает сигнал. ДЧ ( момент t);

-ведомый в ответ на сигнад ДЧТ устанавливает данные на лини х АД (момент t ) и с некоторой задержкой сигнал ОТВ (момент tg);

-ведущий принимает данные с линий АД и снимает сигнал ДЧТ (момент

);

-ведомый после сн ти  сигнала ДЧТ снимает сигнал ОТВ (момент tg) и данные (момент ta);

-ведущий снимает сигнал ОБМ (момент t,j).

311

в операции Запись устанавливаетс  следующа  последовательность, (фиг. 2):

-ведущий устанавливает данные на лини х АД (момент tj) и сигнал ДЗП (момент Цд);

-ведомый принимает информацию с линий АД и устанавливает сигнал

ОТВ (момент tjy);

- ведущий снимает сигнал ДЗП

(момент t 1) и данные (момент tf) ;

-ведомый снимает- сигнал ОТВ (момент t|j);

-ведущий снимает сигнал ОБМ (моент t,p.

Устройство работает в двух режиах; разделенном и совмещенном,

В разделенном режиме в каждом икле обмена выполн етс  одна из операций Чтение или Запись, задаваема  ведущим. В совмещенном режие вьшолн етс  одна из операций разеленного режима (Чтение или Заись ) или совмещенна  операци  Чтение - запись.

В разделенном режиме по шине Д 19 от ведущего модул  (процессора ) передаетс  адрес выбираемого модул  одновременно с сигналом по линии ОБМ 21. По переднему фронту сигнала ОБМ одновибратором 3 формируетс  одиночный импульс, длительность которого должна быть равной установленному дисциплиной обмена по магистрали МПИ времени передачи адреса. При сравнении адреса, нахо д щегос  на щине АД 19, с собственным адресом, наход щимс , на входе задани  адреса 20 устройства, по сигналу с выхода блока 1 сравнени  и сформированному одновибратором 3 одиночному импульсу через элемент И 11 устанавливаетс  триггер 8, Сигнал с выхода этого триггера разрешает прохождение сигнала с линии ДЧТ 22 через элемент И 15 на линию 26 Чтение дл  исполнительного устройства в операции Чтение, сигнала с линии ДЗП 24 через И 17 и элемент ИЛИ 18 на линию 28,Запись в операции Запись и сигнала с линии 27 Ответ от исполнительного устройства через элемент И 16 на линию 23 ОТВ магистрали в обеих операци х . По переднему фронту сигнала ОБМ при сравнении адреса через элемент И 11 записываютс  с шины АД 19 в регистр необходимые пол , содержа574

щие информацию д.г1  управлени , В соответствии с прин тым содержимым регистра 5 дещифратор 6 формирует управл ющие сигналы, часть из которых используетс  в устройстве, а часть выдаетс  в исполнительное устройство по лини м 25,

По сигналу с первого выхода дешифратора 6 включаетс  триггер 7, задающий совмещенный режим, через элемент И 10 разрешаетс  ввод с шины АД 19 во врем  операции Запись дополните .пьного адреса в регистр 4, По сигналу с второго выхода триггер 7 выключаетс , запреща  совмещенный режим .

Таким образом,в разделенном режиме устройство участвует в обмене в качестве ведомого и только в цик-

лах, в которых опознаетс  собственный адрес на шине АД магистрали МПИ, При этом транслируютс  управл ющие сигналы ДЧТ, ДЗП и ОТВ междз магистралью и исполнительным устройством , принимаетс  управ.г1 юща  информаци  с шины АД, по которой фо1 мируетс  множество управл ющих сигналов по лини м 7.5 дл  исполнительного устройства и задаетс  режим работы (разделенный шш совмещенный) дл  следующих циклов обмена информгцией .

В совмещенном режиме (включен триггер 7) при опознании блок-ом 1

сравнени  собственного адреса на шине АД устройство выполн ет операцию разделенного режима (как описано вьш1е), а при опознании блоком 2 сравнени  дополнительного адреса вьтолн ет совмещенную операцию,

Вьтолнение совмещенной операции представлено на фиг. 3.

Система содержит модули процессора 29, оперативного запоминающего

устройства 30 (ОЗУ) и интерфейсных карт 31 и 32. Модули 30-32 состо т из устройств 33 - 35 дл  сопр жени , накопителей 36 и исполнительных частей 37 и 38, Все модули объединены

единой магистралью 39 МПИ, а исполнительные части содержат линии 40 и 41 внешних интерфейсов.

Процессор обрабатьшает данные и управл ет обменом, ОЗУ служит дл 

хранени  данных и команд, интерфейсные карты используютс  дл  преобразова {и  интерфейса МПИ в интерфейсы внешних устройств. В качестве устройств 33 - 35 дл  сопр жени  применено предлагаемое устройство.

Система обеспечивает обмен данными между модул ми под управлением процессора. При этом каждому из модулей 29 - 32 в системе присвоен собственный адрес.

При стандартной дисциплине обмена по магистрали 39 МПИ, если необходиМО передать данные из ОЗУ 30 на внешнее устройство через одну из интерфейсных карт 31 (или 32), то вьтолн ютс  операции Чтение и Запись (прочитать данньш из ОЗУ 30 в процессор 29 и затем передать их из процессора 29 на интерфейсную карту 31). В каждой из операций участвуют только по два модул  - ведущий и ведомый. Введение совмещенного режима позвол ет с помощью совмещенной операции Чтение - запись.задействовать в обмене не менее трех модулей - ведзга(ий, первый ведомый и один (или более) второй ведомый. В данном случае при передаче данных из ОЗУ на внешнее устройство ведущим  вл етс  процесtop 29, первым ведомым - ОЗУ 30, вторым ведомым - интерфейсна  карта 3-1. При этом в регистр 4 (фиг. 1) устройства 34 дл  сопр жени  в качестве дополнительного адреса введен собственный адрес первого ведомого (ОЗУ).

Процессор 29 (ведущий) устанавливает на магистраль 39 адрес ОЗУ 30, который опознаетс  устройством 33 дл  сопр жени  как собственный адрес, а устройством 34 дл  сопр жени  - как дополнительный. В дальнейшем устройство 33 работает в разделенном режиме, устройство 34 - в совмещенном (фиг. 1). По сигналу с блока 2 сравнени  через элемент И 12 включаетс  триггер 9. По окончании сигнала с одновибратора 3 элементом И 13 фор мируетс  и вьщаетс  сигнал в линию ДЧТ 22, который через магистраль 39 воспринимаетс  первым ведомым (ОЗУ 30 В ответ на сигнал ДЧТ от первого ведомого поступают данные одновременно с сигналом по линии ОТВ 23, по которому в устройстве 34 через элементы И 14 и ИЛИ 18 сигнал формируетс  на

линии Запись 28 и вьщаетс  в исполнительную частц 37. В исполнительной части по сигналу Запись воспринимаютс  данные с магистрали 39 и по окончании приема формируетс  сигнал на линии 27 Ответ. По этому сигналу выключаетс  триггер 9, что вызьшает последовательное сн тие сигналов ДЧТ и Запись в устройстве 34, сигнала Ответ в исполнительной части 37, сигнала ОТВ и данных в первом ведомом модуле и сигнала ОБМ в ведущем модуле. Этим операци  Чтение запись завершаетс .

Таким образом, в совмещенной операции Чтение - запись функции обмена распределены между трем  модул ми: ведущий инициирует операцию и передает адрес в магистраль МПИ, первый ведомый выполн ет операцию Чтение по управл ющему сигналу от второго ведомого, второй ведомый выполн ет операцию Запись.

Если собственный адрес первого ведомого занос т в регистры 4 нескольких устройств дл  сопр жени , то все эти устройства одновременно участвуют в совмещенной операции обмена в качестве вторых ведомых. Поскольку сигнал ДЧТ от всех устройств дл  сопр жени  объединен в магистрали по методу МОНТАЖНОГО ИЛИ, то сигнал в линии ДЧТ снимаетс  по моменту сн ти  его самым медленно действующим модулем и, следовательно, сигнал ОТВ и данные удерживаютс  первым ведомым до этого момента, что обеспечивает устойчивый прием данных исполнительными част ми всех модулей независимо от их быстродействи .

Совмещенна  операци  Чтение запись не требует добавлени  цепей в магистрали МПИ-, замен ет две стандартные операции при необходимости обмена данными между ведомыми модул ми по программному каналу (под управлением процессора) и выполн етс за врем  одной стандартной операции. За счет этого существенно (примерно .в два раза) увеличиваетс  скорость передачи данных по унифицированной магистрали МШ.

Операци  J/mewe Операци ,, Запись

иг.2

зг г

Г

33

9

зе

L..

J

ГТ. I

J7

iL

/7

Ф

(риг.З

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МОДУЛЕЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С ОБЩЕЙ ШИНОЙ, содержащее элемент ИЛИ, дешифратор, первый триггер, первый элемент И, первый блок сравнения и первый регистр, причем группа выходов дешифратора образует информационный выход устройства, первый вход первого блока сравнения соединен с первым входом первого регистра и является информационным входом устройства, выход элемента ИЛИ является выходом записи устройства, первый выход дешифратора соединен с единичным входом первого триггера, нулевой вход которого соединен с вторым выходом дешифратор^, выход первого регистра соединен с вторым входом первого блока сравнения, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, о'тличающееся тем, что, с целью повышения быстродействия, в-него введены второй блок сравнения, второй регистр, одновибратор, два триггера и семь элементов И, причем первый вход второго регистра соединен с первым входом второго блока сравнения и первым входом первого регистра, второй вход второго блока сравнения является входом задания адреса устройства, вход одновибратора рым входом второго вым входом второго ется входом обмена второго элемента И чтения устройства, соединен с вторегистра и нулетриггера и являустройства, выход является выходом нулевой вход треть его триггера соединен с первым входом третьего элемента И и является входом ответа устройства, первый вход второго элемента И соединен с выходом четвертого элемента И и является входом чтения данных устройства, выход третьего элемента И соединен .с первым входом пятого элемента И и является выходом ответа устройства, первый вход шестого элемента И соединен с первым входом седьмого элемента И и является входом записи данных устройства, выход второго блока сравнения соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом одновибратора, третьим входом первого элемента И и первым входом четвертого элемента И, второй вход которо го соединен с единичным выходом третьего триггера ft вторым входом пятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, второй вход которого соединен с вторыми входами второго и третьего элементов И и выходом второго Триггера, единичный вход которого ^<соединен с выходом восьмого элемента И и третьим входом второго ре>

   гистра, выход которого соединен с' входом дешифратора, второй вход шестого элемента И соединен с единичным входом первого триггера, второй вход первого регистра соединен с выходом шестого элемента И, выход первого элемента И соединен с единичным входом третьего триггера, нулевой выход, которого соединен с третьим входом второго элемента И,