SU1206787A1

SU1206787A1 - Логический анализатор

Info

Publication number: SU1206787A1
Application number: SU843762819A
Authority: SU
Inventors: Александр Сергеевич Орлов; Лейба Семенович Флейш
Original assignee: Предприятие П/Я В-2969
Priority date: 1984-06-28
Filing date: 1984-06-28
Publication date: 1986-01-23

Description

h счетчиков и и триггеров, синхровхо ды которых вл ютс второй группой входов формировател , вход сброса 1г-го триггера (i 1,n ) подключен к синхровходу j-го триггера, причем .

j еслм

и

J

6

3

+ 2i-t-ii. если

. Ч V.t ж I ll

выходы триггеров соединены с первыми входами элементов ИЛИ соответственно и вл ютс третьими выходами форми ровател , входы элементов ИЛИ вл ютс первой группой входов формировател , выходы элементов ИЛИ соединены со счетными входами соответствукицих счётчиков, разр дные выходы кotopыx вл ютс -выходами формировател , выход переполнени И -го счетчика вл етс первым выходом формировател . 3.Анализатор по п.1, о т л и чающийс тем, что формирователь сигналов записи/чтени содержит задающий генератор, генератор одиночного импульса, элемент ИЛИ, кольцевой счетчик, переключатель, первую и вторую группы из rt элементов И, вы- ходы элементов И второй группы вл Изобретение относитс к области контрол средств цифровой техники и может быть использовано дл контрол и диагностики БИС и микропроцессорных систем.

Целью изобретени вл етс повышение быстродействи анализатора.

На фиг.1 представлена функциональна схема логического анализа} на фиг. 2 - схема формировател , адреса; на фиг.З - схема формировател сигналов записи/чтени .

Логический анализатор (фиг.1) содержит первый преобразователь 1 уровн , и буферных регистров 2-1,.. 2-п, И блоков пам ти 3-1, ..., 3-п, блок 4 мультиплексоров, блок 5 индикации , формирователь 6 адрвса, формирователь 7 сигналов записи/чтени блок 8 синхронизации, блок 9 цифровой задержки, цифровой компаратор 10, второй и третий преобразователи

ютс первой группой выходов формировател , первые входы элементов И второй группы соединены с замыкающим контактом переключател , первым вхо- |дом элемента ИЛИ и управл шцими входом задак цего генератора, вторые входы элементов И второй группы соедит нены с соответствующими выходами кольцевого счетчика и соответствующими первыми входами элементов И первой группы, выходы которых вл ютс второй группой выходов формировател , j вторые входы элементов И первой груп- 1пы подключены к размыкающему контакту переключател , подвижный контакт KO i oporo соединен с шиной нулевого потенциала, выход задаищего генератора соединен с синхровходом генератора одиночного импульса и синхровходом кольцевого счетчика, управл ннций вход которого вл етс первым входом формировател , вход записи кольцевого счетчика соединен с выходом генератора одиночного импульса,вход запуска которого соединен с выходом элемента ИЛИ, второй вход которого вл етс вторым входом формировател .

11 и 12 уровн , группу 13 информационных входов.

Формирователь 6 адреса (фиг.2) содержит П триггеров 14-1, ..., 14-П,

h элеументов ИЛИ 15-115-п и п

счетчиков 16-1,...,16-П.

Формирователь 7 сигналов записи/ чтени содержит вторую группу из П элементов И .17-1,...,17-п, переключатель 18, элемент ИЛИ 19, задающий генератор 20, кольцевой счетчик 21, первзпо группу из .п элементов И 22-1, ...,22-П, генератор 23 одиночного импульса.

Логический анализатор работает в двух режимах:

1.Режим записи временной диаграммы с контролируемого устройства.

2.Режим чтени временной диаграм- мы, хран щейс в блоках пам ти.

В исходном состо нии буферные регистры 2, кольцевой счетчик 21, группа триггеров 14, группа счетчиков 16 и блок 9 цифровой задержки обнулены принудительно (цепи приведени логического анализатора в исходное состо ние условно не показаны). В режиме записи первые входы элементов И 17 и первый вход элемента ИЛИ 19 через переключатель 18 подключены к нулевой шине. На группу входов второго преобразовател уровн от контролируемого устройства поступают сигналы, сочетание которых определ ет условие начала записи временной диаграммы логическим анализатором . При совпадении сигналов с преобразовател 11 и условий, при которых производитс запись временной диаграммы , цифровой компаратор 10 выдает сигнал на блок 9 цифровой задержки , сигнал на выходе которого по вл етс только через некоторое число импульсов на входе. Длительность задержки определ етс блоком 9 цифровой задержки. Блок 8 синхронизации вьщает импульс в формирователь 7 сигналов записи/чтени при совпадении сигналов с блока 9 цифровой задержки и третьего преобразовател 12 уровн , группа входов которого подключена к группе синхровыходов контролируемого устройства. По приходу сигнала с блока 8 синхронизации генератором 23 одиночного импульса вырабатываетс импульс, который записываетс в кольцевой счетчик 21, после чего кольцевой счетчик вырабатывает периодическую последовательность импульсов записи, которые, пройд через элементы И 22, поступают на входы записи буферных регистров 2 и входы триггеров 14, при этом информаци , наход ща с на входах буферных регистров , записываетс в них. По заднему фронту импульсов записи переключаютс триггеры 14, при этом формируетс передний фронт импульсов записи в блоки 3 пам ти. Длительность импульсов записи в блок 3 пам ти определ етс местом подключени входов сброса триггеров 14 к синхровходам.

По заднему фронту импульсов записи в блоки 3 пам ти переключаютс адресные счетчики 16, выходы которых определ ют адрес чейки, в которую производитс запись информации.

При заполнении блоков 3 пам ти на выходе последнего счетчика 16 по витс сигнал, которьй остановит работу кольцевого счетчика 21.

0 В режиме чтени информации вторые входы элементов И 22 подключаютс к нулевой шине, а управл ющий вход задающего генератора 20 отключаетс от нулевой шины. При этом уменьшаетс

5 частота генератора 20j что уменьшает скорость изменени данных на выходе , блока 5 индикации, дл удобства ее чтени . При переключении переключател 18

0 первый вход элемента ИЛИ 19 отключаетс от нулевой шины, при этом генератор 23 одиночного импульса формирует импульс, который записываетс в кольцевой счетчик 21. После этого

5 кольцевой счетчик формирует периодическую последоват ельность импульсов чтени , которые, пройд через элементы И 17, поступают на управл юоще входы блока 4 мультиплексоров и че0 рез элементы ШЖ 15 - на счетные входы счетчиков 16. Блок 4 мультиплексоров под управлением импульсов чтени подключает соответствующий блок 3 пам ти к блоку 5 индикации. По заднему фронту импульсов чтени переключаютс счетчики 16, подготавлива чтение из следующих чеек блоков пам ти.

Таким образом, обеспечиваетс

д повышенное быстродействие логического анализатора за счет возможности контролировать временн по диаграмму состо ни сигналов на выходах контролируемого устройства на большом интервале времени с малым временем дискретизации за счет записи информации в быстродействую1цие буферные регистры с последующей перезаписью ее в медленнодействующую, но обла- даивсую большим объектом пам ть.

5

Фиг. 2

Составитель С.Старчихйн Редактор В.Иванова Техред 3.ПалийКорректорам.Пожо

8714/50 . Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5

Филиал ШШ Патент, г.Ужгород, ул.Проектна , 4

Фиг.

Claims

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий буферный регистр, блок памяти, блок синхронизации, блок цифровой задержки, блок индикации, цифровой компаратор и три преобразователя уровня, группы входов которых являются соответственно группами информационных входов, входов задания условий запуска анализатора и входов синхронизации, группа выходов первого преобразователя уровня через буферный регистр соединена с группой информационных входов блока памяти, группа выходов второго преобразователя уровня соединена через цифровой компаратор и блок цифровой задержки с входом разрешения блока синхронизации, синхровход которого соединен с выходом третьего преобразователя уровня, отличающийся тем, что, с целью повышения быстродействия анализатора, он дополнительно содержит формирователь сигналов записи/чтения,формирователь адреса,блок мультиплексоров,^-!) блоков памяти и (л- 1) буферных регистров, при этом

где ц - время записи в блок памяти;

- время записи в буферный регистр;

‘-φΑ - время формирования адреса;

- время установления адреса блока памяти,·

Е - функция, означающая взятие целой части дробного числа,

входы блока индикации соединены с соответствующими выходами блока мультиплексоров, группы информационных входов которого соединены с группами выходов соответствующих блоков памяти, группа управляющих входов блока мультиплексоров соединена с первой группой входов формирователя адреса и первой группой выходов формирователя сигналов записи/чтения, первый вход которого соединен с первым выходом формирователя адреса, второй вход формирователя сигналов записи/чтения соединен с выходом блока синхронизации, вторая группа выходов формирователя сигналов записи/чтения соединена с второй группой входов формирователя адреса и с входами записи соответствующих буферных регистров, группы выходов (п-1) буферных регистров соединены с группами информационных входов соответствующих (М-1) блоков памяти, адресные входы блоков памяти соединены с соответствующими вторыми выходами формирователя адреса, входы записи блоков памяти соединены с соответствующими третьими выходами формирователя адреса.

8

с

1206787

>

2. Анализатор по п.1, отличающийся тем, что формирователь адреса содержит и элементов ИЛИ,

1206787

П счетчиков и л триггеров, синхровходы которых являются второй группой

входов формирователя, вход сброса

1-го триггера (» = 1,η ) подключен к

синхровходу ί-го триггера, причем .

] ^{= +} 2 + ι, если )£п

^и ί ΐ 1

иг)⁺²*’*'¹>^если ΐ^>η ’

выходы триггеров соединены с первыми входами элементов ИЛИ соответственно и являются третьими выходами формирователя, входы элементов ИЛИ являются первой группой входов формирователя, выходы элементов ИЛИ соединены со счетными входами соответствующих счётчиков, разрядные выходы которых являются-выходами формирователя, выход переполнения И -го счетчика является первым выходом формирователя.

3.Анализатор по п.1, о т л и чающийся тем, что формирователь сигналов записи/чтения содержит задающий генератор, генератор одиночного импульса, элемент ИЛИ, кольцевой счетчик, переключатель, первую и вторую группы из И элементов И, вы- ί ходы элементов И второй группы'являются первой группой выходов формирователя, первые входы элементов И' второй группы соединены с замыкающим контактом переключателя, первым входом элемента ИЛИ и управляющими входом задающего генератора, вторые входы элементов И второй группы соедит йены с соответствующими выходами кольцевого счетчика и соответствующими первыми входами элементов И первой' группы, выходы которых являются второй группой выходов формирователя, ί вторые входы элементов И первой групIпы подключены к размыкающему контакту переключателя, подвижный контакт которого соединён с шиной нулевого потенциала, выход задающего генератора соединен с синхровходом генератора одиночного импульса и синхровходом кольцевого счетчика, управляющий вход которого является первым входом формирователя, вход записи кольцевого счетчика соединен с выходом генератора одиночного импульса,вход запуска которого соединен с выходом элемента ИЛИ, второй вход которого является вторым входом формирователя.

1