SU1249587A1 - Устройство формировани адресов дл контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах контрол  блоков пам ти. Целью изобретени   вл етс  повьшение быстродействи . Устройство содержит блок управлени , первый и второй счетчики, блок сравнени , первый и второй блоки переключателей, коммутатор, первую и вторую группы элементов И, В устройстве обеспечиваетс  формирование адресных последовательностей дл  динамических тестов типа Галоп с возможностью управлени  подмассива- ми текущих и опорных адресов, задаваемых соответственно первым и вторым блоками переключателей. При совпадении текущего и опорного адресов блок сравнени  выдает сигнал запрета останова во внешнюю систему контрол . 2 ил. (/ С ел 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах контрол  блоков пам ти.

Цель изобретени  - повышение быстродействи  устройстьа.

На фиг, I представлена схема устройства формировани  адресов дл  контрол  бло.ков пам ти; на фиг, 2 - схема блока управлени . ,

Устройство (фиг. 1) содержит блок 1 управлени , первый 2 и второй 3 счетчики, коммутатор 4, адресные выходы 5, блок 6 сравнени , первый 7 и второй 8 блоки переключателей, первую 9 и. вторую .10 группы злементов И, выход П запрета, вход 12 начальной установки, первый 13 и второй 14 входы синхронизации, выходы записи (считывани ) 15 и конца теста 16,

Блок управлени  (фиг, 2) содержит первый триггер 17, первый счетчик 18 элемент 2И-ИЛИ 19, первый элемент И 20, второй триггер 21, второй счетчик 22, третий 23 и четвертый 24 триггеры и второй элемент И 25.

Устройство работает следующим образом.

Предварительно производитс  установка педмассивов опорных и текущих адресов М и N, При этом возможны случаи, когда NCM и NcM.B первом случае подмассивы задаютс  соответственной установкой К-х переключателей блоков 7 и 8 (,.,,,п, где п - разр дность счетчиков 2 и 3) в положение 1, или О, или в нейтральное . При установке переключателей в положение 1 или О соответствующие разр ды счетчиков 2 и 3 устанавливаютс  в состо ние 1 или О в соответствии с выбранным положением К-х переключателей, а на входы К-х элементов И групп 9 и 10 подаютс  соответственно сигналы 1 или О. Нейтральное положение К-х переключателей определ ет разр ды счетчиков 2 и 3, работающие в счетном режиме и разрешает прохождение сигналов с выходов К-х разр дов счетчиков 2 и 3 через К-е элементы И блоков 9 и 10 на информационные вход коммутатора 4 и блока 6 сравнени .

Згтем на вход 12 подаетс  сигнал начальной установки. При этом разр ды счетчиков 2 и .3, определенные дп  работы в счетном режиме, устанавливаютс  в нулевое состо ние, блок 1 управлени  устанавливает на выходе

5

0

5

0

5

0

5

0

5

15 сигнал Запись, а на управл ющем входе коммутатора 4 - сигнал разрешени  передачи на выходы 5 кода адреса , формируемого на выходах элементов И группы 9, На входы 13 и 14 синхронизации от системы контрол  блоков пам ти, в составе которого работает устройство формировани  адресов , подаютс  тактовые импульсы в течение всего теста,

В первом цикле работы счетчика 2 по сигналам блока 1 управлени  увеличиваетс  содержимое счетчика 2 и на выходы 5 выдаетс  через коммутатор 4 последовательность адресов под- массива М  чеек пам ти дл  записи в них исходной информации теста. После поступлени  с выхода счетчика 2 сигнала переноса на выходах 5 формируетс  код первого адреса подмассива М дл  записи по нему информации, инверсной исходной. Далее блок 1 управлени  устанавливает на выходе 15 сигнал Считывание, а на управл ющем входе коммутатора 4 - сигнал, разрешающий передачу на выходы 5 кода адреса, формируемого на выходах элементов И группы 10,

Далее устройство выполн ет первый цикл формировани  адресных переходов , в котором осуществл ютс  переходы от каждого адреса подмассива к первому адресу подмассива М, Дп  этого в каждом периоде обращени  к блоку пам ти блок 1 управлени  мен ет уровень сигнала на управл кицем входе коммутатора 4, в соответствии с чем на выходы 5 через коммутатор 4 поочередно поступают коды адресов подмассивов М и N, По спаду сигнала блока управлени , поступающего на счетный вход счетчика 3, увеличиваетс  его содержимое.

Блок 6 сравнени  при наличии равенства кодов на его входах вырабаты,- вает на выходе 11 сигнал, запрещающий в устройстве контрол  останов по несравнению считанной с одинаковых адресов информации. После поступлени  сигнала переноса счетчика 3 блок 1 управлени  устанавливает на выходе 15 сигнал Запись, а на уп- равл юшем входе коммутатора 4 - сигнал разрешени  передачи через него адреса подмассива М дл  записи исходной информации по первому адресу подмассива М, после чего по сигналу блока 1 управлени  увеличиваетс  содержимое счетчика 2. В следующем периоде производитс  обращение к блоку пам ти дл  записи по второму адресу подмассива М информации, инверсной исходной. После этого блок 1 управлени  устанавливает на выходе 15 5 сигнал (Считывание), а на управл ющем входе коммутатора 4 - сигнал, разрещающий передачу через него первого адреса подмассива N.

Выполнение остальных циклов фор- 10 мировани  адресных переходов от каждого адреса подмассива N к очередному опорному адресу подмассива М осуществл етс  аналогично. Исполнение теста прекращаетс  по сигналу 15 Конец теста, вырабатываемому блоком 1 управлени  по второму сигналу переноса счетчика 2 и поступающему на выход 16. По этому сигналу система контрол  блоков пам ти прекраща- 20 ет подачу синхросигналов на входы 13 и 14.

В случае NC М перед выполнением теста производитс  запись исходной информации в поДмассив N  чеек пам - 25 ти. Дл  этого на переключател х бло- ка 7 устанавливаетс  код, определ ющий подмассив  чеек пам ти. Запись исходной информации в подмассив М аналогична записи исходной информа- зо ции в подмассив М и прекращаетс  по сигналу переноса счетчика 2. Дальнейшие действи  по заданию подмас- сивов М и N и последующа  реализаци  адресных переходов теста анало- гичны рассмотренному случаю дл  NC.M.

35

Claims (1)

1. Формула изобретени 

   Устройство формировани  адресов дл  контрол  блоков пам ти, содержащее блок управлени , первый и второй входа которого  вл ютс  входами синх5

   0 5 0

   5 о

   ронизации устройства, а третий вход  вл етс  входом начальной установки устройства и подключен к соответствующим входам первого и второго счетчиков , выходы переполнени  которых подключены соответственно к четвертому и п тому входам блока управлени , первый и второй выходы которого  вл ютс  соответственно выходом записи (считывани ) и выходом конца теста устройства, а третий и четвертый выходы соединены с синхро- входами первого и второго счетчиков соответственно, информационные входы первого счетчика подключены к одним выходам первого блока переключателей , другие ВЕлходы которого соединены с одними входами элементов И первой группы, и коммутатор, выходы которого  вл ютс  адресными выходами устройства, отличающеес  тем, что, с целью повыщени  быстродействи , в него введены второй блок переключателей, втора  группа элементов И и блок сравнени , причем одни выходы .второго блока переключателей подключены к информационным входам второго счетчика, а другие выходы соединены с одними входами элементов И второй группы, другие входы которых подключены к выходам второго счетчика, а выходы элементов И второй группы соединены с входами первой группы блока сравнени  и коммутатора , другие входы элементов И первой группы подключены к выходам первого счетчика, а выходы элементов И первой группы соединены с входами второй группы блока сравнени  и коммутатора, четвертый выход блока управлени  подключен к входу коммутатора , а выход блока сравнени   вл етс  выходом запрета устройства.

   Редактор И.Дербак

   Составитель О.Исаев Техред О.Гортвай

   Заказ 4333/53 Тираж 543.Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий П3035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Корректор О.Лугова