SU1298802A2 - Шифратор - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, может иснользо- ватьс  в автоматизированных системах управлени  и контрол . Целью изобретени   вл етс  расширение функциональных возможностей шифратора - преобразование состо ни  входного параметра типа непрерывной импульсной последовательности в код, содержаш,ий информацию о наличии (отсутствии) последовательности и сбо х. Поставленна  цель достигаетс  тем, что в устройство ввод тс  мультиплексор 18, регистр 19, блоки кодировани  состо ни , каждый из которых состоит из двух сдвиговых регистров 2 и 3, триггера 8, четырех дифференциальных цепочек 4-7, элемента ИЛИ 9, двух элементов И 10 и 11,и формирователь серии опорных импульсов, состо - ш,ий из триггера 17, двух счетчиков 14 и 16, Мэлементов И 15-15 и генератора импульсов 13. Изобретение позвол ет сократить ресурсы вычислительных средств, требуемых дл  обработки без уменьшени  достоверности контрол , повысить скорость реакции системы, обеспечить непрерывность контрол  за счет аппаратной реализации слежени . 2 3. п. ф-лы, 1 ил. I (Л 1С UD 00 00 о 1C NJ

Description

Изобретение относитс  к вычислительной технике, может примен тьс  в автоматизированных системах управлени , контрол  и обработки информации и  вл етс  усовершенствованием изобретени  по авт. св. № 590825.

Цель изобретени  - расширение функциональных возможностей шифратора, а именно преобразование в код состо ни  периодических импульсных последовательностей , как-то: наличие, отсутствие и сбои в виде пропадани  единичного импульса из последовательности или по влени  лишнего импульса.

На чертеже представлена схема шифратора .

Шифратор содержит блоки Р, F, ..., 1 кодировани  состо ни  импульсной последовательности по числу  чеек пам ти, каждый из которых содержит сдвиговые регистры 2 и 3, дифференцируюшие цепочки 4-7, триггер 8, элемент ИЛИ 9, элементы И 10 и 11, сигнальную шину устройства И 12; формирователь серии опорных импульсов, состо ший из генератора 13 импульсов , счетчика 14, элементов 15, 15, ... ..., 15, где М число серии опорных частот, кратных 2, второго счетчика 16 и триггера 17; мультиплексор 18; регистр 19; адресный блок 20, содержаШ.ИЙ N каналов 21, 22, ..., (где N - число  чеек пам ти) адресации, причем каждый канал состоит из  чейки 23 пам ти, элемента 24 считывани , формировател  25 входных сигналов, формировател  26 сигналов сброса, а все каналы, кроме первого, содержат элемент ИЛИ 27, дешифратор 28 и входную шину «Разрешение считывани  29 и входную шину «Начало преобразовани  30.

Шифратор работает следующим образом

Формирователь серии опорных импульсов с помощью счетчика 14 и элементов 15 -15 и формирует на выходах последних из импульсной последовательности генератора 13 импульсов набор импульсных последовательностей , частоты Ьледовани  которых отличаютс  друг от друга в два раза. Таким образом обеспечиваетс  возможность выбора опорной импульсной последовательности дл  блока 1, чтобы период следовани  сигнала (Т) на входных шинах устройства был больше периода следовани  опорной последовательности (То), но не более, чем в два раза, тогда в любом интервале времени, равном Т., при отсутствии сбоев могут по витьс  не более двух импульсов опорной последовательности. На этом соотношении основана работа блоков 1.

При поступлении на шину 30 сигнала «Начало преобразовани  счетчик 16 и триггер 17 устанавливаютс  в исходное состо ние , после чего счетчик 16 начинает счет импульсов опорной последовательности

с максимальным используемым периодом следовани .

После отсчета четвертого импульса сигнал с выхода счетчика 16 устанавливает триггер 17 в единичное состо ние, на выходе его и, следовательно, на управл ющих входах блока 1 по вл етс  сигнал «Разрешение преобразовани , разрешающий прохождение входного сигнала через элемент И 10 и сигнала изменени  состо ни  через элемент И 11 блока 1. При прохождении четырех импульсов регистры 2 и 3 всех блоков 1 гарантированно устанавливаютс  в исходное состо ние, соответствующее наличию сигнала на выходах третьего и четвертого разр дов .регистра 2, что обозначает отсутствие входного сигнала, и отсутствие сигналов с выходов регистра 3.

Поскольку входы последовательной записи регистров 2 и 3 подключены к положительному потенциалу, а входы параллельной записи - к нулевому, то каждый приход щий импульс опорной последовательности , поступающий на установочный вход в регистре 3 записывает все нули, в регистре 2 записывает и сдвигает единицу в последующий разр д, а каждый импульс сигнальной последовательности в регистре 2 записывает все нули, в регистре 3 записывает и сдвигает единицу. Таким образом, если в сигнальной последовательности отсутствуют сбои, на задействованных выходах регистров 2 и 3 сигналы отсутствуют. Прохождение подр д трех опорных импульсов обозначает, что пропал импульс в сигнальной последовательности, при этом единица в регистре 2 сдвигаетс  до третьего разр да, следующий опорный импульс вызывает по вление сигнала и на четвертом разр де, что идентифицируетс  как сн тие сигнальной последовательности, так как сбой в виде пропадани  двух имлульсов подр д маловеро тен.

Прохождение подр д двух сигнальных импульсов вызывает по вление сигнала на выходе второго разр да регистра 3 и идентифицируетс  как сбой в сигнальной последовательности в виде по влени  лишнего импульса так как в контрольно-поверочной аппаратуре могут быть использованы известные способы обеспечени  малой веро тности сбоев.

Сигнал о наличии сигнальной последовательности формируетс  на выходе триггера 8, который взводитс  первым сигнальным импульсом с выхода элемента И 10 и сбрасываетс  сигналом с четвертого разр да регистра 2.

В момент по влени  соответствующего сигнала о состо нии на выходах регистров 2 и 3 и триггера 8, а следовательно, на выходах кода состо ни  блока с помощью дифференцирующих цепочек 4-7, элемента ИЛИ 9 и элемента И 11 формируетс  импульс на адресном выходе блока 1, который поступает на  чейку 23 пам ти соответствующего канала адресации.

Ячейка 23 пам ти, зафиксировав сигнал на своем входе, своим выходным напр жением открывает элемент 24 считывани  в данном канале и закрывает по третьему запрещающему входу или через элементы ИЛИ 27 элемент 24 считывани  остальных каналов адресации. При подаче на вход 29 сигнала он проходит только через элемент 24 считывани  и поступает на формирователь 25 входных сигналов, с выхода которого поступает на вход формировател  26 сигналов сброса и на вход дешифратора 28, где превращаетс  в код адреса  чейки 23 пам ти, на которую поступил сигнал, и поступает на адресный вход мультиплексора 18. При этом мультиплексор 18 подключает к входам регистра 19 выход кода состо ни  с данного блока 1.

Таким образом, на момент по влени  сигнала об изменении состо ни  на выходе элемента И 11 (адресный выход) на выходе дешифратора 28 зафиксирован код номера блока 1, а в регистре 19 - код состо ни .

Claims (3)

1. Шифратор по авт. св. № 590825, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет преобразовани  состо ни  входной импульсной последовательности в код, в него введены мультиплексор, регистр, блоки кодировани  состо ни  импульсной последовательности и формирователь серии опорных импульсов, управл ющий вход которого  вл етс  входом шифратора «Начало преобразовани , первый выход формировател  серии опорных импульсов соединен с установочными входами блоков кодировани  состо ни  импульсной последовательности, второй выход формировател  серии опорных импульсов соединён с первыми управл ющими входами блоков кодировани  состо ни  импульсной последовательности, вторые входы которых  вл ютс  входами логической единицы шифратора, сигнальные входы блоков кодировани  состо ни  импульсной последовательности  вл ютс  сигнальными входами шифратора, информационные выходы блоков кодировани  состо ни  импульсной последовательности соединены с входами мультиплексора , адресные выходы блоков кодировани  состо ни  импульсной последовательности соединены с адресными входами соответствующих  чеек пам ти, выход шифВНИИПИЗаказ 751/54Тираж 590Подписное

Производственно-по.лиграфическое предпри тие, г. Ужгород, ул. Проектиа , 4

ратора соединен с адресным входом муль- типлексора, выходы мультиплексора соединены с входами регистра, выход которого  вл етс  дополнительным выходом шифра- тора.

2.Шифратор по п. 1, отличающийс  тем, что каждый блок кодировани  состо ни  импульсной последовательности со держит два сдвиговых регистра, триггер, четыре дифференцирующих цепочки, элемент ИЛИ, два элемента И, первые входы которых  вл ютс  управл ющим входом блока, второй вход первого элемента И  вл етс  сигнальным входом блока, выход первого элемента И соединен с входом установки тригге5 ра, с входом параллельной записи и входом сдвига первого и второго сдвиговых регистров соответственно, входы сдвига и параллельной записи первого и второго сдвиговых регистров соответственно соединены между собой и  вл ютс  установочным вхо- дом блока, информационные входы, параллельной записи сдвиговых регистров подключены к щине нулевого потенциала, а информационные входы последовательной записи  вл ютс  входами логической еди5 ницы блока, выходы третьего разр да первого сдвигового регистра, второго разр да второго сдвигового регистра и единичный выход триггера  вл ютс  информационными выходами блока и через первую, вторую и третью дифференцирующие цепочки соот0 ветственно соединены с первым, вторым и третьим входами элемента ИЛИ, четвертый вход которого через четвертую дифферен- цирую щую цепочку соединен с выходом четвертого разр да первого сдвигового регистра и входом сброса триггера.

3.Шифратор по п. 1, отличающийс  тем, что формирователь серии опорных импульсов содержит триггер, два счетчика, генератор импульсов, М, где М - число опорных частот, кратных 2, последовательно

0 соединенных элементов И, выходы которых  вл ютс  первым выходом формировател , входы первого элемента И соединены соответственно с выходом генератора импульсов и выходом первого разр да первого Счетчика , вторые входы последующих элементов И соединены с соответствующими выходами последующих разр дов первого счетчика , выход последнего элемента И соединен с входом второго счетчика, вход сброса которого  вл  етс  управл ющим входом

0 формировател  серии опорных импульсов, нулевым входом триггера, единичный вход которого соединен с выходом третьего разр да второго счетчика, а единичный выход которого  вл етс  вторым выходом формировател  серии опорных импульсов.

5