Кроме того, работа известного устройства в услови х индустриальных помех подвержена ложным срабатывани м, ввиду того, что на исполнительные органы поступают выходные сигналы в результате однократной обработки входных сигналов. Особенно это критично при подключении к выходным преобразовател м быстродействующих исполнительных оргайов (например, при подключении тиристорных усилителей) и при наличии синхронных помех, которые мосовпадать с обработкой одних и тех же участков программы. Таким образом , достоверность преобразовани входных сигналов известным устройством в услови х промышленной эксплуатаций невысока . Данное устройство требует последовательного включени питани самого устройства и питани исполТ1ительных , органов, которые подключены к выходам выходных преобразователей устройства. Это св зано с тем, что при одновременной пода.че питани на устройство и ,. исполнительные органы возможны ложные срабатывани последних из-за неопределенности состо ни элементов пам ти устройства. Этот недостаток снижает , область применени устройства и его надежность. . Цель изобретени - повышение быстродействи и надежности устройства. Поставленна цель достигаетс тем, что в устройство, содержащее входной коммутатор, информационные входы которого соединены соответственно с выходами блока рассогласовани параметров сигналов, вход которого вл етс первым информационным входом устройства , выходной коммутатор, выход которого вл етс выходом.устройства, блок пам ти программ, информационный вход которого вл етс вторым информационным входом устройства, а выход подключен к информационному входу буферного регистра,- дешифратор и генератор .тактовых импульсов, введены счетчик адреса пам ти, схема сравнени , коммутатор информации, формирователь сигналов пуска и останова, узел установки исходного состо ни , регистр вывода, узел пам ти, и,мультиплексор,дешифратор номера уз а пам ти,счетчик,коммутатор узлов пам ти ,мажоритарный э 1емент и сдвиговый егистр, и нформационный вход котррого соединен с выходом входного коммутатора , а выход подключен к адрес ному входу мультиплексора, выход которого соединен с первым входом элемента И, второй вход которого вл етс входом возврата в исходное состо ние устройства, выход элемента И соединен с информационными входами трех узлов пам ти, выход каждого изкоторых соединен с сбответствующими информационными входами коммутатора узлов пам ти и мажоритарного элемента , выход которого подключен к инфор мационному входу регистра вывода и к первому входу входного-коммутатора, второй вход которого соединен с выходом коммутатора узлов пам ти, управл ющие входы узлов пам ти соединены соответственно с выходами дешифратора номера узла пам ти, адресный вход которого и адресный вход коммутатора узлов пам ти соединены с выходом счетчика, вход которого и установочный вход счетчика адреса па , м ти соединены с выходом схемы еравнени , вход которой и информационный вход коммутатора информации соединены с выходом буферного регистра, пер вый выход коммутатора информации соединен с адресными входами узлов пам ти , с третьим входом входного коммутатора и информационным входом дешифратора , второй выход подключен к информационному входу мультиплексора выход счетчика адреса пам ти соедине с адресным входом блока пам ти программ , первый, второй и третий управл ющие входы формировател сигналов пуска и останова вл ютс соотве ственно входами пуска, останова и прерывани .устройства, четвертый управл ющий вход формировател сигналов пуска и останова и установочный вход регистра вывода соединены с выходом узла установки исходного со-. сто ни , вход которого вл етс входом питани устройства, выход формировател сигналов пуска и останова соединен с управл ющим входом дешифратора , управл ющие входы регистра вывода соединены соответственно с выходами дешифратора, а выходы подключены соответственно к входам выходного коммутатора, тактовые входы счетчика адреса пам ти, дешифратора номера узла пам ти, буфернбго регист ра, коммутатора информации, сдвигово го регистра и формировател сигналов пуска и останова соединены соответст венно с выходами генератора тактовых импульсов. Кроме того, формирователь сигналов пуска и останова содержит триггер , элемент И-НЕ и четыре элемента НЕ, причем входы первого, второго и третьего элементов НЕ вл ютс соот-г ветственно первым, вторым и третьим управл ющими входами формировател , выход первого элемента НЕ соединен с первым входом триггера, второй вход которого подключен к выходу второго элемента НЕ, третий вход триггера вл етс четвертым управл ющим входом формировател , выход триггера через четвертый элемент НЕ соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу третьего элемента НЕ, третий вход вл етс тактовым входом устройства.выход элемента И-НЕ вл етс выходом формировател . Узел установки исходного состо ни в устройстве содержит три резистора, конденсатор, диод.и два последовательно соединенных элемента НЕ, прзичем первые выводы трех резисторов и конденсаторы объединены, второй вывод первого резистора и объединенные вторые выводы второго резистора и конденсатора вл ютс входом узла, второй вывод третьего резистора и катод диода соединены с входом первого элемента НЕ, выход второго элемента НЕ соединен с анрдом диода и с выходом узла. На фиг. 1 представлена схема устройства; на фиг. 2 - пример выполнени формировател сигналов пускаои останова; на фиг. 3 пример выполн ни узла установки исходного состо ни . Устройство содержит блок 1 согласовани параметров сигналов, входной коммутатор 2, сдвиговый регистр 3, генератор 4 тактовых импульсов, мультиплексор 5, элемент И 6, узлы пам ти, коммутатор 10 узлов пам ти, мажоритарный, элемент 11, дешифратор 12 номера узла пам ти, сметчик 13 регистр 14 вывода, блок 15 пам ти программ, счетчик 16 адреса пам ти, буферный регистр 17i схему 18 сравнени , коммутатор 19 информации, деифратор 20, выходной коммутатор 21 формирователь 22 сигналов пуска и станова, узел 23 установки исходного состо ни , информационный вход 2k и управл ющий вход 25-устройства. 795 входы 26-28 пуска, останова и прерыйани устройства, вход 29 источника питани , выход 30 устройства, элементы НЕ 31 и 32, элементы И-НЕ 33 и 3, составл ющие триггер элементы НЕ 35 и И-НЕ 36, элемент НЕ 37, резисторы 38-40, конденсатор 41, диод 42, элементы НЕ 43 и 44. Устройство работает следующим образом . В блок 15 пам ти программы ввод тс данные, состо щие из последовательности управл ющих команд. Така последовательность и определ ет требуемый алгоритм преобразовани .диск-ретных сигналов. Формат управл ющей команды имеет следующий вид: где А1 , А2. . .AN -коды адресов входов коммутатора 2 и соответствующей чейки узлов пам ти; И -код инструкции, определ ющей вид функции св зывающей переменные с адресами А1, A2...A.N; АВЫХ - код адреса соответствующего триггера реги . стра 14 и соответстгде АХ, А 2--- Х4- коды адресов входных сигналов, XI,Х2,ХЗ,Х4 соответ ственно, AY - код адреса выходного сигнала Y. Обработка управл ющей команды про изводитс следующим образом. Генератор 4 тактовых импульсов вырабатывает управл ющий сигнал, который с его выхода поступает на вход счетчика 16. Последний .устанавливает на адресном входе блока 13 пам ти программы код адреса, согласно кото рому на выходы блока 15 извлекаютс соответствующие данные, которые записываютс в .буферный регистр 17 при помощи импульса, поступающего с выхода генератора 4 тактовых импульсов на тактирующий вход буферного регист ра 17. Коммутатор 19 по команде, поступающей на его тактирующий вход с вующей чейки узлов 7-9 пам ти. Способ составлени инструкции основан на принципе возможности представлени любой логической функции в совершенной дизъюнктивной нормальной форме (СДНФ). Каждому биту инструкции ставитс в соответствие од- . но из слагаемых в СДНФ. Поставив в соответствие переменной и ее отрицание логические 1 и О, составление инструкции сводитс к табличному заданию требуемой функции, т. е. на выборах переменных, когда функци принимает состо ние логической 1 в соответствующие биты инструкции (согласно прин тому правилу) записываетс логическа 1, а в остальные - логический О. Так, дл реализации функции Y XI .X2.X3VX1.X2.X3VXl .Х2.ХЗ в используемом формате ее следует представить в виде .X2.X3.X4VX1.X2.X3,X4VX1.X2.X3.X4, где Х4 - сигнал, имитирующий функцию константа 1. Тогда управл юща команда будет иметь выхода генератора 4 тактовых импульсов , обеспечивает подключение информации , записанной в буферном регистре 17, к его выходам. Согласно вышеприведенному формату управл ющей команды в буферный регистр-17 записываетс код адреса А1, который через коммутатор 19 поступает на адресный вход входного коммутатора 2 и узлов пам ти. Коммутатор 2 подсоедин ет один из своих входов, соответст- , вующий данному коду адреса А1, к входу сдвигового регистра.3. Причем все поле адресации делитс на три массива Ml, М2 и МЗ. Если код адреса А1 находитс в массиве Ml пол адресации , то коммутатор 2 будет подсоедин ть к входу сдвигового регистра 3 один из выходов, соответствующий коду адреса А1, блока 1. Если код ад995 реса А1 находитс в массиве М2 пол адресации, то к входу сдвигового регистра 3 будет подсоедин тьс выход мажоритарного элемента 11, а в случае, когда код адреса А1 находитс в массиве МЗ, коммутатор 2 подсоедин ет выход коммутатора 10 к входу сдвигового регистра 3. Поле адресаци трех узлов 7-9 пам ти состоит из мас сивов М2 и МЗ, совпадающих между собой , т. е. по вление на адресных вхо дах узлов пам ти двух одноименных кодов, относ щихс к массивам М2 и МЗ, вызывает обращение к одним и тем же чейкам пам ти. Например, исключение дешифрации старшего разр да кода адреса в узлах пам ти, отличающего массивы М2 и ИЗ между собой, вызывает обращение к одним и тем же чейкам. Дешифратор 12 по сиг налу, поступающему на его вход с выхода генератора k тактовых импульсов , обеспечивает режим чтени узлов 7-9 пам ти, на врем обработки кода адреса А1. Сигнал, соответствующий коду адре са А1, запоминаетс в сдвиговом реги стре 3 при поступлении на его тактирующий вход сигнала с выхода генератора k тактовых импульсов. Далее генеоатор k вырабатывает следующий сигнал , который с его выхода поступает . на вход счетчика 16. Последний инициирует извлечение из блока 15 пам ти программ и запись в буферный регистр 17 кода адреса А2 согласно приведенному формату управл ющей команды. Обработка кода адреса А2 производитс аналогично обработке кода адреса А1 и заканчиваетс запоминанием в сдвиговом регистре 3 выбранного сигнала, соответствующего коду адреса А2. Таким же образом производитс обработка кода адреса A3 и кода адреса А4, В результате этого в сдвиговом регист рё 3 будет находитьс информаци о текущем состо нии группы (четырех) переменных, котора подаетс на,адресный вход мультиплексора 5. Затем генератор Ц тактовых .импульсов вырабатывает еще один управл ющий сигнал, который с его выхода поступает на вход счетчика 16. Последний ини циирует извлечение из блока 15 и запись в.буферный регистр 17 кода инструкции И и кода адреса выхода Agyj,, в соответствии с приведенным форматом управл ющей команды. Коммутатор 19 осуществл ет подсоединение кода 10 : адреса выхода к одному выходу, а кода инструкции И к второму выходу, который св зан с информационным входом мультиплексора 5. Последний подсоедин ет к информационным входам трех ; узлов пам ти через элемент И 6 тот бит инструкции И, который соответствует требуемому значению функции дл текущего набора значений переменных , записанных в сдвиговом регистре 3. Дешифратор 12 по сигналу, поступающему на его вход с выхода генератора t, осуществл ет выбор узла пам ти в соответствии с кодом, поступающим с выхода счетчика 13. В выбранный узел пам ти производитс запись сигнала с информационного вж)да по адресу , установленному на его адресных входах. Затем дешифратор 12 переводит все три узла 7-9 пам ти в режим чтени . Считанна информаци поступает на входы мажоритарного элемента 11, осуществл ющего логику типа два из трех, т. е. на выходе будет состр ние , соответствующее состо нию хот бй двух входов элемента. Полученный на выходе мажоритарного элемента 11 сигнал поступает на информационный вход регистра 1, в один из триггеРОВ которого, соответствующий коду адреса, установленному на входах дешифратора 20, производитс запись сигнала с информационного входа при помощи возбуждени соответствующего входа записи регистра It по команде, поступающей с выхода генератора тактовых импульсов на управл ющий вход дешифратора 2t) через формирователь 22. Выходы триггеров регистра 1 св заны с входами коммутатора 21, на выходах которого осуществл етс коммутаци исполнительных органов управл емого объекта. После завершени обработки всей программы, состо щей из Набора описанных выше управл ющих команд, из блока 15 пам ти программы йзвлекает запрещенный код адреса А с все нули) и записываетс в пример. буферный регистр 17. Схема 18 сравнени представл юща собой схему совпадени по нул м, трактует этот код как команду конца цикла выполнени программы и на ее выходе по вл етс сигнал, который поступает на установочный вход счетчика 16 и на . вход счетчика 13- Осуществл етс переход к началу управл ющей программы а содержимое счетчика 13 увеличивает 1 , Счетчик 13 имеет модуль с на равный трем, и его сбдержимое счета, вл етс указателем узла 7 пам ти либо 8, либо 9. в который в текущем цикле обработки управл ющей программы производитс запись получаемых результатов. Таким образом, в трех последовательнах циклах выполнени программы производитс запись результатов обработки информации в одноименные чейки трех различных узлов пам ти, что позвол ет иметь на выходе мажоритарного элемента 11 временную интегральную оценку обработки информации при одновременном чтении содержимого одноименных чеек трех узлов 7-9 пам ти. На выходе ком мутатора 10, выполн ющего функции селектора, в отличие от выхода мажоритарного элемента 11 присутствуют результаты обработки, выполненные в текущем цикле управл ющей программы . Коммутатор.10, будучи подключенным к одному из входов коммутатора 2, позвол ет реализовать функции запоминани предыдущих состо ний входных устройств. Это позвол ет сохран ть информацию о местоположении управл емого объекта в цикле при повтор ющихс входных услови х в цикле. Начилие этой св зи, кроме тог, позвол ет реализовать счет повтор ющихс циклов. Использование в качестве резуль татов обработки информации ее интегрального значени , которое присутствует на выходе мажоритарного элемента 11, позвол ет значительно увеличить достоверность преобразовани ин формации, так как выход мажоритарного элемента 11 определ ет состо ние регистра 14 и, как следствие, состо ние исполнительных органов управл емого объекта. Использование мажоритарного элемента 11 в качестве промежуточного результата преобразовани информации также позвол ет повысить достоверность информации при дальнейшей обработке. Дл установки устройства в исходное состо ние, т. е.. сбросе всех . промежуточных запоминаний состо ний управл емого объекта, служит внешний сигнал возврата в исходное состо ние, который подаетс на один из входов элемента И 6, что приводит к обнулению узлов пам ти в течение трех циклов обработки управл ющей програм1мы . 9 312 При подаче напр жени питани на устройство дл исключени ложных срабатываний исполнительных органов за счет неопределенности состо ни регистра 1t служит узел 23, на выходе которого формируетс сигнал установки регистра в исходное состо ние (фиг. 3).На резистор 38 подаетс напр жение источника питани ( ) всего устройства. При подаче питани конденсатор 1 зар жаетс через резистор 38 и на выходе элемента ti удерживаетс сигнал логического О до того момента, пока конденсатор не зар дитс до уровн порога сраба - тывани элемента 43. Дл исключени генерации при достижении порога срабатывани выход элемента 3 соединен через диод 42 с входом элемента k, создава положительную обратную св зь. Таким образом, при включении питани на выходе узла формируетс сигнал, служащий дл установки в исходное состо ние регистра 1 4 и запрета прохождени тактовых импульсов через формирователь 22. Формирователь 22 (фиг. 2) работает следующим образом. Сигнал С выхода триггера, инвертированный сигнал внешнего прерывани и сигнал с тактирующего вхоДа поступает на элемент 36. На выходе элемента 36 тактовые импульсы по в тс в том случае, если отсутствуют сигналы внешнего прерывани , запрета и триггер установлен в единичное состо ние сигналом внешнего пуска. Сигнал С управл юще го входа запрета поступает на второй триггер и служит дл удерживани триггера в момент подачи напр жени питани . Формула изобретени 1. Устройство дл обработки информации датчиков, содержащее входной коммутатор, информацио ные входы которрго соединены соответственно с выходами блока согласовани параметров сигналов, вход которого вл етс первым информационным входом устройства, выходной коммутатор, выход которого вл етс выходом устройства, блок пам ти программ, информационный вход которого вл етс вторым информационным входом устройства, а выход подключен к информационному входу буферного регистра, дешифратор и генератор тактовых импульсов, отличающеес тем, что, с целью повышени быстродействи и надежности, в него введены счетчик адреса пам ти, схема сравнени , коммутатор информации , формирователь сигналов пуска и останова, узел установки исходного состо ни , регистр вывода, узлы пам ти , элемент И, мультиплексор, дешифратор номера узла пам ти, счетчик , коммутатор узлов пам ти, мажоритарный элемент и сдвиговый регистр, информационный вход которюго соединен о выходом входного коммутатора, а выход подключен к адресному входу мультиплексора , выход которого соединен с первым входом элемента И, второй вход которого вл етс входом возврата в исходное состо ние устройства, выход элемента И соединен с информа- 20 ре
ционными входами трех;- узлов пам ти, выход каждого из которых соединен с соответствующими информационными входами коммутатора узлов пам ти и мажоритарного элемента, выход которого Подключен к информационному входу регистра вывода и к первому входу входного коммутатора, второй вход которого соединен с выходом коммутатора узлов пам ти, управл ющие входы узлов пам ти соединены соответственно с выходами дешифратора номера узла пам ти , адресный вход которого и адресный вход коммутатора узлов пам ти соединены с выходом счетчика, вход KOTOpoго и установочный вход счетчика адреса пам ти соединены с выходом схемы сравнени , вход которой и информационный- вход коммутатора информации соединены с выходом буферного регистра, первый выход коммутатора информации соединен с адресными входами узлов пам ти с третьим входом входного коммутатора и информационным входом де иифратора , второй выход подключен к информационному входу мультиплексора , выход счетчика адреса пам ти соединен с адресным входом блока пам ти программ, первый, второй и тоетий управл ющие входы формировател сигналов пуска и останова вл ютс соответственно входами пуска, останова и прерывани устройства, четвертый управл ющий вход, формировател сигналов пуска и останова и установочный вход регистра вывода соедикень с выхо дом узла установки исходного состо ни , вход которого вл етс входом
питани устройства, выход формировател сигналов пуска и останова соединен с управл ющим входом дешифратора , управл ющие входы регистра вывода соединены соответственно с выходами дешифратора, а выходы подключены соответственно к входам выходного коммутатора, тактовне входы счетчика адреса пам ти, дешифратора номера узла пам ти, буферного регистра, коммутатора информации, сдвигового регистра и формировател сигналов пуска и останова соединены соответственно с выходами генератора тактовых импульсов .