SU1003091A1 - Устройство дл управлени операцией записи - Google Patents

Description

Изобретение относитс  к вычислительной технике.

Известно устройство, содержащее регистр адреса, коммутаторы, модификатор адреса, узлы управлени  модулем пам ти, блоки пам ти, блок управлени , буферные регистры считывани  и записи сдвигатели, регистр маски, регистр данных, формирователи мае-. ки записи и маски считывани , блок управлени  выделением полей пам ти, выполненный на элементах И, НЕ и сумматоре , В этом устройстве информационные разр ды слова могут записыватьс;  в любые заданные разр ды модулей пам ти слева или справа oi кодированного значени  границы L J«

Однако данное устройство содержит значительное оборудование и его рационально использовать в высокопроизводительных вычислительных машинах (ЭВМ),

Дл  упрсшлени  промышленными устанввками и технологическими процессами все больше примен ютс  мини и микро ЭВМ, обеспечива  реализацию достаточно сложных алгоритмов управлени . Исполнительные элементы в системах управлени  часто имеют релейный характер и выполн ют операции,

включени , выключени  и переключени  различных цепей и устройств. Соответствующие сигналы управлени  вывод тс  из ЭВМ группами ( слрвами), Выводимое слово представл ет собой вектор двоичных переменных, значени  составл ющих которого определ ютс  в общем случае в произвольном пор дке в результате вычислений, выпол10 н емых в ЭВМ по определенным программам . Дл  формировани  выводимоговектора требуетс  операци  записи двоичной переменной в любой разр д  чейки пам ти. Часто выводимый век15 тор формируетс  по результатам реализации многоместных логических функций .

Наиболее близким к изобретению по технической, сущности  вл етс 

20 устройство, содержащее блоки пам ти, регистр числа, регистр команд, счетчик команд, мультиплексор адреса и блок микропрограммного управлени . Дл  записи двоичной переменной в

25 заданный разр д  чейки пам ти в нем используетс  программный способ с применением команд сдвига, дизъюнк ции , конъюнкции и инверсии ,

Недостатками устройства, реали30 зующего известный способ,  вл ютс  сравнительно больша  сложность программ и низка  производительность вы полнени  таких операций. Целью изобретени   вл етс  повышение производительности. Поставленна  цель достигаетс  тем, что в устройство/ содержащее блоки пам ти-, регистр числа,™ регистр команд, счетчик команд, мультиплексор адреса и блок микропрограммного управлени , причем информационные выходы блоков пам ти соединенй соответственно с информа ционными входами регистра числа, регистра команд, счетчика команд и с : выходом устройства, информационные входы блоков пам ти соединены с выходом регистра числа, адресные входы соединены с выходоммультиплексора адреса, первые управл ющие входы блоков пам ти соединены с выходом бл . ка микропрограммного управлени , вход которого соединен с первым выходом регистра команд, первый инфорВ4ационный вход мультиплексора адреса соединен с выходом счетчика команд, второй и третий информационные входы соединены соответственно с вторым и с третьим выходами регистра команд управл ющие входы мультиплексора адг реса, регистра числа, регистра команд и счетчика команд соединены с выходом блока микропрограммного управлени , введены дешифратор и элементы ИЛИ по числу блоков пам ти, причем четвертый информационный вход .1ультиш1ексора адреса соединен с четвертым выходом регистра команд п тый информационный вход мультиплексора адреса  вл етс  входом устройства , информационный вход дешифра тора соединен с третьим выходом ре гистра команд, управл ющий вход - с выходом блока микропрограммного управлени , выходы дешифратора соединены соответственно с первыми входами элементов ИЛИ, вторые входы которьах соединены с выходом, блока микропрограммного управлени , выходы соединены соответственно с вторыми управл ющими входами блоков пам ти. На фиг. 1 представлена структурна  схема устройства; на фиг. 2 временной диаграмма работы. Устройству содержит оперативную пам ть 1, содержащую блоки 2 пам ;;; ти, регистр 3 числа, регистр 4 команд , счетчик 5 команд,мультиплексор 6 адреса, блок 7 микропрограммно го управлени , информационные выходы 8 блоков пам ти, информационные входы регистра числа (9), регистра команд (.10) и счетчика команд (11), выход 12 устройства, информационные 13, адресные 14, первые 15 и вторые 16 управл ющие входы блоков пам ти, выход 17 и вход 18 блока 7 микропрограммного управлени , выходы 19-22 регистра команд, информационные вхо,ды 23-27 мультиплексора адреса, управл ющие входы 28-31 регистра числа , счетчика команд, регистра команд и мультиплексора адреса, дешифратор 32 с информационным 33 и управл ющим 34 входами, элементы ИЛИ 35 с первым 36 и вторым 37 входами, узел 38пам ти микропрограмм с адресным 39и управл ющим 40 входами, регистр 41 адреса микрокоманд с первым 18, вторым 42 информационными и управл ющим 43 входами, регистр 44 микрокоманд с информационным 45 и управл ющим 46 входами, первым 47 и втог рым 48 выходами, группа 49 элементов И с информационным. 50 и управл ющим 51 входами, первым 52 и вторым 17 выходами, генератор 53 тактовых импульсов.1 Блок 2 пам ти  вл етс  одноразр дным , он имеет т-разр дный адресный вход 14 и содержит 2 запоминающих элементов, дешифратор адреса и схемы управлени . В качестве блока 2 могут использоватьс , например, большие интегральные схемы. На первый управл ющий вход 15 подаетс  сигнал разрешени  обращени  к блоку 2 пам ти, инициирующий работу внутг. ренних схем управлени  блока 2. Этот сигнал подаетс  как в режиме Чтение , так и в режиме Запись. На управл ющий вход 16 подаетс  сигнал разрешени  записи. Этот сигнал подаетс  только в режиме Запись. Дл  записи ДВОИЧНОЙ переменной только в один .требуемый разр д  чейки блока пам ти используетс  возможность независимого формировани  сигг налов разрешени  записи в каждом разр де. При выполнении команд, св занных с записью кодов в блок 1 пам ти, сигнал разрешени  подаетс  одновременно на нее блоки 2 пам тИ из блока 7 микропрограммного управлени  через входы 37 элементов ИЛИ 35. Регистры 3 числа и 4 команд работают в режиме хранени  при нулевых сигналах на управл ющих входах 28 и 29, а в режиме записи кодов, поступающих на их информационные входы 9 и 10, при единичных значени х. Счетчик 5 команд может работать в трех режимах в зависимости от сигнала на управл ющем вхбде 29: хранение, запись кода, подаваемого на вход 11, модификаци  кода в счетчике прибавлением единицы. Мультиплексор б адреса имеет выход соответственно числу разр дов на адресных входах 14 блоков 2 пам ч ти и четыре входных канала. Первому В, второму В и третьему В каналам соответствуют входы 23, 24 и 25, а четвер ому В группа входов 26 и 27. Мультиплексор б адреса в зависимости от кода на управл ющем, входе 31 переключает на выход код соответ ствуи цего канала. Дешифратор 32 при наличии сигнал 1 на управл ющем входе преобразует двоичный код в соответствующий уни«7 тарный код на выходе. Команда считываетс  из блока 1 пам ти По адресу из счетчика 5 команд , подаваемому на адресный вход 14 блока 1 пэм ти через первый канал t вход 23) мультиплексора 6 адре са, и записываетс  в регистр 4 команд . Двухоперандные команды имеют сле дукиций формат, которому соответству ют группы выходов регистра 4 команд код операции 19, адрес 1-го операнда 20, адрес 2-го операнда 21 и 22. Адрес 2-го операнда используетс  и как адрес результата. Команда записи двоичной переменной в любой разр д  чейки блока 1 пам ти имеет следующий формат; как операции 19, адрес  чейки ОЗУ 20, код номера разр да 21, код адреса  чейки выделенного сегмента блока 1 пам ти, хран щей требуемую константу 22. В двух  чейках выделенного сегме та блока 1 пам ти должны быть записаны две констано ; перва  с нулевы ми значени ми разр дов, втора  - с единичным значени  ш. Перва  константа используетс  дл записи нул  в любой разр д  чейки блока 1 пам ти, а втора  константа дл  записи единицы. Работа устройства при выполнении команды записи двоичной переменной в любой разр д  чейки оперативного . запо1 1инающего устройства может быть представлена следующей микропрограммой . Начало; t ,j,oy2.,,; Vt 5 ) Vt Формирование адреса  чейки 1 пам ти с требуемой константой с использованием 4-го канала мультиплексора 6 .адреса, считывание константы и запись ее в регистр 3 числ : РЗр1 - г ,-Ч ;НСАКП . ,,;H(A)ti ---HCA)i;il4j q,}e Формирование адреса  чейки в бло ке 1 пам ти, в которую необходимо произвести запись двоичной переменной { нул , либо единицы), запись в разр д, соответствующий коду в регистре 4 команд, кода из регистра 3 числа и содержимое остальных разр дов  чейки блока 1 пам ти остаетс  неиз{ енным . Необходимые последовательности управл ющих сигналов формирует блок 7микропрограммного управлени . Рассмотрим алгоритмы работы вход щих 8него узлов. Узел 38 пам ти микропрограмм работает в режимах хранени  и чтени  информации. При 1 на входе АО осуществл етс  чтение содержимого  чейки по адресу, код которого поступает на вход 39. Регистр 41 адреса микрокомгшд (РАМК } работает в режимах хранени  и записи по одному из 2-х входов 18 и 42, При V 43 01 РАМК. X,g При V 43 10 Регистр 44 иикрокоманд работает в режимах хранени  и записи. На структурном уровне предстгшлени  устройства его работа рассматриваетс  в дискретном времени, за дискрет прин т цикл обращени  к блоку 1 пам ти. В зависимости от типов больших интегральных схем, соответствующих блокам 2, этот цикл может быть различным и ему соответствует различна  временна  диаграмма сигна-. лов ria информационном 13, адресном 14 и управл ющих 15 и 16 входах, а также на выходе 8. Дл  реализации требуемой временной диаграммы цикл делитс  на такты с помощью тактовых импульсов, вырабатываемых генератором тактовых импульсов 53. Упровл ю щие сигналы синхронизируютс  соответствук цими тактсмлми и: пульсами в элементах И группы 49. Возможна  временна  диаграмма работы устройства содержит три цикла: цикл считывани  команды и два цикла ее выполнени . В формате микрокоманды имеютс  два пол  дл  адреса следующей микрокоманды и дл  кода управл ющих сигналов . На.фиг. 1 им соответствуют выходы 47 и 48 регистра 44 микрокоманд. Код управл ющих сигналов на выходе 48 имеет несколько полей дл  различных управл ющих сигналов. Блок 7 микропрограммного управлени  при считывании и выполнении команды , в соответствии с выбранной временной диаграммой, работает следую ,щим образом. В 1-ом такте на управл ющий вход 40 узла 38 хранени  микропрограмм поступает сигнгш 1 и производитс  считывание микрокоманды по адресу, ;поступающему из регистра 41 адреса

Микрокоманд. В начале 2-го такта считанный код записываетс  в регистр 44 микрокоманд. На выход 31 при этом поступает сигнал 00, в результате чего мультиплексором 6 формируетс  адрес, поступающий из счетчика 5 команд . В 3-ем такте формируетс  сигнал 1, на вхрде 15 обеспечивающий считывание команды из-блока 1 пам ти в 4-ом такте считанна  команда записываетс  в регистр 4 команд, содержимое счетчика 5 команд увеличиваетс  на единицу, а в регистр 41 адреса микрокоманд записываетс  код операции считанной команды, поступающий с выхода 19, В 1-ом такте 2-го цикла считываетс  перва  микрокоманда приведенной выше микропрограммы и в начале 2-го такта записываетс  в регистр 44 микрокоманд. Формируетс  сигнал 11 на входе 31. В 3-ем такте осуществл етс  считывание константы из блока 1 пам ти, в четвертом такте она записываетс  в регистр 3 числа, а врегистр 41 адреса микрокоманд записываетс  адрес следующей микрокоманды, поданный на вход 42. в 1-ом такте 3-го цикла считываетс  2-  микрокоманда из узла 38 пам ти микропрограмм и в начале 2-го такта записываетс  в регистр 44 микрокоманд. Формируетс  сигнал 01 на входе 31, при этом мультиплексор 6 подключает к выходу 2-ой канал tвход 247.

Ъ 3-ем такте формируетс  сигнал разрешени  обращени  к блок.у 1 пам ти . В 4-ом такте формируетс  управл ющий сигнал 1 на входе 34 дешифратора 32 и на выходе дешифратора 32 формируетс  выходной сигнал.

Соответственно на входе 16 одного из блоков пам ти формируетс  сигнал разрешени  записи и осуществл етс  запись в  чейку, адрес которой поступает с выхода 20. Записываетс  О, если во 2-ом цикле была считана перва  константа, или 1, если была втора  константа.

В остальных блоках 2 пам ти сигнал на входах 16 равен О и запись не производитс . В 4-ом такте осуществл етс  также запись адреса следующей мико окоманды по входу 42 в регистр 41 адреса микрокоманд. Это должен быть адрес микрокоманды считывани  очередной команды из блока 1 пам ти. Выполнение такой микрокоманды было рассмотрено в 1-ом цикле работы устройства.

Возможны и Очругие подходы к организации блока 7 микропрограммного

управлени , например, в виде автомата с жесткой логической на интегральных схемах либо на программируеи«х логических матрицах.

Claims (2)

1.Патент США №3 781812, чл. G06P 7/00, 1973.

2.Таненбаум Э. Многоуровнева  организаци  ЭВМ. Мир, 1979, 7, с. 256-265 (прототип).