SU1170458A1 - Логический анализатор - Google Patents

Abstract

ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий счетчик, блок усилителей, первый и второй блоки пам ти, блок управлени , причем информационный вход счетчика  вл етс  входом .анализируемых сигналов анализатора,вход разрешени  записи счетчика соединен с одноименным выходом блока усилителей , счетньй вход счетчика соединен с тактовым выходом блока управлени  , а выход счетчика - с адресными входами первого и второго блоков пам ти, информационные входы которых и вход задани  состо ни  блока управлени  соединены с первым информационным выходом блока усилителей, выходы управлени  режимами работы этого блока соединены с одно 1менными входами блока управлени , вход разрешени  приема информации блока усилителей соединен с одноименным выходом блока управлени , группа входов режимов работы, первый информационный вход и второй информационный выход блока усилителей  вл ютс  соответственно информационными входами и выходом анализатора, отличающийс  тем, что, с целью расширени  области применени  путем обеспечени  возможности обнаружени  заданной последовательности кодов из входного потока, в него введены третий и четвертый блоки пам ти , регистр адреса, первый, второй и .третий блоки ключей, коммутатор, первьй, второй и третий блоки пам ти последовательностей, первый и второй блоки пам ти обратной св зи, первьм, второй, третий и четвертый i блоки элементов повторителей, причем адресные входы третьего и четверто (Л го блоков пам ти соединены с выходами счетчика, входы данных третьего и четвертого блоков пам ти соединены с первым информационньм выходом блока усилителей, вход записи первого, ; второго, третьего и четвертого блоков пам ти св заны с первым выходом ,строба записи в пам ть блока управлени , выходы первого, второго, третьего и четвертого блоков пам ти соединены с входами соответствующих ел блоков элементов повторителей и с первым, вторым, третьим к четвертым 00 информационными входами коммутатора, управл ющий вход которого соединен с выходом разрешени  передачи блока управлени , а выход коммутатора соединен с вторым информационным- входом блока усилителей, выход строба записи адреса блока управлени  соединен с тактовым входом регистра адреса , а выход этого регистра - с адрес ными входами первого, второго и третьего блоков пам ти последова

Description

тельностей, первогб и второго блоков пам ти обратной св зи, п тым информационным входом коммутатора, шестой информационный вход последнего соеди нен с выходом первого блока ключей, который  вл етс  выходом контрольных сигналов второго уровн  анализатора, входы первого блока ключей соединены с выходами первого, второго и третье го блоков пам ти последовательностей входы включени  первого, второго и третьего блоков ключей соединены с одноименным выходом блока управлени  информационные входы блоков пам ти последовательностей и пам ти обратно св зи и второго блока ключей соединены с информационным выходом блока усилителей, входы записи всех блоков пам ти последовательностей и блоков обратной св зи соединены с выходом второго строба записи в пам ть блока управлени , выходы первого, второго, третьего и четвертого блоков элементов повторителей, первый, второй, третий и четвертый выходы второго блока ключей объединены поразр дно между собой и соединены с соответствующими разр дами информационных входов регистра адреса и третьего блока ключей, выходы которого  вл ют с  выходами контрольных сигналов пер вого уровн  анализатора, выходы первого и второго блоков пам ти обратной св зи соединены поразр дно соответственно с п тым и шестым выходами второго блока ключей и соединены с п тым и шестым разр дами информацион ного входа регистра адреса, причем блок управлени  содержит мультивибратор , первый, второй, третий, четвертый и п тьй элементы ИЛИ-НЕ, триг гер, блок посто нной пам ти, регистр дешифратор, первый, второй, третий и четвертый элементы НЕ, с первого по п тый элементы И)С первого по четвертый элементы задержки, первый и второй элементы И-НЕ, первый и второй формирователи одиночных импульсов , причем вход запуска мультивибратора , первый вход первого эле ,мента И-НЕ и вход первого элемента НЕ  вл ютс  входом режима работы группы входов управлени  режимами ра боты блока управлени , первые входы первого и второго элементов ИЛИ-НЕ, установочный вход триггера, соединенный с входом регистра, первый адресный вход блока посто нной пам ти 1 8 соединены соответственно с входами режимов чтени , записиj обмена и блокировки группы входов управлени  режимами работы блока управлени , выход мультивибратора соединен с первьми входами первого и второго элементов И, второго элемента И-НЕ и вторым входом первого элемента И-НЕ, выход которого соединен с первым входом третьего элемента И, а второй вход этого элемента - с выходом второго формировател  одиночных импульсов , выход третьего элемента И  вл етс  выходом строба записи в счетчик блока управлени , выход первого элемента ИЛИ-НЕ соединен с входом второго элемента НЕ, первыми входами третьего элемента ИЛИ-НЕ, четвертого; и п того элементов И, выход второго элемента ИЛИ-НЕ соединен с вторым входом третьего элемента ИЛИ-НЕ, выход последнего св зан с входом третьего элемента НЕ, выход которого и выход третьего элемента ИЛИ-НЕ  вл ютс  выходом разрешени  приема информации блока управлени , выход триггера соединен с вторыми входами первого и второго элементов ИЛИ-НЕ и первым входом дешифратора, второй вход которого соединен с выходом первого элемента НЕ, вторым входом п того элемента И и  вл етс  выходом разрешени  включени  ключей блока управлени , выход второго элемента НЕ .соединен с третьим входом дешифратора , первыми входами четвертого и п того элементов ИЛИ-НЕ, соединенный вторыми входами с первым и вторым выходами дешифратора соответственно , третий выход дешифратора св зан с входами четвертого элемента НЕ и первого элемента задержки, выходы которых соединены с вторыми входами четвертого и п того элементов И соответственно, выходы четвертого и первого элементов И  вл ютс  выходами первого строба записи в пам ть, четвертый выход дешифратора соединен с входом второго элемента задержки, св занного выходом с вторым входом второго элемента И, выход которого и выход п того элемента И  вл ютс  выходом второго строба записи в пам ть блока управлени , выход четвертого элемента ИЛИ-НЕ соединен с входом первого формировател , выход которого соединен с вторым входом второго элемента И-НЕ,

выход последнего св зан с входом (Третьего элемента задержки, выходом соединенного с входом четвертого элемента задержки, выход которого и выход третьего элемента задержки  вл ютс  выходом строба записи в регистр адреса блока управлени , вход задани  состо ни  блока управлени  соединен с вторым адресным входом

70458

блока посто нной пам ти и информационным входом регистра состо ни , тактовый вход которого соединен с первым выходом блока посто нной пам ти, второй выход этого блока св зан с сбросовым входом триггера, выход регистра состо ни  соединено четвертым в ход ом дешифратора и  вл етс  выходом управлени  коммутатором блока управлени  .

1

Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  и диагностики ЭВМ.

Целью изобретени   вл етс  расширение области применени  путем обеспечени  возможности обнаружени  заданной последовательности кодов из входного потока.

На фиг. 1 представлена блок-схема устройства логического анализатора; на фиг.2 - функциональна  схема блок управлени  логического анализатора.

Логический анализатор содержит счетчик 1, блок 2 усилителей, блок 3 управлени , четыре блока 4-7 пам ти , два блока 8 и 9 пам ти обратной св зи, три блока 10, 11 и 12 пам ти последовательностей, три блока 13, 14 и 15 ключей, регистр 16 адреса, коммутатор 17, четыре блока 18 - 21 элементов повторителей.

Блок 3 управлени  содержит дешифратор 22, регистр 23, блок 24 посто нной пам ти, триггер 25, элемент ИЛИ-НЕ 26 и 27, элемент 28, элементы ИЛИ-НЕ 29, 30 и 31, элементы И-НЕ 32 и 33, элементы И 34 - 38, элементы 39 - 42 задержки, мультивибратор 43, формирователи 44 и 45 одиночных импульсов , элементы НЕ 46, 47 и 48. Одна из реализаций формировател  импульсов и элементов задержки дана ниже.

Формирователи 44 и 45 импульсов в блоке 3 управлени  представл ют собой последовательно соединенные дифференциальную цепочку и инвертор как пороговый элемент; элементы 39 42 задержки представл ют собой последовательно соединенные элементы НЕ,

интегрирующую цепочку и еще один элемент НЕ.

Блоки 4-12 представл ют собой любые статические оперативные запоминающие устройства с произвольной выборкой при их обычном включении. Коммутатор 17 реализован по схеме Один из N (N - число информацион ных входов).;

Блоки ключей представл ют собой любые ключевые схемы на несколько разр дов. В данном устройстве это схемы 2И-НЕ с открытым коллектором, которые объедин ютс  первыми входами и

служат в качестве строба разрешени . На вторые входы схем 2И-НЕ заведены информационные сигналы.

Счетчик представл ет собой двоичный счетчик, работающий в зависимое-

ти от управл ющих сигналов в режиме счета и в режиме параллельной записи. Блок усилителей представл ет собой логические схемы (в .частности это 2И-НЕ), позвол ющие нагружать их несколькими входами.

Устройство работает следуюпрш образом .

В режиме подготовки устройства, к работе счетчик 1 работает в счетном

режиме под действием управл ющих сигналов , один из которых, тактирук ций сигнал, поступает из блока 3 управлени , другой - с пульта переключателей , который подключаетс  к входам выходам блока 2 усилителей, задает в каком режиме работать счетчику t (в режиме счет или в режиме параллельной записи).

Под действием управл ющих сигналов счетчик 1 устанавливает значение 3 текущего адреса  чейки блоков 4-7 пам ти -поступающего на третью группу входов этих блоков. Контрольна  информаци , которую необходимо запи сать, поступает на первые входы бло ков 4-7 пам ти из блока усилителей; под действием сигналов управле ни , поступающих из блока 3 управле ни , в  чейках блоков 4-7 пам ти записываетс  информаци , причем  чейка блока пам ти, где записана логическа  1, соответствует входному набору, отслеживающему информа цию, поступающую на третьи адресные входы блоков 4-7 пам ти через счетчик 1 в режиме Формировани  кон рольных кодов. Той  чейке, где записан предварительно логический О соответствует входной адресный набо блоков 4 - 7 пам ти, который будет агнорироватьс , т.е. соответствует отсутствию совпадени . Так как каждьш из блоков 4-7 блоков пам ти представл ет собой оперативное запо минающее устройство (ОЗУ) с произвольной выборкой, имеющее определен ную информационную емкость, опредегл емую числом адресных входов, то дл  отслеживани  требуемых условий совпадени  требуетс , чтобы число адресных входов блоков пам ти равн  лось числу каналов в провер емом объекте. На выходах блоков 18-21 элемен тов повторителей будет значение, соответствующее требуемому коду магистрали и коду в контрольных точка объекта диагностировани . Пусть требуетс  сравнить битовое слово с другт, поступающим через первый вход устройства на регистрсчетчик 1 (ожидаемый кодовый набор заранее запрограммированным). Имеет ОЗУ с произвольной выборкой 4, 1 К слов X 1 бит. Так как можно записат данные из блока усилителей в любую  чейку (битный адрес), то нужный процесс сравнени  можно подготовить и выполнить с помощью таких ОЗУ 4. Запишем логическую 1 в k -е слово причем адрес k будет равен битовой комбинации, которую предстоит сравнить с заранее заданной.Адресk -го слова равен ожидаемому кодовому наб ру и битового слова. Запишем логический О во все другие  чейки ОЗУ 4. 584 Теперь ОЗУ 4 готово сравнить любые действительные данные, поступающие . из счетчика 1 от объекта диагностировани , причем кодовое слово этих данных соедин етс  с третьим адрес- . н.ым входом ОЗУ 4, которое под действием управл ющих сигналов, поступающих с первого выхода блока 3 управлени , формирует контрольный сигнал первого уровн , который с выхода блока 18 элементов повторителей поступает на второй выход устройства через первый ключ 14 и на первую группу входов регистра 16 адреса. Блоки 5, 6 и 7 работают аналогично блоку 4 пам ти и формируют три контрольных сигнала первого уровн . Контрольные сигналы первого уровн  отражают следующие функции работы устройства: сравнение с заданным кодом, несравнение с заданным кодом, больше значени  заданного кода, меньше значени  заданного кода, маскирование значений, поступающих с объекта диагностировани  кодов. Эти контрольные сигналы первого уровн  поступают на первую группу входов регистра 16 адреса, на вторую группу входов которого поступают два сигнала обратной св зи с блоков 8 и 9 пам ти обратной св зи. В режиме формировани  контрольных кодов под действием сигналов управлени , поступающих из блока 3 .управлени  на первый вход регистра 16 адреса, происходит их запоминание в этом регистре, с выхода которого информаци  поступает на третьи адресные входы блоков 10, 11 и 12 пам ти последовательностей и блоков 8 и 9 пам ти обратной св зи, образу  адрес текущей  чейки блоков пам ти 8 - 12. С выходов блоков 10-12 пам ти формировани  последовательностей сигналы , если они предварительно записаны в данных  чейках, поступают на входы третьего блока 15 ключей и под действием управл ющего сигнала с блока 3 управлени  выдаютс  на второй выход устройства как контрольные сигналы второго уровн . Начальна  установка регистра 16 адреса осуществл етс  с помощью первого блока 13 ключей, управл емых сигналом, поступающим на второй вход из блока 3 управлени . После предварительной установки ключи 13 отключаютс  и их выходы оказываютс  разорванными с входами регистра 16

адреса. Пам ть фop fиpoвaни  контрольных сигналов второго уровн  блоков 10 - 12 и пам ть обратной св зи блок .ов 8 и 9 предварительно прописываютс  значени ми требуемьпс сигналов; информаци  пост5шает с блока 2 усилителей на первые входы этих блоков, адрес устанавливаетс  из блока 2 усилителей через блок ключей,которые в режиме предварительной установки замкнуты; на выходе регистра 16 адреса и под действием управл ющих сигналов , поступающих с п того выхода блока 3 управлени , осуществл етс  запись этой информации. Коммутатор 17, под действием управл ющих сигналов из блока 3 управлени ,поступающих на его второй вход, осуществл ет мультиплексирование одного из шести направлений информации в блок усилителей дл  осуществлени  операции чтени  регистра 16 адреса, блоков пам ти последовательностей и пам ти обратной св зи.

Под действием глубокой обратной св зи пам ть формировани  последовательностей блоков 10, 11 и 12 реализует всевозможные функции с длиной последовательности, равной четырем и числом функций, равном 64. Всего же предполагаемое устройство (с учетом реализации функций на первом уровне) может задавать не менее 2 всевозможных условий формировани  контрольных сигналов.

Блок управлени  (фиг.2) работает следующим образом.

Информаци  (например от ЭВМ НЦ 80-01Д) поступает через блок 2 усилителей на первый вход блока 3 управлени , а затем на информационные входы посто нного запоминаницего устройства (ПЗУ) 24 и регистра 23 состо ни .

На второй вход блока 3 управлени  через блок 2 усилителей поступают управл ющие сигналы режима работы (РР), сигнал - признак обмена информацией (ОБМ),сигналы информации цикла записи или чтени  (ДЗП), (ДЧТ) и сигнал блоки вки работы посто нного запоминающего.устройства (последний может отсутствовать) (БЛ), Блок управлени  работает в двух основных режимах, определ емых значе ,нием сигнала PP. Если этот сигнал соответствует логическому О, то

блок 3 управлени  работает в режиме чтени /запись, что соответствует начальной установке устройства, при

5 этом во внутренние регистры   пам ть устройства-зашивка осуществл етс  следующим образом.

На первом и- втором выходе ПЗУ 24 при сн тии сигнала БЛ по вл етс  ин0 формаци ,соответствующа  адресу который поступает, из блока усилителей на его первый информационный вхоД. ПЗУ запрограммировано так, что при обращени х по одному адресу на обоих

5 выходах будет сигнал логической 1, при обращении по второму адресу уровень логической 1 будет только на втором выходе, при обращении по любому другому адресу на выходах ПЗУ . 20 сигнал логической i будет отсутствовать . Така  зашивка позвол ет обращатьс  к внутренним регистрам и пам ти через два адреса. Дешифратор 22 вырабатывает стробы записи, которые поступают на счетчик 1, элемент ИЛИ-НЕ 30 и формирователь 45, на регистр 16 адреса через элемент RTUi-HE 29, формирователь 44, элемент И-НЕ 32, элемент 39 задержки, на

30 блоки пам ти 4 - 7 через элемент 41 задержки и элемент И 37, через элемент НЕ 48 и элемент И 34, на блоки 8-12 пам ти последовательностей и пам ти обратной св зи через элемент.

5 42 задержки, элемент И 38, через

элемент И 35. С элемента НЕ 47 сигналы управлени  поступают на блок 2 усилителей .

Сигналы с первого выхода регистра

0 23 состо ни  поступают на второй управл юЕ ий вход мультиплексора 17, а с выхода элемента И 46 сигнал подаетс  на второй вход блока -13 ключей , на первые входы блоков 14 и 15

5 ключей. При наличии на линии сигнала РР, соответствующего логической 1, блок 3 управлени  переходит в режим формировани  контрольных сигналов (одновременно блокируетс  обмен с

O внешним устройством дл  начальной установки), включает в работу ждущий мультивибратор 43, который формирует стробы записи в регистр 16 адреса :через элемент И-НЕ 32 и элементы

5 39 и 40 задержки, стробы чтени  из I пам ти последовательностей и пам ти обратной св зи через элемент И 38 и строб чтени  блоков, 4 - 7 пам ти че7 1 рез элемент И 37. Управл ющий сигнал с выхода элемента И 46 открывает ключи 14, 15 и закрывает ключ 13. Сигнал с выхода элемента 43 через элемент И-НЕ 33 поступает на элемент И 36, с выхода которой сигнал с частотой , выработанной ждущим мультивибратором , поступает на тактирующий вход счетчика 1, который работает в

Е

m m m

704588

этом случае в режиме параллельной записи. Элементы И 34 и 35 поддерживают сигнал высокого уровн  на выходах , с которых они поступают на управл ющие входы блоков 4 - 7 пам ти и блоков 8-12 пам ти последовательностей и пам ти обратной св зи, что соответствует режиму чтени  этих блоков.

Claims (1)

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий счетчик, блок усилителей, первый и второй блоки памяти, блок управления, причем информационный вход счетчика является входом анализируемых сигналов анализатора,вход разрешения записи счетчика соединен с одноименным выходом блока усилителей, счетный вход счетчика соединен с тактовым выходом блока управления , а выход счетчика - с адресными входами первого и второго блоков памяти, информационные входы которых и вход задания состояния блока управления соединены с первым информационным выходом блока усилителей, выходы управления режимами работы этого блока соединены с одноименными входами блока управления, вход разрешения приема информации блока усилителей соединен с одноименным выходом блока управления, группа входов режимов работы, первый информационный вход и второй информационный выход блока усилителей являются соответственно информационными входами и выходом анализатора, отличающийся тем, что, с целью расширения области применения путем обеспечения возможности обнаружения заданной последовательности кодов из входного потока, в него введены третий и четвертый блоки памяти, регистр адреса, первый, второй и третий блоки ключей, коммутатор, первый, второй и третий блоки памяти последовательностей, первый и второй блоки памяти обратной связи, первый, второй, третий и четвертый блоки элементов повторителей, причем адресные входы третьего и четвертого блоков памяти соединены с выходами счетчика, входы данных третьего и четвертого блоков памяти соединены с первым информационньви выходом блока усилителей, вход записи первого, : второго, третьего и четвертого блоков памяти связаны с первым выходом ,строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков памяти соединены с входами соответствующих блоков элементов повторителей и с первым, вторым, третьим и четвертым информационными входами коммутатора, управляющий вход которого соединен с выходом разрешения передачи блока управления, а выход коммутатора соединен с вторым информационным входом блока усилителей, выход строба записи адреса блока управления соединен с тактовым входом регистра адреса, а выход этого регистра - с адрес ными входами первого, второго и третьего блоков памяти последова тельностей, первого и второго блоков памяти обратной связи, пятым информационным входом коммутатора, шестой информационный вход последнего соединен с выходом первого блока ключей, который является выходом контрольных сигналов второго уровня анализатора, . входы первого блока ключей соединены с выходами первого, второго и третьего блоков памяти последовательностей, входы включения первого, второго и третьего блоков ключей соединены с одноименным выходом блока управления, информационные входы блоков памяти последовательностей и памяти обратной связи и второго блока ключей соеди- . йены с информационным выходом блока усилителей, входы записи всех блоков памяти последовательностей и блоков обратной связи соединены с выходом второго строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков элементов повторителей, первый, второй, третий и четвертый выходы второго блока ключей объединены поразрядно между собой и соединены с соответствующими разрядами информационных входов регистра адреса и третьего блока ключей, выходы которого являются выходами контрольных сигналов первого уровня анализатора, выходы первого и второго блоков памяти обратной связи соединены поразрядно соответственно с пятым и шестым выходами второго блока ключей и соединены с пятым и шестым разрядами информационного входа регистра адреса, причем блок управления содержит мультивибратор, первый, второй, третий, четвертый и пятый элементы ИЛИ-НЕ, триггер, блок постоянной памяти, регистр, дешифратор, первый, второй, третий . и четвертый элементы НЕ, с первого по пятый элементы И,с первого по четвертый элементы задержки, первый й второй элементы И-НЕ, первый и второй формирователи одиночных импульсов, причем вход запуска мультивибратора, первый вход первого эле<мента И-НЕ и вход первого элемента

   НЕ являются входом режима работы группы входов управления режимами работы блока управления, первые входы первого и второго элементов ИЛИ-НЕ, установочный вход триггера, соединенный с входом регистра, первый адресный вход блока постоянной памяти соединены соответственно с входами режимов чтения, записи, обмена и блокировки группы входов управления режимами работы блока управления, выход мультивибратора соединен с пер· выми входами первого и второго элементов И, второго элемента И-НЕ и вторым входом первого элемента И-НЕ, выход которого соединен с первым входом третьего элемента И, а второй вход этого элемента - с выходом второго формирователя одиночных импульсов, выход третьего элемента И является выходом строба записи в счетчик блока управления, выход первого элемента ИЛИ-HE соединен с входом второго элемента НЕ, первыми входами третьего элемента ИЛИ-HE, четвертого: и пятого элементов И, выход второго элемента ИЛИ-HE соединен с вторым входом третьего элемента ИЛИ-НЕ, выход последнего связан с входом третьего элемента НЕ, выход которого и выход третьего элемента ИЛИ-НЕ являются выходом разрешения приема информации блока управления, выход триггера соединен с вторыми входами первого и второго элементов ИЛИ-НЕ и первым входом дешифратора, второй вход которого соединен ς выходом первого элемента НЕ, вторым входом пятого элемента И и является выходом разрешения включения ключей блока управления, выход второго элемента НЕ соединен с третьим входом дешифратора, первыми входами четвертого и пятого элементов ИЛИ-НЕ, соединенный вторыми входами с первым и вторым выходами дешифратора соответственно, третий выход дешифратора связан с входами четвертого элемента НЕ и первого элемента задержки, выходы которых соединены с вторыми входами четвертого и пятого элементов И соответственно, выходы четвертого и первого элементов И являются выходами первого строба записи в память, четвертый выход дешифратора соединен с входом второго элемента задержки, связанного выходом с вторым входом второго элемента И, выход которого и выход пятого элемента И являются выходом второго строба записи в память блока управления, выход четвертого элемента ИЛИ-НЕ соединен с входом первого формирователя, выход которого соединен с вторым входом второго элемента И-НЕ, выход последнего связан с входом (третьего элемента задержки, выходом соединенного с входом четвертого элемента задержки, выход которого и выход третьего элемента задержки являются выходом строба записи в регистр адреса блока управления, вход задания состояния блока управления соединен с вторым адресным входом блока постоянной памяти и информацйон ным входом регистра состояния, тактовый вход которого соединен с первым выходом блока постоянной памяти, второй выход этого блока связан с сбросовым входом триггера, выход регистра состояния соединен с четвертым в ходом дешифратора и является выходом управления коммутатором блока управления .

   I