KR100335146B1

KR100335146B1 - 비터비 디코더의 트레이스 백 장치

Info

Publication number: KR100335146B1
Application number: KR1020000011816A
Authority: KR
Inventors: 고성욱
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 2000-03-09
Filing date: 2000-03-09
Publication date: 2002-05-04
Also published as: KR20010087935A

Abstract

본 발명은 비터비 디코더에 관한 것으로 특히 보다 빠르게 디코딩 처리할 수 있는 비터비 디코더의 트레이스 백 장치에 관한 것이다. 이와 같은 비터비 디코더의 트레이스 백 장치는 가산비교 선택부로부터 출력되는 복수의 입력 심볼의 각각의 상태에 대한 생존 경로 정보를 저장하는 트레이스 백 램, 트레이스 백 램의 생존경로 정보에서 각각의 입력 심볼의 최소 상태를 초기 주소로 제공하는 최소상태 계산부, 가산비교 선택부가 인에이블되는 시점에 가산비교 선택부에서 출력되는 복수의 입력 심볼을 역추적하면서 디코딩된 데이터를 일정비트 저장하는 메모리부, 최소상태 계산부의 초기주소와 트레이스 백 램의 생존 경로 정보를 이용한 역추적을 수행하여 디코딩하는 어드레스 디코딩부, 디코더 제어부의 제어에 따라 상기 메모리부와 어드레스 디코딩부에 디코딩된 데이터를 다중화하여 출력하는 다중화부, 메모리부에 일정비트의 디코딩된 데이터가 저장되고 나서 어드레스 디코딩부에 설정된 레이트 셋 개수의 디코딩된 데이터가 저장되도록 제어하며, 설정된 레이트 셋 개수가 되면 메모리부와 어드레스 디코딩부에서 각각 디코딩된 데이터가 출력되도록 제어하는 디코더 제어부를 포함하여 구성된다.

Description

비터비 디코더의 트레이스 백 장치{Traceback apparatus in viterbi decoder}

본 발명은 비터비 디코더에 관한 것으로 특히 보다 빠르게 디코딩 처리할 수 있는 비터비 디코더의 트레이스 백 장치에 관한 것이다.

통신 시스템에서 데이터의 전송시 기상의 변화, 비선형 감쇄, 그리고 간섭 요인 등과 같은 통신 채널 환경에 따른 비트 오류의 발생으로부터데이터를 보호할 필요가 있다. 특히 이동국에서는 낮은 출력으로 통신하기 때문에 신뢰성있는 오류 정정이 가능한 부호화 및 복호화 알고리즘의 적용이 필요하다.

CDMA 방식의 통신 시스템에서는 데이터의 부호화를 위하여 오류 정정 기능이 우수한 부호인 길쌈 부호(convolutional code)를 사용하고 있으며, 데이터의 신뢰성있는 복호화를 위하여 비터비 알고리즘(Vitervi algorithm)을 채택하고 있다.

일반적으로 비터비 디코더(Viterbi Decoder)는 통신 시스템에서 코드화된 정보인 비트열을 해독하는데 사용되는 최대 개연성 디코더(Maximum likelihood decoder)이다. 즉, 비터비 디코더는 채널을 통과한 관찰값(R)인 상태 매트릭(State metric)을 토대로 외부에서 제공된 실제 전송값(T)을 추정하고자 할 때, 실제 전송값과 관찰값에 대해 유사확률(R/T)이 최대가 되는 최대 개연성 상태 메트릭값(T')을 실제 전송값(T)에 대해 추정값으로 정하는 복호기이다.

이러한 비터비 디코더는 생존 경로(Survival path)를 패스 메모리(path memory)에 저장한 후 상태 메트릭에 근거하여 패스 메모리를 트레이스 백(trace back)하면서 심볼을 코딩한다, 즉 디코딩할 심볼이 연속적으로 입력될 경우, 초기 상태에서 생존 경로가 패스 메모리의 트레이스 백 크기만큼 저장될 때 패스 메모리를 트레이스 백하여 한 심볼을 디코딩한다. 그리고 다음 상태에서 다음 심볼에 해당하는 생존 경로가 모두 입력되면, 다시 패스 메모리를 트레이스 백 크기만큼 트레이스 백하여 다음 심볼을 디코딩한다. 계속해서 이와 같은 과정을 반복하며 패스 메모리의 크기(depth)가 클수록 보다 정확한 디코딩을 실시할 수 있게 된다.

이하, 첨부된 도면을 참조하여 종래 비터비 디코더에 대하여 설명하기로 한다.

도 1은 종래 비터비 디코더의 블록 구성도이고, 도 2는 도 1에 나타낸 비터비 디코더의 트레이스 백 장치를 상세히 나타낸 블록 구성도이다.

잡음이 포함되어 전송된 부호어들을 비터비 디코더(100)에 의해 복호되는데, 비터비 디코더(100)는 입력되는 부호어(soft input)와 각 브렌치의 부호어들의 유클리드 거리를 계산하여 브렌치(가지)값을 구하는 브렌치 메트릭(Branch metric) 계산부(10), 확률이 높은 경로를 선택하고, 상태 메모리부(30)의 각 상태값(State metric)을 갱신하는 가산비교 선택부(20), 가산비교 선택부(20)의 선택경로를 저장하고, 일정시간이 경과하면 송신한 원래 경로와 같은 확률이 높은 경로를 역추적(trace back)하여 디코딩하는 트레이스 백 메모리부(50) 및 트레이스 백부(40)와, 디코더 제어부(70)의 제어에 따라 트레이스 백부(40)에서 출력되는 디코딩된 데이터를 출력하는 출력 버퍼(60)로 구성되며, 여기서, 트레이스 백부(40)와 트레이스 백 메모리부(50)를 포함하여 트레이스 백 장치라 한다.

트레이스 백부(40)는 가산비교 선택부(20)에서 오는 서바이벌 브렌치 경로 데이터와 트레이스 백 메모리부(50)의 시작 어드레스(initial address)를 가지고 트레이스 백 동작을 수행하여 인코딩되기 전의 데이터를 디코딩하여 출력 버퍼(60)를 통해 중앙처리장치(CPU)로 출력한다.

IS-95 Standard에 의한 비터비 디코더의 역추적 거리(TB Length)는 길쌈 부호기의 구속장(constants length) 거리 K 값의 약 5배 정도로 결정되는데 현재 사용되는 것은 K=9인 IS-95의 경우 63정도이다. 트레이스 백 메모리부(50)는 구속장 K=9인 경우 256 상태의 브렌치 경로 메트릭에 64의 역추적 거리의 사이즈로 256 ×64의 메모리로 구현된다.

이와 같은 트레이스 백부(40)는 도 2에 나타낸 바와 같이, 가산비교 선택부(20)의 출력 값을 저장하는 트레이스 백 램(41)과, 상기 트레이스 백 램(41)에서 최소값 상태를 계산하는 최소값 상태 계산부(42)와, 어드레스를 디코딩하는 어드레스 디코딩부(43)로 구성되는데, 트레이스 백 동작을 수행하는 방법은 트레이스 백 램(41)이 유효한(VALID) 데이터로 형성된 후부터 역추적(Trace back)하여 디코딩할 때 63번의 역추적을 수행하여 데이터를 복원한다.

처음 역추적하는 시점은 맨 마지막 경로의 256상태의 최소 값을 갖는 상태에서부터 시작을 하고, 시작 어드레스와 트레이스 백 램(41)의 메모리 값으로 다음 추적할 어드레스를 생성(generate)하고, 63번 역추적 후에 최종으로 디코딩된 비트(bit)를 출력 버퍼(60)로 출력한다.

비터비 디코더는 각 데이터 레이트(rate)마다 디코딩하는데 IS-95A에 명시된 레이트 셋(SET) 1일 경우 9.6K,4.8K,2.4K,1.2K 모두를 한 프레임(20ms)안에 처리를 하는데 192+96+48+24=360비트(bit)가 디코딩된다.

도 3a부터 도 3c는 도 2에 나타낸 트레이스 백 장치에서의 디코딩 타이밍도이다.

도 3a부터 도 3c에서와 같이 실제 트레이스 백부(40)에서 디코딩되는 타이밍을 보면 가산비교 선택부(20)의 동작이 시작되고, 트레이스 백부(40)가 트레이스 백 거리(64)만큼 후에 역추적 동작을 하여 비트를 복원하며 마지막 데이터가 트레이스 백부(40)로 들어오고 나서부터는 트레이스 데이터가 없으므로 임의의 데이터를 입력으로 더미 라이트(Dummy write)한 후 역추적해서 남은 63개의 데이터를 복원한다.

이와 같은 종래 비터비 디코더의 트레이스 백 장치에 있어서는 역추적 방식으로 입력되는 데이터의 입력이 종료된 후에 트레이스 백 길이 만큼의 데이터의 디코딩이 끝나지 않았기 때문에 임의로 데이터(dummy data)를 트레이스 백 메모리부에 라이트하고 역추적하므로 디코딩 시간이 늦어지는 문제점이 있었다.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 보다 빠른 디코딩이 가능한 비터비 디코더의 트레이스 백 장치를 제공하기 위한 것이다.

이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 가산비교 선택부로부터 출력되는 복수의 입력 심볼의 각각의 상태에 대한 생존 경로 정보를 저장하는 트레이스 백 램과, 상기 트레이스 백 램의 생존경로 정보에서 각각의 입력 심볼의 최소 상태를 초기 주소로 제공하는 최소상태 계산부와, 상기 가산비교 선택부가 인에이블되는 시점에 상기 가산비교 선택부에서 출력되는 복수의 입력 심볼을역추적하면서 디코딩된 데이터를 일정비트 저장하는 메모리부와, 상기 최소상태 계산부의 초기주소와 트레이스 백 램의 생존 경로 정보를 이용한 역추적을 수행하여 디코딩하는 어드레스 디코딩부와, 상기 디코더 제어부의 제어에 따라 상기 메모리부와 상기 어드레스 디코딩부에 디코딩된 데이터를 다중화하여 출력하는 다중화부와, 상기 메모리부에 상기 일정비트의 디코딩된 데이터가 저장되고 나서 상기 어드레스 디코딩부에 설정된 레이트 셋 개수의 디코딩된 데이터가 저장되도록 제어하며, 상기 설정된 레이트 셋 개수가 되면 상기 메모리부와 상기 어드레스 디코딩부에서 각각 디코딩된 데이터가 출력되도록 제어하는 디코더 제어부를 포함하여 구성된다.

도 1은 종래 비터비 디코더를 나타낸 블록 구성도

도 2는 도 1에 나타낸 비터비 디코더의 트레이스 백 장치를 상세히 나타낸 블록 구성도

도 3a부터 도 3c는 도 2에 나타낸 비터비 디코더의 트레이스 백 장치에서의 디코딩 타이밍도

도 4는 본 발명에 따른 비터비 디코더의 트레이스 백 장치를 나타낸 블록 구성도

*도면의 주요 부분에 대한 부호의 설명*

110 : 트레이스 백부 111 : 트레이스 백 램

112 : 최소값 상태 계산부 113 : 어드레스 디코딩부

114 : 메모리부 120 : 다중화부

130 : 출력버퍼 140 : 디코더 제어부

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.

도 4는 본 발명에 따른 비터비 디코더의 트레이스 백 장치를 나타낸 블록 구성도이다.

본 발명에 따른 비터비 디코더의 트레이스 백 장치는 가산비교 선택부(ACS)로부터 출력되는 복수의 상태 값의 선택 경로 정보를 저장하는 트레이스 백 램(111)과, 상기 트레이스 백 램(111)의 정보에서 최소 상태를 계산하는 최소상태 계산부(112)와, 상기 최소상태 계산부(112)에서 상기 트레이스 백 램(111)의 최소 주소를 디코딩하는 어드레스 디코딩부(113) 및 상기 트레이스 백 램(111)에서 역추적하면서 디코딩된 데이터를 저장하는 메모리부(114)로 구성되어 상기 트레이스 백램(111)에 상기 선택 경로 정보를 저장한지 일정시간이 경과하면 경로를 역추적하여 디코딩하는 트레이스 백부(110)와, 상기 어드레스 디코딩부(113)에서 출력되는 디코딩된 데이터와 상기 메모리부(114)의 디코딩된 데이터를 다중화하는 다중화부(120)와, 상기 어드레스 디코딩부(113)에서 출력되는 디코딩된 데이터와 상기 메모리부(114)의 디코딩된 데이터를 카운트하여 설정된 개수가 되면 상기 다중화부(120)의 데이터를 출력하도록 제어하는 디코더 제어부(140)로 구성된다.

이와 같은 본 발명 비터비 디코더의 트레이스 백 장치에 있어서는 한 프레임(one frame)(20ms)안에 처리해야 할 비터비 디코더의 디코딩 비트는 데이터 레이트 셋(data rate set)에 따라서 IS-95A에 명시된 레이트 셋 1(rate set 1)인 경우는 총 360bit이고, 레이트 셋 2(rate set 2)의 경우는 540bit이다.

일반적으로는 가산비교 선택부(ACS)에서 실제로 브렌치 메트릭 계산이 시작되고, 63개의 역추적을 거친후 디코딩된 비트가 출력버퍼로 출력된다.

이때, 종래의 경우에는 레이트 셋 1(rate set 1)의 경우에 360개의 입력 심볼(input symbol)이 모두 가산비교 선택부(ACS)에서 계산되었을 때 실제 트레이스 백부(110)에서 디코딩된 비트는 360-63=297비트이므로 그 후로부터는 임으로(Dummy) 입력 심볼로 들어 왔다고 가정하고, 트레이스 백 메모리부(도 1의 50)의 데이터를 갱신하면서 그 전과 같은 방법으로 브렌치 경로를 추적하여 디코딩하였지만, 본 발명에서는 디코더 제어부(140)에서 데이터 레이트 셋 1 또는 2의 정보를 갖고 총 360 또는 540 bit의 입력이 가산비교 선택부(ACS)가 인에이블되는 시점에서부터 카운트하여 입력단이 모두 트레이스 백 램(111)에 저장된 시점에서 따로 메모리부(114)를 추가하여 역추적하면서 디코딩되는 총 63개만큼의 트레이스 백 거리만큼의 디코딩된 데이터를 메모리부(114)에 우선 저장한다.

즉, 63개의 데이터를 저장할 수 있는 메모리부(114)를 추가함으로써 브렌치 경로 형성 시작에 생긴 64거리(length)만큼의 디코딩 지연 시간을 줄일 수 있다(도 3c참조).

그리고, 트레이스 백 부(110)에서 출력 버퍼(130)사이에 다중화부(120)를 추가하여 입력 데이터 사이즈를 카운트하여 총 360 입력인 경우 297 디코딩된 비트 이후는 추가된 메모리부(114)의 63개의 저장된 비트를 출력 버퍼(130)로 넘겨주어 트레이스 백부(110)의 더미 라이트(Dummy write) 동작이 필요없이 메모리부(114)와 다중화부(120)의 추가만으로 디코딩할 63비트를 복원한다.

이때, 디코더 제어부(140)에서는 63비트의 디코딩된 데이터가 메모리부(114)에 우선 저장되도록 제어하며, 메모리부에 63비트의 디코딩 데이터가 저장된후 어드레스 디코딩부(113)에 레이트 셋 1의 경우 360-63=297비트의 디코딩 데이터가 저장되거나, 레이트 셋 2의 경우 540-63=477비트의 디코딩 데이터가 저장되면, 다중화부(120)로 각각 디코딩된 데이터가 출력되도록 제어한다.

그러면 다중화부(120)는 어드레스 디코딩부(113) 및 메모리부(114)에서 출력된 디코딩 데이터를 다중화하여 출력버퍼(130)로 출력한다.

이상의 설명에서와 같은 본 발명 비터비 디코더의 트레이스 백 장치에 있어서는 비터비 디코더에서 역추적 동작에 의한 디코딩 시간 지연을 줄일 수 있으므로성능 향상을 위해 역추적 거리를 증가하더라도 디코딩 속도를 향상시킬 수 있는 효과가 있다.

Claims

가산비교 선택부로부터 출력되는 복수의 입력 심볼의 각각의 상태에 대한 생존 경로 정보를 저장하는 트레이스 백 램과;

상기 트레이스 백 램의 생존경로 정보에서 각각의 입력 심볼의 최소 상태를 초기 주소로 제공하는 최소상태 계산부와;

상기 가산비교 선택부가 인에이블되는 시점에 상기 가산비교 선택부에서 출력되는 복수의 입력 심볼을 역추적하면서 디코딩된 데이터를 일정비트 저장하는 메모리부와;

상기 최소상태 계산부의 초기주소와 트레이스 백 램의 생존 경로 정보를 이용한 역추적을 수행하여 디코딩하는 어드레스 디코딩부와;

상기 디코더 제어부의 제어에 따라 상기 메모리부와 상기 어드레스 디코딩부에 디코딩된 데이터를 다중화하여 출력하는 다중화부와;

상기 메모리부에 상기 일정비트의 디코딩된 데이터가 저장되고 나서 상기 어드레스 디코딩부에 설정된 레이트 셋 개수의 디코딩된 데이터가 저장되도록 제어하며, 상기 설정된 레이트 셋 개수가 되면 상기 메모리부와 상기 어드레스 디코딩부에서 각각 디코딩된 데이터가 출력되도록 제어하는 디코더 제어부를 포함하여 구성됨을 특징으로 하는 비터비 디코더의 트레이스 백 장치.