JPH07312619A - トレリス復号方法 - Google Patents

トレリス復号方法

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JPH07312619A
JPH07312619A JP7066723A JP6672395A JPH07312619A JP H07312619 A JPH07312619 A JP H07312619A JP 7066723 A JP7066723 A JP 7066723A JP 6672395 A JP6672395 A JP 6672395A JP H07312619 A JPH07312619 A JP H07312619A
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JP7066723A
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David M Blaker
マーク ブレイカー ディビッド
Gregory Stephen Ellard
ステファン エラード グレゴリー
Mohammad S Mobin
シャフィウル モービン ムハマド
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
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Publication date
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Abstract

(57)【要約】 【目的】 トレリス復号において、さまざまなメトリッ
クを利用することが可能なブランチメトリックユニット
を実現する。 【構成】 ｎ〜ｍビットの２個以上のブランチメトリッ
ク値を決定する。ｋビットの数が生成される。ｋ＜ｎの
場合、ｎ−ｋ個の下位ビットを捨てる。ｋ＞ｎの場合、
各ブランチメトリックビットは、最上位ビットがｋ番目
のビット位置にあるようにシフトし０を下位ビット位置
に連結する。さらに、記号時点ごとにトレースバックビ
ットを決定する。トレースバックビットが１の場合、こ
れを修正絶対累積コスト差に連結して軟判定記号出力を
得る。トレースバックビットが０の場合、これを修正絶
対累積コスト差の１の補数に連結して軟判定記号出力を
得る。別法では、トレースバックビットの代わりに次状
態の最上位ビットを利用して軟判定記号出力を生成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に、ディジタル
プロセッサに関する。
【０００２】
【従来の技術】セルラ電話は、さまざまなタイプのディ
ジタル伝送技術にますます移行しつつある。あるディジ
タル標準（ＧＳＭ）は欧州で一般に採用されており、も
う１つのディジタル標準（ＩＳ５４）が北米で使用され
る予定である（後者は時分割多重アクセスの標準であ
る。さらに、北米に対しては符号分割多重アクセス方式
も検討中である。）。さらに、日本ディジタルセルラ標
準のような他の標準も検討中である。しかし、セルラ送
受信は、移動する乗物や歩行者によって行われることが
多いため、さまざまなチャネル擾乱が生じる。例えば、
さまざまな物体からの反射によって、もとの信号から時
間的に遅延したいくつかの信号が受信されるとき、マル
チパス干渉が生じる。従って、受信されるディジタルシ
ーケンスは送信されたシーケンスと正確に一致しないこ
とがある。ディジタルシーケンスは、伝送の困難を補償
するために、所望のディジタルビット数を有する「パケ
ット」として送信される。このビット数は、固定のこと
も可変のこともある。例えば、パケットは、情報ビット
ともに固定数の「トレーニング」ビットを含むことがあ
る。上記の標準はさまざまな形式の前進誤り訂正（ＦＥ
Ｃ）を要求している。これによって、伝送における冗長
性を与えるためにパケットに追加ビットが含められ、誤
りは、受信端である程度検出および訂正されることにな
る。パケットは、ディジタル化音声情報や、コンピュー
タファイル、ビデオ情報などを含む他の形式のデータを
含むことも可能である。
【０００３】移動ディジタルセルラ電話機のような移動
通信装置は、送受信するディジタル信号を処理しフィル
タリングするためにディジタル信号プロセッサを使用す
ることが多い。誤りを訂正し入力信号を復号するビタビ
プロセスを実装するために別個のチップが与えられるこ
とも多い。このプロセスはソフトウェアで実現されるこ
ともある。
【０００４】ビタビプロセスは、前進誤り訂正を行う最
尤復号プロセスである。ビタビプロセスは、記号間干渉
または雑音によって破損した符号化信号のビットストリ
ームシーケンスを復号する際に使用される。ビットスト
リームは、さまざまな媒体を通じての電気通信システム
伝送における符号化された情報を表す。ビットの各セッ
トが１つの記号時点を表す。復号プロセスにおいて、ビ
タビアルゴリズムは、各記号時点における可能なビット
シーケンスのうちの１つのシーケンスを通って後戻りす
ることにより、どのビットシーケンスが送信された可能
性が最も高いかを判定する。ある記号時点におけるある
ビット状態から次の（後続の）記号時点におけるあるビ
ット状態への可能な遷移は限られる。ある状態から次の
状態への可能な遷移はそれぞれトレリスとして図示する
ことが可能であり、これをブランチと定義する。相互接
続されたブランチのシーケンスをパスと定義する。ビッ
トストリーム内の次のビットを受信すると、各状態は、
限られた数の次状態にしか遷移することができない。こ
のようにして、復号プロセス中に、いくつかのパスが生
き残り、他は生き残らない。許容できない遷移を除去す
ることによって、生き残る最尤パスを決定する際の計算
効率が向上する。一般にビタビプロセスは各ブランチに
対応するブランチメトリックを定義して計算し、累積ブ
ランチメトリックを使用して、どのパスが生き残りどの
パスが生き残らないかを決定する。
【０００５】一般に、ビタビプロセスは、ディジタル処
理チップとは別のチップに実装される（あるいはソフト
ウェアで実装される）。入力信号はまず復号のためにビ
タビプロセッサへ転送される。その後、復号された信号
は、さらに処理をするためにディジタル信号プロセッサ
へ転送される。
【０００６】
【発明が解決しようとする課題】移動通信装置が増加す
るにつれて、より高速で、より効率的な入力信号の処理
に対する需要がある。ビタビプロセスは（他の応用にお
いては他のタイプのディジタルプロセッサによって使用
される他のプロセスとともに）、ブランチメトリック計
算を実行することを必要とする。ブランチメトリック計
算には、２つの数の差の平方または絶対値のいずれかの
計算が含まれる。ある場合には、ブランチメトリックは
８ビットの数であり、また他の場合には、ブランチメト
リックは１６ビットの数である。ブランチメトリックの
サイズにかかわらず、ブランチメトリックのすべての桁
を扱うことは、ディジタルプロセッサ内では計算量が多
く時間もかかる。
【０００７】
【課題を解決するための手段】本発明の一実施例は、ｎ
〜ｍビットの２個以上のブランチメトリック値の決定を
含むトレリス復号の方法である。ｋビットの数が生成さ
れる。ｋ＜ｎの場合、ｎ−ｋ個の下位ビットは捨てられ
る。ｋ＞ｎの場合、各ブランチメトリックビットは、最
上位ビットがｋ番目のビット位置にあるようにシフト
し、０が下位ビット位置に連結される。
【０００８】もう１つの実施例では、記号時点ごとにト
レースバックビットが続いて決定され、トレースバック
ビットが１の場合、このトレースバックビットは修正絶
対累積コスト差に連結され、これによってソフト（軟判
定）記号出力が得られる。トレースバックビットが０の
場合、このトレースバックビットは修正絶対累積コスト
差の１の補数に連結され、これによってソフト記号出力
が得られる。他の実施例には、トレースバックビットの
代わりに次状態の最上位ビットを利用したソフト記号出
力の生成が含まれる。
【０００９】
【実施例】復号器で受信された一連の２進データからビ
タビプロセスを用いて、データを復号する際に、この復
号器は、最尤状態で伝送される一連のデータを生成す
る。この復号器は、すべての可能な状態の組み合わせを
考慮して、すべての可能な状態遷移に対し、信号の推定
値を生成し、その後、この推定値と受信データとを比較
して、伝送された可能性が最も高いビットシーケンスが
何であるかを決定する。符号器の初期状態は既知であ
り、それゆえに、この復号器は、開始点を保有する。こ
の符号器の最終状態も既知であり、その結果、復号器
は、所定の終了点を有する。この復号器は、受信した二
進データに対し、状態遷移の最尤シーケンスを決定す
る。各この状態は、記号時点（symbol instant）を表
す。各記号時点においては、０〜２C-1−１の範囲の状
態の数がある。ここで、Ｃは、拘束長（constraint len
gth）である。このＣに対する一般的な範囲は、２〜７
である。この２C- 1個の状態は、それぞれ、個別の状態
と称する。遷移の数を制限することは可能である。各記
号時点において、累積されたコストは、可能な遷移状態
の各々に対し計算される。これにより、最小、または、
最大の状態を有するパスのコストが決定される。
【００１０】各記号時点において、各個別の状態は、次
の個別状態の限られた数だけ前進する。さらに、次の各
個別状態は、それに遷移が発生する前の個別状態の限ら
れた数を有する。
【００１１】ブランチメトリックは、すべての可能な個
別状態から次の個別状態への可能な遷移に対し、各記号
時点で計算される。このブランチメトリックを計算する
さまざまな方法は公知であるが、以下に説明する。次の
個別状態に遷移するすべてのブランチに対するブランチ
メトリックが計算され、その後、それぞれのもとの個別
状態のコストにそれが加算され、その結果、複数の可能
な累積コストの和が得られる。さまざまな可能な累積コ
ストの和に対して比較がなされる。極値（すなわち、最
大値、あるいは、最小値）のブランチメトリックが、次
の状態の累積コストとして選択される。この実施例にお
いては、より少ないコストの和が次の状態の累積された
コストとして選択される。ある種のブランチメトリック
の計算においては、より大きなコストの和が選択される
こともある。より小さいコストの和に応答する遷移は、
２つの可能な出発個別状態から、次の所定の個別状態へ
のより尤度の高い遷移である。このより高い尤度の遷移
の出発個別状態は、次の所定の個別状態へのブランチの
生き残り原点（surviving origin）として記憶される。
より少ないコストの和が、次の個別状態の累積コストで
あり、ＲＡＭ２３内に記憶された個別状態に対する累積
コストを置換する。これは、次の状態の生き残りブラン
チ（surviving branch）を表す。このことは公知であ
る。このプロセスは、各次の個別状態に対し繰り返さ
れ、また、ビットのバースト内のすべての記号が復号さ
れるまで、各記号時点に対し繰り返される。
【００１２】図１は、誤り訂正コプロセッサ１３とＤＳ
Ｐコア３２とを内蔵したディジタル信号プロセッサ（Ｄ
ＳＰ）１１の概略図である。このＤＳＰコア３２は、誤
り訂正コプロセッサ１３の演算パラメータ、例えば、拘
束長、および、ブランチメトリックタイプ（ユークリッ
ド距離、マンハッタン距離）とを設定する。このＤＳＰ
コア３２は、誤り訂正コプロセッサ１３のビタビ復号を
開始する。
【００１３】誤り訂正コプロセッサ１３内には、更新ユ
ニット１７とトレースバックユニット１９とブランチメ
トリックユニット１５とが含まれる。この更新ユニット
１７は、ビタビ復号プロセスの加算−比較−選択操作を
実行する。各記号時点には、２C個の状態遷移があり、
そのうち、２C-1個の状態遷移のみが存在する。この更
新ユニット１７は、加算−比較−選択操作を実行し、Ｒ
ＡＭ２３内の２C-1個の累積されたコスト状態を更新す
る。この更新ユニット１７は、記号時点がどのような解
析状態にあろうとも、各パスの累積コストを記憶する。
【００１４】トレースバックユニット１９は、各記号時
点において、２C-1個のパス内で最小のパスメトリック
を有するパスを選択する。最尤シーケンスに相当するパ
スの最終ビットは、復号器の出力に転送される。この最
終ビット深さは、記号速度でプログラム可能である。こ
の最終状態が公知の場合には、トレースバック復号は、
所望の最終状態を最小コストインデックスレジスタに書
き込むことにより、修正パスの方向で強制的に実行され
る。
【００１５】ブランチメトリックユニット１５は、各記
号時点に対し、各遷移に対するブランチメトリックを計
算する。
【００１６】さまざまなメトリックが、当業者により提
案され、トレリス上の個別のブランチを相対的に評価し
ている。以前は、ブランチメトリックユニットを利用す
るビタビ復号装置は、単一の所定の事前にプログラムさ
れたメトリックを使用してビタビプロセスを実行してい
た。これに対して、本発明は、さまざまなメトリックを
利用することが可能なブランチメトリックユニットを実
現する。さらに、距離測度および符号レートに応じて、
ブランチメトリック計算の結果として、異なるビット精
度の結果を生成することが可能である。本発明によれ
ば、同じハードウェアを使用して広範囲の距離測度およ
び符号レートの処理が可能となる。
【００１７】誤り訂正コプロセッサ１３は、畳込み符号
化装置により符号化された信号を逆畳込み（deconvolv
e）するために用いられる。さらに、誤り訂正コプロセ
ッサ１３は、最尤シーケンス推定（maximum likelihood
sequence estimation：ＭＬＳＥ）を提供する。
【００１８】ある種の応用においては、誤り訂正コプロ
セッサ１３は、このＭＬＳＥプロセスを実行するために
必要である。そして、他の応用例においては、この誤り
訂正コプロセッサ１３は、以下に説明するような畳込み
復号を実行するために必要である。広帯域の帯域幅と低
速データ速度の応用例においては、加法性白色ガウス雑
音（additive white gaussian noise：ＡＷＧＮ）は、
主要チャネルの損傷原因であり、下記の式（１）により
提供されるユークリッドブランチメトリックが、ＭＬＳ
Ｅ操作に適切なものである。このＭＬＳＥプロセスに適
切なユークリッドメトリックは、次式で与えられる。
【数１】 ここで、 ＢＭ＝ブランチメトリック ＺI＝受信同相信号成分 ＺQ＝受信直交信号成分 ＥI＝各遷移状態に対する推定受信同相成分 ＥQ＝各遷移状態に対する推定受信直交成分 である。したがって、ＤＳＰコア３２は、内蔵したユー
クリッドブランチメトリックユニットとして最尤シーケ
ンス推定装置（ＭＬＳＥ）２５を選択する。この最尤シ
ーケンス推定装置（ＭＬＳＥ）２５は、入力信号に対
し、ＭＬＳＥプロセスの一部としてユークリッドメトリ
ックの計算を実行する。
【００１９】これに対し、畳込み復号が実行されるべき
ときには、ユークリッドメトリック、あるいは、マンハ
ッタンメトリックの何れかが適切である。例えば、ガウ
スチャネルに対する畳込み復号は、１／１、あるいは、
１／２という符号レートに対しては、ユークリッド距離
の測定を必要とする。これに対し、ＭＬＳＥ、あるい
は、他の線形／非線形等価により行われる畳込み復号
は、１／１〜１／６の符号レートに対しては、マンハッ
タン距離尺度が必要である。１／１の符号レートによる
畳込み復号に対しては、式（２）によるユークリッドメ
トリックが適切である。
【数２】 ここで、 ＢＭ＝ブランチメトリック ＳO＝受信信号成分 ＥO＝推定信号成分 である。
【００２０】１／２の符号レートで畳込み復号を行う場
合には、式（３）によるユークリッドメトリックが適切
である。
【数３】 ここで、 ＢＭ＝ブランチメトリック ＳO＝受信第１信号成分 ＳI＝推定第２信号成分 ＥO，ＥI＝各状態遷移に関連する対応する推定信号成分
【００２１】これに対し、１／ｍの符号レート（ｍ＝
１，２，３，４，５，６）でのマンハッタンブランチメ
トリックは、式（４）により与えられる。
【数４】 ここで、 ＢＭ＝ブランチメトリック Ｓi＝ｉ番目の受信信号 Ｅi＝ｉ番目の推定信号 である。より大きな値のｍも可能である。したがって、
ユークリッド距離尺度を必要とする畳込み符号化が必要
な場合には、ユークリッドメトリック計算装置２７は、
ユークリッド距離を計算する。しかし、マンハッタンメ
トリックを用いる畳込み符号化が必要な場合には、マン
ハッタンメトリック計算装置２９の動作は、ＤＳＰコア
３２により実行され、必要なメトリック操作が行われ
る。最尤シーケンス推定装置（ＭＬＳＥ）２５、ユーク
リッドメトリック計算装置２７、マンハッタンメトリッ
ク計算装置２９のうち、どのようなものが選択されたと
しても、それらは、各入力信号に対し、適切なメトリッ
クを計算する。３個のメトリックユニット、最尤シーケ
ンス推定装置（ＭＬＳＥ）２５、ユークリッドメトリッ
ク計算装置２７、マンハッタンメトリック計算装置２９
のうちの何れかが用いられたとしても、出力は、マルチ
プレクサ３０に提供され、その後、更新ユニット１７に
実行される追加−比較−選択操作により、それが利用さ
れる。
【００２２】さらに、別のメトリックユニットも用いる
ことができ、例えば、ハミング距離のようなメトリック
も他のメトリックユニットにより実行できる。
【００２３】具体的に説明すると、このブランチメトリ
ックユニット１５は、ＭＬＳＥ等価、または、畳込み符
号化に必要な１６ビットのブランチメトリックを計算す
るために、実数と複素数の数式計算を実行する。最尤度
シーケンス推定装置（ＭＬＳＥ）２５は、各記号時点ｎ
ごとに、ビタビプロセッサの２C個の状態を使用して、
推定受信複素信号を生成する。この受信複素信号は、式
（５）により示される同相成分と直交成分により表され
る。
【数５】 ここで、 ｎ＝記号時点 ｋ＝０，...，２C-1−１＝ビタビ状態遷移においてとり
得るすべての状態 ｃ＝拘束長 である。ビタビ状態遷移においてとり得るすべて可能な
状態、ｋ＝０〜２C-1−１は、推定チャネルインパルス
応答Ｈ（ｎ）でもって、畳込み演算される。ここで、Ｈ
（ｎ）は、式（６）により与えられる。
【数６】 ここで、 Ｈ（ｎ）＝推定チャネルインパルス応答 ｈ（ｎ）＝ｎ番目のチャネルタップ Ｃ＝拘束長 である。チャネルタップの各同相部分と、直交部分と
は、 ｈ（ｎ）＝ｈＩ（ｎ）＋ｊｈＱ（ｎ） の式で表され、これは、８ビットからなる２の補数であ
る（他の表示方法も可能である）。データ処理を容易に
するために、このチャネル推定は、ブランチメトリック
ユニット１５に入力される前に、正規化され、その結
果、ｈＩ（ｎ）、あるいは、ｈＱ（ｎ）の最悪の和は、
１０ビットの２の補数（他の表示も可能である）に制限
（confine）される。さらに、受信した複素信号の同相
部分と直交部分とは、 Ｚ（ｎ）＝ＺＩ（ｎ）＋ｊＺＱ（ｎ） として表され、これは、同様に１０ビットの２の補数に
制限される。２C個の状態遷移のユークリッドブランチ
メトリックは、式（１）で表されるが、以下のように書
き直すことができる。
【数７】 ここで、ＸＩとＸＱは、０ｘＦＦ（＝２５５10）の飽和
上限を有する。
【００２４】任意の大きなブランチメトリックの発生を
阻止するために、ＸＩとＸＱの値は、０ｘＦＦ（２５５
10）を超えることは許されない。かくして、式（７）に
より指定された絶対値は、０ｘＦＦの上限値を有する飽
和絶対値である。この１７ビットのブランチメトリック
の上位の１６ビットは、以下に述べるような方法でビタ
ビアルゴリズムの追加−比較−選択のために保持され
る。
【００２５】受信複素信号の同相部分と直交部分とは、
レジスタバンク３１内に記憶される。さらに、複素推定
チャネルタップと生成多項式は、この同一のレジスタバ
ンク３１内に記憶される。
【００２６】前述したように、２つのタイプの計算が、
各畳込み復号のために行われる。ガウスチャネルに対す
る畳込み復号は、ユークリッドメトリック計算装置２７
内で１／１と１／２の畳込み符号化速度に対し、ユーク
リッドメトリックでもって行われる。ＭＬＳＥ等価、あ
るいは、他の線形／非線形等価により提供される畳込み
符号化は、マンハッタンメトリック計算装置２９内の１
／１〜１／６の畳込み符号レートに対し、マンハッタン
距離尺度を用いて行われる。
【００２７】受信した８ビット信号Ｓ（５）〜Ｓ（０）
はレジスタバンク３１に記憶される。さらに、生成多項
式Ｇ（１）〜Ｇ（５）がレジスタバンク３１に記憶され
る。生成多項式Ｇ（０）〜Ｇ（５）は、拘束長が７であ
ることに対応して、ｋ＝０，１，...，２C-1に対するす
べての可能な状態遷移に関連して、ＥＣＣＰ内で推定受
信信号Ｅ（０，ｋ），...，Ｅ（５，ｋ）を計算する際
に使用することが可能である。
【００２８】６個の８ビット記号Ｓ（０），...，Ｓ
（５）はＥＣＣＰ１３にロードされる。２C個のすべて
の状態遷移に対応するブランチメトリック増分は表１に
示したように計算される。
【００２９】ユニット２５、２７または２９のいずれか
によって実行されたブランチメトリック計算の結果は図
２の２４ビットレジスタに記憶される。図２のレジスタ
の位置ａがまず充填され、次に位置ｂ、次に位置ｃ、な
どとなる。しかし、ユニット２５、２７または２９によ
って計算されたブランチメトリック値のサイズは信号ダ
イナミックス（ＭＬＳＥを実行する場合）に応じて、ま
たは、符号レート（畳込み復号を実行する場合）に応じ
て変動し得る。その結果、図２のレジスタでどのビット
位置に最上位ビットが現れるかを推定することは不可能
である。
【００３０】
【表１】
【００３１】ブランチメトリックに対して、１６ビット
の数のみを処理することが所望される。その結果、表１
で実行されるブランチメトリック計算の結果にかかわら
ず、その結果は図２のレジスタにおいて最上位ビットが
位置ｐに現れるまでシフトされる。例えば、符号レート
１／１のユークリッドブランチメトリックの計算の結果
は１６ビットの数であると期待される。従って、その最
上位ビットは図２のレジスタの位置ｐにあるであろう。
符号レート１／２のユークリッドブランチメトリックの
場合、１７ビットの数が期待される。その結果（表１に
示したように）、この１７ビットの数の最上位ビットは
図２のレジスタの位置ｑにあるが、その最上位ビットが
図２のレジスタの位置ｐに来るように右に１ビット（例
えばバレルシフトレジスタを使用して）シフトされる。
最下位ビットは失われる。ブランチメトリックの数を右
に１ビットだけシフトすることは、表１では記号＞＞１
で示してある。符号レート１／１のマンハッタンブラン
チメトリックの場合、８ビットの数が期待される。その
結果、やはり図２のレジスタの位置ｐに最上位ビットが
整列するように、その８ビットの数は図２のレジスタに
おいて左へ８ビットだけシフトされる。符号レート１／
２のマンハッタンブランチメトリックを計算する場合、
９ビットの数が期待される。図２のレジスタの位置ｐに
最上位ビットの位置が揃うように、その９ビットの数は
左に７ビットだけシフトされる。符号レート１／３また
は１／４のマンハッタンブランチメトリックを計算する
場合、１０ビットの数が期待される。この１０ビットの
数は左に６ビットだけシフトされる。符号レート１／５
または１／６のマンハッタンブランチメトリックを計算
する場合、１１ビットの数が期待される。その最上位ビ
ットが図２の位置ｐに整列するように、この１１ビット
の数は左に５ビットだけシフトされる。図１に示したよ
うに、個々のブランチメトリック計算の結果を表す１６
ビットの２進数は、コスト累積のためにブランチメトリ
ックユニット１５によって更新ユニット１７に送られ
る。このようにして、一般に、ブランチメトリック計算
の最上位ビットは図２のビット位置ｐに整列する。これ
によって、各ブランチメトリック計算の結果はブランチ
メトリックユニット１５内で１６ビットの数に変換され
る。
【００３２】各状態遷移に対するブランチメトリックは
更新ユニット１７に送られる。更新ユニット１７は、各
状態遷移に対する適当なブランチメトリックを適当な累
積コストに加算する。例えば、ビタビトレリスの一部を
示した図３を参照すると、更新ユニット１７は状態１０
１と１０３の間の遷移に対する１６ビットのブランチメ
トリックＢＭ０を、状態１０１に関する累積コスト組合
せＡＣ０に加算する。さらに、更新ユニットは、状態１
０２と１０３の間の状態遷移に関するブランチメトリッ
クＢＭ１を、状態１０２に関する累積コストＡＣ１に加
算する。既に述べたように、各ブランチメトリックＢＭ
０およびＢＭ１は、１６ビットの数になるように調整さ
れている。
【００３３】更新ユニット１７は、可能な各状態遷移に
関する累積コストを比較して、どの遷移が生き残るかを
決定する。一般に、累積コストＡＣ０およびＡＣ１はい
ずれも２４ビットの数である。通常、ＡＣ０およびＡＣ
１はほぼ等しい。更新ユニット１７は、累積コストの差
（ＡＣ０＋ＢＭ０）−（ＡＣ１＋ＢＭ１）を計算する。
ＡＣ０およびＡＣ１はほぼ等しいため、１７番目から２
４番目までのビットは捨てられる。その結果、生き残り
遷移状態１０３に対する累積コスト差は、図４に示した
ように、１６ビットの数となる。累積コスト差の符号に
応じて、状態１０３が状態１０１または状態１０２のい
ずれから到達したかを決定することができる。
【００３４】トレースバックユニット１９は、ビタビト
レリスを通してのトレースバックを実行し、各サンプル
時点に対する正しい復号記号を生成する。所望されれ
ば、記号時点ごとに２進「ハード」（硬判定）記号を得
ることも可能である。従って、各記号時点に対する復号
記号は０または１のいずれかとなる。しかし、所望され
れば、トレースバックユニット１９は、ＤＳＰコア３２
の指令により、ソフト記号復号出力を生成することも可
能である。理解されるように、状態１０１から状態１０
３への遷移と状態１０２から状態１０３への遷移の間の
累積コストの差が大きい場合、状態１０３への遷移が正
しい遷移となる確率は高い。これに対して、相異なる状
態遷移に関する累積コスト間の差が小さい場合、いずれ
の遷移が適当かに関する不確定性の程度が増大する。す
なわち、最終的に選択される遷移が正しい確率が低くな
る。本発明は、これらの確率を反映するソフト記号復号
の方法を提供する。本発明によれば、いずれかのトレー
スバックビット（すなわち、現状態（例えば状態１０１
または１０２）の最下位ビット、または、もう１つの実
施例では、次状態（１０３）の最上位ビット）が１であ
る場合、図５に示したように、図４の累積コスト差の上
位７ビットがトレースバックビット（または、もう１つ
の実施例では、次状態の最上位ビット）の右に連結され
る。しかし、トレースバックビット（または、もう１つ
の実施例では、次状態の最上位ビット）が０である場
合、図３で得られた累積コスト差の補数が、図５に示し
たように、トレースバックビット（または、もう１つの
実施例では、次状態の最上位ビット）の右に連結され
る。いずれの場合にも、結果として得られる８ビットの
ソフト記号は、２進の１または０だけでなく、７ビット
の確率成分を含む。当業者には知られているように、ソ
フト復号記号は最終的な誤りを起こしにくい。例えば、
トレースバックビット（または次状態の最上位ビット）
が１の場合、トレースバックビット（または次状態の最
上位ビット）を、累積コスト差の上位７ビットと連結す
ることによって、図７に示すように、１２８〜２５５の
値の数が得られる。同様に、トレースバックビットが０
の場合、累積コスト差の補数は、トレースバックビット
０と連結すると、０〜１２７の数を生じる。
【００３５】図７は、ソフト出力判定に対する値の範囲
を示す図である。ソフト０は０（００００００００）か
ら１２７（０１１１１１１１）までの範囲にわたる。１
は１２８（１０００００００）から２５５（１１１１１
１１１）までの範囲にわたる。
【００３６】あるいは、もちろん、図６の回路は、連結
なしに硬判定出力を生成するように使用することも可能
である。
【００３７】軟判定出力を実現する回路を図６に示す。
マルチプレクサ２０７は現状態の最下位ビット（すなわ
ち、トレースバックビットまたは次状態の最上位ビッ
ト）を受信し、出力２０３、すなわち、ハードビットト
レースバック出力を生成することができる。しかし、Ｘ
ＮＯＲゲート２０５、２０６、２０７、２０８、２０
９、２１０および２１１を使用して、累積コスト差（図
３）の絶対値を含むレジスタ２１３の上位７ビットが連
結され、それによって、前に図１に示したソフト出力が
得られる。
【００３８】
【発明の効果】以上述べたごとく、本発明によれば、さ
まざまなメトリックを利用することが可能なブランチメ
トリックユニットを実現する。さらに、距離測度および
符号レートに応じて、ブランチメトリック計算の結果と
して、異なるビット精度の結果を生成することが可能で
ある。本発明によれば、同じハードウェアを使用して広
範囲の距離測度および符号レートの処理が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の図である。
【図２】本発明の実施例で使用されるレジスタの図であ
る。
【図３】本発明の実施例を理解する際に有用なビタビト
レリスの一部の図である。
【図４】累積コスト差の計算を説明する図である。
【図５】累積コスト差の一部にトレースバックビットを
連結してソフト記号出力を生成することを説明する図で
ある。
【図６】上記の連結を実行してソフト記号出力を生成す
る回路例の図である。
【図７】本発明の実施例で利用可能なソフト記号出力の
範囲を示す図である。
【符号の説明】
１０ トランシーバ １１ ディジタル信号プロセッサ（ＤＳＰ） １２ 送信器 １３ 誤り訂正コプロセッサ １４ 受信器 １５ ブランチメトリックユニット １７ 更新ユニット １９ トレースバックユニット ２３ ＲＡＭ ２５ 最尤シーケンス推定装置（ＭＬＳＥ） ２７ ユークリッドメトリック計算装置 ２９ マンハッタンメトリック計算装置 ３０ マルチプレクサ ３１ レジスタバンク ３２ ＤＳＰコア １００ ブランチメトリック １０２ ソフトシンボル １０４ マルチプレクサ １０６ 入力 １０８ 出力 １１０、１１２、１１４、１１６、１１８、１２０、１
２２ 排他的ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリー ステファン エラード 英国、バーシャー、フォレスト パーク、 アール912、アックスブリッジ ブラック ネル 67 (72)発明者 ムハマド シャフィウル モービン アメリカ合衆国、18052 ペンシルバニア、 ホワイトホール、コーナーストーン プレ イス 112

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ２個以上のブランチメトリック成分ＸＩ
    およびＸＱを決定するステップと、 前記ブランチメトリック成分ＸＩ、ＸＱのうちのいずれ
    かが所定の飽和値を超過するかどうかを判定するステッ
    プと、 前記所定の飽和値を超過したブランチメトリック成分が
    あれば、それを所定の飽和値に設定するステップとから
    なることを特徴とするトレリス復号方法。
  2. 【請求項２】 前記所定の飽和値がＯＸＦＦであること
    を特徴とする請求項１の方法。
  3. 【請求項３】 ビタビトレリス内の状態遷移に対応し
    て、ｎビットからｍビットまでの範囲内の２個以上のブ
    ランチメトリック値を決定するステップと、 ｋ＜ｎの場合にはｎ−ｋ個の下位ビットを捨て、ｋ＞ｎ
    の場合には最上位ビットがｋ番目のビット位置に来るよ
    うに各ブランチメトリックのビットをシフトし下位ビッ
    ト位置に０を連結することにより、ｋビットの数を形成
    するステップとからなることを特徴とするトレリス復号
    方法。
  4. 【請求項４】 各ブランチメトリックを適当な累積コス
    トに加算することにより、ｊ＞ｎとしてｊビットの２個
    の更新された累積コストを得るステップと、 前記更新された累積コストの差をとることにより、累積
    コスト差を得るステップと、 前記累積コスト差の所定数の上位ビットを捨てることに
    より、修正絶対累積コスト差を得るステップとをさらに
    有することを特徴とする請求項３の方法。
  5. 【請求項５】 記号時点ごとにトレースバックビットを
    決定するステップと、 トレースバックビットが１の場合、そのトレースバック
    ビットを前記修正絶対累積コスト差のＭＳＢに連結する
    ことによりソフト記号出力を得るステップと、 トレースバックビットが０の場合、そのトレースバック
    ビットを前記修正絶対累積コスト差の１の補数のＭＳＢ
    に連結することによりソフト記号出力を得るステップと
    をさらに有することを特徴とする請求項４の方法。
  6. 【請求項６】 ｎ＝１７であり、ｍ＞０であり、ｋ＝１
    ６であり、ｊ＝２４であり、前記累積コスト差は２４ビ
    ットであり、前記修正絶対累積コスト差は７ビットであ
    ることを特徴とする請求項４の方法。
  7. 【請求項７】 記号時点ごとにビタビトレリスの次状態
    の最上位ビットを決定するステップと、 ビタビトレリスの次状態の最上位ビットが１の場合、ビ
    タビトレリスの次状態の最上位ビットを前記修正絶対累
    積コスト差に連結することによりソフト記号出力を得る
    ステップと、 ビタビトレリスの次状態の最上位ビットが０の場合、ビ
    タビトレリスの次状態の最上位ビットを前記修正絶対累
    積コスト差の１の補数に連結することによりソフト記号
    出力を得るステップとをさらに有することを特徴とする
    請求項４の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08237144A (ja) * 1994-09-05 1996-09-13 Sgs Thomson Microelectron Sa ビタビアルゴリズムを実施するための信号処理回路
JP2006505172A (ja) * 2002-10-30 2006-02-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレリスに基づく受信器

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327648B1 (en) * 1994-12-09 2001-12-04 Cirrus Logic, Inc. Multiprocessor system for digital signal processing
FI950843A (fi) * 1995-02-23 1996-08-24 Nokia Telecommunications Oy Menetelmä yhteyden laadun määrittämiseksi sekä vastaanotin
DE19517405A1 (de) * 1995-05-16 1996-11-21 Thomson Brandt Gmbh Signalverarbeitungssystem für digitale Signale
US5802116A (en) * 1996-04-04 1998-09-01 Lucent Technologies Inc. Soft decision Viterbi decoding with large constraint lengths
JP3338374B2 (ja) * 1997-06-30 2002-10-28 松下電器産業株式会社 演算処理方法および装置
JPH1141115A (ja) * 1997-07-23 1999-02-12 Mitsubishi Electric Corp ディジタルデータ復調装置
US6085349A (en) * 1997-08-27 2000-07-04 Qualcomm Incorporated Method for selecting cyclic redundancy check polynomials for linear coded systems
US5912908A (en) * 1997-11-21 1999-06-15 Lucent Technologies Inc. Method of efficient branch metric computation for a Viterbi convolutional decoder
US6029267A (en) * 1997-11-25 2000-02-22 Lucent Technologies Inc. Single-cycle, soft decision, compare-select operation using dual-add processor
US6222889B1 (en) * 1998-02-04 2001-04-24 Analog Devices, Inc. Trellis decoder with soft decision outputs
US6577645B2 (en) * 1998-06-03 2003-06-10 Siemens Aktiengesellschaft Method and radio set for transmitting messages
US6477680B2 (en) * 1998-06-26 2002-11-05 Agere Systems Inc. Area-efficient convolutional decoder
US6408418B1 (en) * 1998-10-29 2002-06-18 Lucent Technologies Inc. Reduced-state device and method for decoding data
US7031406B1 (en) * 1999-08-09 2006-04-18 Nortel Networks Limited Information processing using a soft output Viterbi algorithm
US6754503B1 (en) * 2000-10-02 2004-06-22 Koninklijke Philips Electronics Method for adaptively selecting a soft symbol for a subsequent operation a communication device
US6591395B1 (en) * 2000-06-18 2003-07-08 Silicon Integrated Systems Corporation Memory reduction techniques in a viterbi decoder
JP2004512775A (ja) * 2000-10-24 2004-04-22 インフィネオン　テクノロジーズ　アクチェンゲゼルシャフト 実信号系列の復号方法およびデバイス、信頼性検出ユニットおよびビタビ復号ユニット
US7131054B2 (en) * 2001-09-17 2006-10-31 Digeo, Inc. Apparatus and method for efficient decoder normalization
US7564930B1 (en) * 2002-08-05 2009-07-21 Altera Corporation Method and apparatus for implementing a traceback processor for trellis decoding in a Viterbi decoder
US8359522B2 (en) 2007-05-01 2013-01-22 Texas A&M University System Low density parity check decoder for regular LDPC codes
US7876862B2 (en) * 2007-07-16 2011-01-25 Agere Systems Inc. Conditionally input saturated Viterbi detector
US8245104B2 (en) 2008-05-02 2012-08-14 Lsi Corporation Systems and methods for queue based data detection and decoding
US20110080211A1 (en) * 2008-11-20 2011-04-07 Shaohua Yang Systems and Methods for Noise Reduced Data Detection
JP5631977B2 (ja) 2009-04-28 2014-11-26 エルエスアイ コーポレーション 読み取りデータ処理システムにおける動的スケーリングのシステムと方法
US8352841B2 (en) 2009-06-24 2013-01-08 Lsi Corporation Systems and methods for out of order Y-sample memory management
US8266505B2 (en) 2009-08-12 2012-09-11 Lsi Corporation Systems and methods for retimed virtual data processing
US8743936B2 (en) * 2010-01-05 2014-06-03 Lsi Corporation Systems and methods for determining noise components in a signal set
US8161351B2 (en) 2010-03-30 2012-04-17 Lsi Corporation Systems and methods for efficient data storage
US9343082B2 (en) 2010-03-30 2016-05-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for detecting head contact
US8418019B2 (en) 2010-04-19 2013-04-09 Lsi Corporation Systems and methods for dynamic scaling in a data decoding system
US8443249B2 (en) 2010-04-26 2013-05-14 Lsi Corporation Systems and methods for low density parity check data encoding
US8527831B2 (en) 2010-04-26 2013-09-03 Lsi Corporation Systems and methods for low density parity check data decoding
US8381071B1 (en) 2010-05-21 2013-02-19 Lsi Corporation Systems and methods for decoder sharing between data sets
US8381074B1 (en) 2010-05-21 2013-02-19 Lsi Corporation Systems and methods for utilizing a centralized queue based data processing circuit
US8208213B2 (en) 2010-06-02 2012-06-26 Lsi Corporation Systems and methods for hybrid algorithm gain adaptation
KR101751497B1 (ko) 2010-06-11 2017-06-27 삼성전자주식회사 행렬 네트워크 코딩을 사용하는 장치 및 방법
US8681439B2 (en) 2010-09-13 2014-03-25 Lsi Corporation Systems and methods for handling sector gaps in inter-track interference compensation
US8295001B2 (en) 2010-09-21 2012-10-23 Lsi Corporation Systems and methods for low latency noise cancellation
US9219469B2 (en) 2010-09-21 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for filter constraint estimation
US8385014B2 (en) 2010-10-11 2013-02-26 Lsi Corporation Systems and methods for identifying potential media failure
US8443250B2 (en) 2010-10-11 2013-05-14 Lsi Corporation Systems and methods for error correction using irregular low density parity check codes
US8661071B2 (en) 2010-10-11 2014-02-25 Lsi Corporation Systems and methods for partially conditioned noise predictive equalization
US8560930B2 (en) 2010-10-11 2013-10-15 Lsi Corporation Systems and methods for multi-level quasi-cyclic low density parity check codes
US8750447B2 (en) 2010-11-02 2014-06-10 Lsi Corporation Systems and methods for variable thresholding in a pattern detector
US8566379B2 (en) 2010-11-17 2013-10-22 Lsi Corporation Systems and methods for self tuning target adaptation
US8667039B2 (en) 2010-11-17 2014-03-04 Lsi Corporation Systems and methods for variance dependent normalization for branch metric calculation
US8810940B2 (en) 2011-02-07 2014-08-19 Lsi Corporation Systems and methods for off track error recovery
US8699167B2 (en) 2011-02-16 2014-04-15 Lsi Corporation Systems and methods for data detection using distance based tuning
US8446683B2 (en) 2011-02-22 2013-05-21 Lsi Corporation Systems and methods for data pre-coding calibration
US8854753B2 (en) 2011-03-17 2014-10-07 Lsi Corporation Systems and methods for auto scaling in a data processing system
US8693120B2 (en) 2011-03-17 2014-04-08 Lsi Corporation Systems and methods for sample averaging in data processing
US8887034B2 (en) 2011-04-15 2014-11-11 Lsi Corporation Systems and methods for short media defect detection
US8611033B2 (en) 2011-04-15 2013-12-17 Lsi Corporation Systems and methods for selective decoder input data processing
US8670955B2 (en) 2011-04-15 2014-03-11 Lsi Corporation Systems and methods for reliability assisted noise predictive filtering
US8499231B2 (en) 2011-06-24 2013-07-30 Lsi Corporation Systems and methods for reduced format non-binary decoding
US8566665B2 (en) 2011-06-24 2013-10-22 Lsi Corporation Systems and methods for error correction using low density parity check codes using multiple layer check equations
US8560929B2 (en) 2011-06-24 2013-10-15 Lsi Corporation Systems and methods for non-binary decoding
US8862972B2 (en) 2011-06-29 2014-10-14 Lsi Corporation Low latency multi-detector noise cancellation
US8595576B2 (en) 2011-06-30 2013-11-26 Lsi Corporation Systems and methods for evaluating and debugging LDPC iterative decoders
US8650451B2 (en) 2011-06-30 2014-02-11 Lsi Corporation Stochastic stream decoding of binary LDPC codes
US8566666B2 (en) 2011-07-11 2013-10-22 Lsi Corporation Min-sum based non-binary LDPC decoder
US8830613B2 (en) 2011-07-19 2014-09-09 Lsi Corporation Storage media inter-track interference cancellation
US8819527B2 (en) 2011-07-19 2014-08-26 Lsi Corporation Systems and methods for mitigating stubborn errors in a data processing system
US8879182B2 (en) 2011-07-19 2014-11-04 Lsi Corporation Storage media inter-track interference cancellation
US8539328B2 (en) 2011-08-19 2013-09-17 Lsi Corporation Systems and methods for noise injection driven parameter selection
US8854754B2 (en) 2011-08-19 2014-10-07 Lsi Corporation Systems and methods for local iteration adjustment
US9026572B2 (en) 2011-08-29 2015-05-05 Lsi Corporation Systems and methods for anti-causal noise predictive filtering in a data channel
US8656249B2 (en) 2011-09-07 2014-02-18 Lsi Corporation Multi-level LDPC layer decoder
US8756478B2 (en) 2011-09-07 2014-06-17 Lsi Corporation Multi-level LDPC layer decoder
US8661324B2 (en) 2011-09-08 2014-02-25 Lsi Corporation Systems and methods for non-binary decoding biasing control
US8681441B2 (en) 2011-09-08 2014-03-25 Lsi Corporation Systems and methods for generating predictable degradation bias
US8767333B2 (en) 2011-09-22 2014-07-01 Lsi Corporation Systems and methods for pattern dependent target adaptation
US8850276B2 (en) 2011-09-22 2014-09-30 Lsi Corporation Systems and methods for efficient data shuffling in a data processing system
US8479086B2 (en) 2011-10-03 2013-07-02 Lsi Corporation Systems and methods for efficient parameter modification
US8689062B2 (en) 2011-10-03 2014-04-01 Lsi Corporation Systems and methods for parameter selection using reliability information
US8578241B2 (en) 2011-10-10 2013-11-05 Lsi Corporation Systems and methods for parity sharing data processing
US8862960B2 (en) 2011-10-10 2014-10-14 Lsi Corporation Systems and methods for parity shared data encoding
US8996597B2 (en) 2011-10-12 2015-03-31 Lsi Corporation Nyquist constrained digital finite impulse response filter
US8707144B2 (en) 2011-10-17 2014-04-22 Lsi Corporation LDPC decoder with targeted symbol flipping
US8788921B2 (en) 2011-10-27 2014-07-22 Lsi Corporation Detector with soft pruning
US8527858B2 (en) 2011-10-28 2013-09-03 Lsi Corporation Systems and methods for selective decode algorithm modification
US8683309B2 (en) 2011-10-28 2014-03-25 Lsi Corporation Systems and methods for ambiguity based decode algorithm modification
US8443271B1 (en) 2011-10-28 2013-05-14 Lsi Corporation Systems and methods for dual process data decoding
US8604960B2 (en) 2011-10-28 2013-12-10 Lsi Corporation Oversampled data processing circuit with multiple detectors
US8700981B2 (en) 2011-11-14 2014-04-15 Lsi Corporation Low latency enumeration endec
US8760991B2 (en) 2011-11-14 2014-06-24 Lsi Corporation Systems and methods for post processing gain correction
US8531320B2 (en) 2011-11-14 2013-09-10 Lsi Corporation Systems and methods for memory efficient data decoding
US8751913B2 (en) 2011-11-14 2014-06-10 Lsi Corporation Systems and methods for reduced power multi-layer data decoding
US8719686B2 (en) 2011-11-22 2014-05-06 Lsi Corporation Probability-based multi-level LDPC decoder
US8631300B2 (en) 2011-12-12 2014-01-14 Lsi Corporation Systems and methods for scalable data processing shut down
US8625221B2 (en) 2011-12-15 2014-01-07 Lsi Corporation Detector pruning control system
US8707123B2 (en) 2011-12-30 2014-04-22 Lsi Corporation Variable barrel shifter
US8819515B2 (en) 2011-12-30 2014-08-26 Lsi Corporation Mixed domain FFT-based non-binary LDPC decoder
US8751889B2 (en) 2012-01-31 2014-06-10 Lsi Corporation Systems and methods for multi-pass alternate decoding
US8850295B2 (en) 2012-02-01 2014-09-30 Lsi Corporation Symbol flipping data processor
US8775896B2 (en) 2012-02-09 2014-07-08 Lsi Corporation Non-binary LDPC decoder with low latency scheduling
US8749907B2 (en) 2012-02-14 2014-06-10 Lsi Corporation Systems and methods for adaptive decoder message scaling
US8782486B2 (en) 2012-03-05 2014-07-15 Lsi Corporation Systems and methods for multi-matrix data processing
US8610608B2 (en) 2012-03-08 2013-12-17 Lsi Corporation Systems and methods for reduced latency loop correction
US8731115B2 (en) 2012-03-08 2014-05-20 Lsi Corporation Systems and methods for data processing including pre-equalizer noise suppression
US8873182B2 (en) 2012-03-09 2014-10-28 Lsi Corporation Multi-path data processing system
US8977937B2 (en) 2012-03-16 2015-03-10 Lsi Corporation Systems and methods for compression driven variable rate decoding in a data processing system
US9230596B2 (en) 2012-03-22 2016-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for variable rate coding in a data processing system
US9043684B2 (en) 2012-03-22 2015-05-26 Lsi Corporation Systems and methods for variable redundancy data protection
US8612826B2 (en) 2012-05-17 2013-12-17 Lsi Corporation Systems and methods for non-binary LDPC encoding
US8880986B2 (en) 2012-05-30 2014-11-04 Lsi Corporation Systems and methods for improved data detection processing
US9019647B2 (en) 2012-08-28 2015-04-28 Lsi Corporation Systems and methods for conditional positive feedback data decoding
US8751915B2 (en) 2012-08-28 2014-06-10 Lsi Corporation Systems and methods for selectable positive feedback data processing
US8930780B2 (en) 2012-08-28 2015-01-06 Lsi Corporation Systems and methods for non-zero syndrome based processing
US9324372B2 (en) 2012-08-28 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for local iteration randomization in a data decoder
US8949702B2 (en) 2012-09-14 2015-02-03 Lsi Corporation Systems and methods for detector side trapping set mitigation
US9112531B2 (en) 2012-10-15 2015-08-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced local iteration randomization in a data decoder
US8634152B1 (en) 2012-10-15 2014-01-21 Lsi Corporation Systems and methods for throughput enhanced data detection in a data processing circuit
US9048870B2 (en) 2012-11-19 2015-06-02 Lsi Corporation Low density parity check decoder with flexible saturation
US9130589B2 (en) 2012-12-19 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Low density parity check decoder with dynamic scaling
US8929009B2 (en) 2012-12-19 2015-01-06 Lsi Corporation Irregular low density parity check decoder with low syndrome error handling
US8773791B1 (en) 2013-01-14 2014-07-08 Lsi Corporation Systems and methods for X-sample based noise cancellation
US9003263B2 (en) 2013-01-15 2015-04-07 Lsi Corporation Encoder and decoder generation by state-splitting of directed graph
US9009557B2 (en) 2013-01-21 2015-04-14 Lsi Corporation Systems and methods for reusing a layered decoder to yield a non-layered result
US8930792B2 (en) 2013-02-14 2015-01-06 Lsi Corporation Systems and methods for distributed low density parity check decoding
US8885276B2 (en) 2013-02-14 2014-11-11 Lsi Corporation Systems and methods for shared layer data decoding
US9214959B2 (en) 2013-02-19 2015-12-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for skip layer data decoding
US8797668B1 (en) 2013-03-13 2014-08-05 Lsi Corporation Systems and methods for penalty based multi-variant encoding
US9048873B2 (en) 2013-03-13 2015-06-02 Lsi Corporation Systems and methods for multi-stage encoding of concatenated low density parity check codes
US9048874B2 (en) 2013-03-15 2015-06-02 Lsi Corporation Min-sum based hybrid non-binary low density parity check decoder
US9281843B2 (en) 2013-03-22 2016-03-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for reduced constraint code data processing
US9048867B2 (en) 2013-05-21 2015-06-02 Lsi Corporation Shift register-based layered low density parity check decoder
US9274889B2 (en) 2013-05-29 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for data processing using global iteration result reuse
US8959414B2 (en) 2013-06-13 2015-02-17 Lsi Corporation Systems and methods for hybrid layer data decoding
US8917466B1 (en) 2013-07-17 2014-12-23 Lsi Corporation Systems and methods for governing in-flight data sets in a data processing system
US8817404B1 (en) 2013-07-18 2014-08-26 Lsi Corporation Systems and methods for data processing control
US8908307B1 (en) 2013-08-23 2014-12-09 Lsi Corporation Systems and methods for hard disk drive region based data encoding
US9196299B2 (en) 2013-08-23 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced data encoding and decoding
US9047882B2 (en) 2013-08-30 2015-06-02 Lsi Corporation Systems and methods for multi-level encoding and decoding
US9129651B2 (en) 2013-08-30 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with quadrature amplitude modulation
US9400797B2 (en) 2013-09-17 2016-07-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for recovered data stitching
CN104518801A (zh) 2013-09-29 2015-04-15 Lsi公司 非二进制的分层低密度奇偶校验解码器
US9219503B2 (en) 2013-10-16 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for multi-algorithm concatenation encoding and decoding
US9323606B2 (en) 2013-11-21 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for FAID follower decoding
US9130599B2 (en) 2013-12-24 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods of converting detector output to multi-level soft information
RU2014104571A (ru) 2014-02-10 2015-08-20 ЭлЭсАй Корпорейшн Системы и способы для эффективного с точки зрения площади кодирования данных
US9378765B2 (en) 2014-04-03 2016-06-28 Seagate Technology Llc Systems and methods for differential message scaling in a decoding process

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4240156A (en) * 1979-03-29 1980-12-16 Doland George D Concatenated error correcting system
US4346473A (en) * 1980-02-26 1982-08-24 Harris Corporation Error correction coding method and apparatus for multilevel signaling
GB2088676B (en) * 1980-11-14 1985-09-04 Plessey Co Ltd Transmission systems
JPS61261931A (ja) * 1985-05-15 1986-11-20 Mitsubishi Electric Corp ビタ−ビ復号器
JPS62203427A (ja) * 1986-03-03 1987-09-08 Nec Corp ビタビ復号法
JPH02211724A (ja) * 1989-02-10 1990-08-23 Matsushita Electric Ind Co Ltd データ伝送装置
CA2021232C (en) * 1989-07-17 1993-09-21 Hiroyasu Muto Diversity receiving system for use in digital radio communication with means for selecting branch by estimating propagation path property
CA2020899C (en) * 1989-08-18 1995-09-05 Nambirajan Seshadri Generalized viterbi decoding algorithms
US5144644A (en) * 1989-10-13 1992-09-01 Motorola, Inc. Soft trellis decoding
GB2238693B (en) * 1989-11-29 1993-12-01 Technophone Ltd Data symbol estimation
GB2246272B (en) * 1990-07-19 1994-09-14 Technophone Ltd Maximum likelihood sequence detector
US5134635A (en) * 1990-07-30 1992-07-28 Motorola, Inc. Convolutional decoder using soft-decision decoding with channel state information

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08237144A (ja) * 1994-09-05 1996-09-13 Sgs Thomson Microelectron Sa ビタビアルゴリズムを実施するための信号処理回路
JP2006505172A (ja) * 2002-10-30 2006-02-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレリスに基づく受信器

Also Published As

Publication number Publication date
KR950035111A (ko) 1995-12-30
US5550870A (en) 1996-08-27
EP0670636A1 (en) 1995-09-06

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