KR20010113792A - 재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법 및 장치 - Google Patents

재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명의 디코딩 방법 및 장치는 재귀적 컨벌루션형으로 생성된 심벌들에 대하여 순방향 재귀 프로세스 및 역방향 재귀 프로세스를 수행하는데, 상기 역방향 재귀 프로세스에 대한 다음 상태는 역방향 재귀 프로세스의 현재 상태를 정의 하는 복수개 비트들 및 가상 정보 비트 양자 모두를 선형적으로 조합하는 것에 기초한다. 일 실시예에서, 역방향 상태 확정기(200)는 현재 상태 역방향 재귀 레지스터(202)의 모든 바이너리 비트들을 조합하여, 다음 상태 역방향 재귀 레지스터(204)의 최상위 비트(MSB; 210)을 생성한다. 다음 상태 역방향 재귀 레지스터(204)의 나머지 비트들을 얻기 위해, 현재 상태 역방향 재귀 레지스터(202)의 비트들(207a - 207n)이 쉬프트된다. 이렇게 쉬프트된 비트들은 다음 상태 역방향 재귀 레지스터(204)의 최하위 비트(208a - 208n)으로서 기능한다. 따라서, 다음 상태 역방향 재귀 레지스터(204)의 내용을 확정하기 위해 적절한 선형 조합 및 비트 쉬프팅 어프로치가 사용된다.

Description

재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법 및 장치{METHOD AND APPARATUS FOR DECODING RECURSIVE CONVOLUTIONAL SYMBOLS}
MAP(Maximum A Posteriori) 디코더 등의 소프트 디시젼 출력 디코더들은, 무선 통신 링크를 통해 통신되는 음성, 비디오, 데이터 또는 기타 정보 등의 송신 정보를 나타내는 심벌들을 디코드하기 위해 컨벌루션형 코드들을 사용하는 것으로 알려져 있다. 순방향 및 역방향 재귀에 의한 컨벌루션형 디코더들이 공지되어 있고, 이들은 터보 코드들에 사용되는 구성요소인 재귀적 컨벌루션형 코드들을 디코드하기 위해 종종 사용된다. 이러한 디코더들은 입력으로서 MAP 알고리즘의 한 경로에서 MAP 알고리즘의 다음 경로로의 소프트 디시젼 정보를 사용하는 재귀적 디코딩을 수행하여, 디코드된 심벌들로부터 결정되는 송신 정보 데이터에 대한 최적의 추정을 얻는다. 공지된 바와 같이, MAP 알고리즘에서, 순방향 재귀는 시간 t에서의 상태와 시간 t를 통한 수신 데이터의 공유 확율(joint probability)을 구한다. 역방향 재귀는, 시간 t에서부터 해당 시간에 주어진 프레임의 종단까지 수신 데이터의확율을 계산한다. 그러므로, 역방향 재귀 디코터에 대한 이러한 확율의 계산은 프레임의 종단에서부터 시작한다. MAP 디코더로는, 예를 들어, 1974년 3월 "Information Theory"에 관한 IEEE 공보에 L.R. Bahl 등이 공개한 "Optimal Decoding of Linear Codes for Minimizing Symbol Error Rate"라는 제목의 논문에 설명된 것이 있다. 이러한 MAP 디코더의 적용예로는 1993년 5월 스위스 제네바의 ICC'93 회보에 C. Berrou 등이 공개한 "Near Shannon Limit Error-Correcting and Decoding: Turbo-Codes" 등을 참고할 수 있다.
예를 들어 코드 분할 다중 액세스(이하, 'CDMA'라 함) 무선 통신 시스템 등에서 터보 코드를 디코딩하기 위해서, 재귀적 컨벌루션형으로 코딩된 정보 비트의 디코딩은 트렐리스(trellis)가 주어진 현재 상태에 후속하는 상태, 및 가상 정보 비트 등의 입력 비트의 확정을 요구한다. MAP 알고리즘 등의 몇몇 디코딩 알고리즘은 트렐리스를 순방향 뿐만 아니라 역방향으로 갱신하므로, 현재 상태(n에서)가 주어진 코더(인코더)의 다음 상태(순방향 재귀의 경우에는 시간 n+1에서의 상태이고, 역방향 재귀의 경우에는 시간 n-1에서의 상태), 및 입력 비트를 확정할 필요가 있다. 이러한 동작은 통상 트렐리스의 모든 상태에 대해 수행되고, 따라서 이러한 프로세스가 효율적인 방식으로 수행되는 것은 중요하다.
로 정의되는 M개 엘리먼트 쉬프트 레지스터의 현재 상태, 및 입력 비트가 주어지면, 순방향 재귀의 다음 상태는 쉬프트 레지스터를 클럭킹하여 계산될 수 있는데, 이는이고, 여기서 피드백비트 fn는 피드백 다항식 gf에 특정되는 쉬프트 레지스터 엘리먼트들의 모듈로-2 가산으로서 정의된다.
보다 어려운 문제는, 즉 주어진및의 역방향 재귀의 다음 상태를 찾는 것이다.
하나의 해결책으로는 각 상태에 대한 다음 상태와 입력 비트를 제공하는 룩업 테이블을 사용하는 것이다. 이것은 미리 계산된 2M+1X M 비트 룩업 테이블을 필요로한다.
그러나, 이러한 룩업 테이블들은 부족한 메모리를 사용하고, 룩업 테이블 생성을 위한 부가적인 복잡성을 초래한다.
따라서, 이러한 룩업 테이블의 사용을 회피할 수 있는 보다 효율적인 재귀적 컨벌루션형 디코더에 대한 요구가 있어 왔다.
본 발명은 일반적으로 컨벌루션형 디코더에 관한 것으로, 보다 구체적으로는 소프트 디시젼 출력 디코더 및 방법 등의 순방향 및 역방향 재귀(forward and backward recursion)에 의한 컨벌루션형 디코더에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 디코더의 일 예를 도시하는 블럭 다이어그램.
도 2는 본 발명의 일 실시예에 따른 역방향 상태 확정기를 도시하는 블럭 다이어그램.
도 3은 도 2에 도시된 역방향 상태 확정기의 동작예를 도시하는 순서도.
도 4는 본 발명의 일 실시예에 따른 역방향 상태 확정기의 일 예를 도시하는 블럭 다이어그램.
도 5는 본 발명의 일 실시예에 따른 디코더에 공급되는 역방향 상태 확정기가 가능한 상태들을 도시하는 트렐리스 다이어그램.
재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법 및 장치는, 재귀적 컨벌루션형으로 생성된 심벌들에 관한 순방향 재귀 프로세스를 수행하고, 역방향 재귀 프로세스에 대한 다음 상태는 역방향 재귀 프로세스의 현재 상태를 정의하는 복수개 비트 및 가상 정보 비트 양자 모두를 선형적으로 조합하는 것에 기초하는 심벌들에 관한 역방향 재귀를 수행한다. 일 실시예에서, 역방향 재귀 프로세스는 현재 상태 역방향 재귀 쉬프트 레지스터의 모든 바이너리 비트들을 조합하여, 다음 상태 역방향 재귀 쉬프트 레지스터의 최상위 비트(이하, 'MSB'라 함)를 생성한다. 다음 상태 역방향 재귀 쉬프트 레지스터의 나머지 비트들을 얻기 위해서, 현재 상태 역방향 재귀 쉬프트 레지스터의 비트들이 쉬프트된다. 이렇게 쉬프트된 비트들은 다음 상태 역방향 재귀 쉬프트 레지스터에서 최하위 비트(이하, 'LSB'라 함)들로서 기능한다. 따라서, 다음 상태 역방향 재귀 쉬프트 레지스터의 내용을 결정하기 위해서는 적절한 선형 조합 및 비트 쉬프팅 어프로치가 사용된다. 그 동작은 마이크로프로세서, 디지털 신호 프로세서, 소프트웨어, 하드웨어, 이들의 적절한 조합 또는 기타 적절한 메카니즘을 통해 수행될 수 있다.
도 1은 인코딩된 정보 비트들을 나타내며 재귀적 컨벌루션형으로 형성되는 심벌들(102)을 수신하고, 추정된 바이너리 정보 비트들의 시퀀스(104)를 출력하는 MAP 디코더(100) 등의 재귀적 컨벌루션형 디코딩 장치를 도시한다. MAP디코더(100)는 수신된 심벌들의 인코딩된 시퀀스를, 원한다면, 로그 등의 비율로 스케일하는 적절한 스케일러(106)를 포함할 수 있다. 이들은 심벌들의 로그 등의 비율(108)로서 도시된다. MAP 디코더(100)는, 예를 들어 DSP 구성 또는 기타 적절한 메카니즘에 의해 수행될 수 있는 역방향 및 순방향 재귀 디코딩 프로세스(114 및 116)를 포함한다. MAP 디코더(100)는 역방향 재귀 프로세스(114)에 대한 상태 천이 확정을 위한 역방향 상태 확정기(200)를 포함한다. 바이너리 슬라이서(105)는 정보 비트들(103)의 로그 등의 비율을 추정된 바이너리 정보 비트들로 변환한다. 슬라이서(105)로부터의 추정된 바이너리 정보 비트들의 시퀀스는 계속하여 보코더(vocoder) 또는 기타 다른 적절한 디바이스나 프로세스로 송출된다.
MAP 디코더(100)는 재귀적 컨벌루션형으로 형성된 심벌들(102)에 통상적인 순방향 재귀를 수행한다. 이것은 공지된 바와 같은 적절한 순방향 재귀 프로세스(116)에 대해 순방향 상태 확정 프로세스를 사용하여 수행될 수 있다. 순방향 상태 확정 프로세스(110) 및 순방향 재귀 프로세스(116)는 적합한 DSP 또는 기타 디바이스에 수행될 수 있다. 또한, MAP 디코더(100)는, 역방향 재귀 디코더에 대한 다음 상태가, 역방향 재귀 프로세스에서의 현재 상태를 정의하는 복수개 비트들 및 가상 정보 비트양자 모두를 선형적으로 조합하는 것에 기초하는 재귀 프로세스를 수행한다.
도 2 및 도 3을 참조하면, 재귀적 컨벌루션형 디코딩을 위한 방법이 설명된다. 도 3에서는, 순방향 재귀 프로세스가 공지된 바와 같이 완료된 것으로 가정될 것이다. 블럭(300)에 나타나는 바와 같이, 프로세스는, 역방향 재귀 프로세스의현재 상태를 나타내는 비트들 또는 값을 얻는 단계와 현재 상태를 현재 상태 역방향 재귀 레지스터(202)의 스토리지 엘리먼트에 저장하는 단계를 포함한다. 블럭(302)에 나타나는 바와 같이, 프로세스는, 가상 정보 비트(212),을 논리 제로로 설정하는 단계를 포함한다. 블럭(304)에 나타나는 바와 같이, 본 방법은, 다음 상태 역방향 재귀 레지스터(204)의 MSB(210)를 생성하기 위해 현재 상태 역방향 재귀 레지스터(202)의 모든 비트들을 선형적으로 조합하는 단계를 포함한다. 블럭(306)에 나타나는 바와 같이, 본 방법은, 다음 상태 역방향 재귀 레지스터(204)의 나머지 LSB(208a - 208n)를 얻기 위해 현재 상태 재귀 레지스터(202)의 내용들을 좌측으로 1 비트씩 쉬프팅하는 단계를 포함한다.
다음 상태 역방향 재귀 레지스터(204)의 내용들이 일단 얻어지면, 현재 상태에서 다음 상태로의 천이 메트릭은, 예를 들어 1974년 3월 "Information Theory"에 관한 IEEE 회보에 L.R.Bahl 등이 공개한 "Optimum Decoding of Linear Codes for Minimizing Symbol Error Rate"라는 제목의 논문에 설명된 방식과 같이 확정(즉, 계산)된다. 예를 들어, 가상 정보 비트에 대한 천이 메트릭은 다음 역방향 재귀 상태에 대한 최초 논리 레벨에서의 가상 정보 비트에 기초한다.
블럭(310)에 나타나는 바와 같이, 본 방법은 또한, 예를 들어 1974년 3월 "Information Theory"에 관한 IEEE 회보에 L.R.Bahl 등이 공개한 "Optimum Decoding of Linear Codes for Minimizing Symbol Error Rate"라는 제목의 논문에 설명된 방식과 같이 논리 "0" 등인 최초 논리 레벨에서의 가상 정보 비트(212)에 기초하여 가상 정보 비트에 대한 역방향 상태 메트릭을 확정하는 단계를 포함한다.
블럭(312)에 나타나는 바와 같이, 본 방법은 역방향 상태 메트릭을 메모리에 저장하는 단계를 포함한다. 블럭(314)에 나타나는 바와 같이, 디코딩 프로세스는, "0"이 가상 정보 비트(212)의 실제값일 가능성 값을 적절하게 갱신하기 위해, 공지된 바와 같이, 천이 메트릭, 순방향 상태 메트릭 및 역방향 상태 메트릭을 가산하는 단계를 포함한다. 따라서, 천이 메트릭, 순방향 상태 메트릭 및 역방향 상태 메트릭은 공지된 바와 같이 적절하게 조합된다. 블럭(316)에 나타나는 바와 같이, 논리 "1" 상태 등의 제2 상태로 설정된 가상 정보 비트(212)에 의한 프로세스가 반복된다. 블럭(318)에 나타나는 바와 같이, 정보 비트의 상태 가능성을 확정하기 위해 블럭(304) 내지 블럭(316)의 단계들이 모든 트렐리스 상태에 대하여 반복된다. 따라서, 본 프로세스는, 최초 논리 레벨(즉, 논리 "0")이 본래 인코드되었던 정보 비트와 관련된 실제 논리 레벨이라는 가능성 값을 갱신하는 단계를 포함한다.
도 2는 MAP 디코더(100)의 일부일 수 있는 역방향 상태 확정기(200)의 일 예를 도시한다. 역방향 상태 확정기(200)는 적절히 프로그램된 DSP, 마이크로프로세서, 분산 논리 또는 기타 적합한 디바이스나 소프트웨어에서 수행되는 역방향 재귀 프로세스(114)에 사용된다. 본 예에서, 역방향 상태 확정기(200)는 현재 상태 역방향 재귀 레지스터(202), 다음 상태 역방향 재귀 레지스터(204), 및 가산기(206)를 포함한다. 가산기(206)는 모듈로-2 가산기이다. 이들 엘리먼트들은 기능적인 것으로 임의의 적절한 방식으로 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 현재 상태 역방향 재귀 레지스터(202) 및 다음 상태 역방향 재귀 레지스터(204)는 그 내용이 적절히 중첩기입된 동일한 레지스터일 수 있다. 역방향 재귀 디코더에 대한 다음 상태는 현재 상태 역방향 재귀 레지스터(20) 내용들의 선형적 조합에 기초하여 확정된다. 다음 상태 재귀 레지스터(204)는 현재 상태 역방향 재귀 레지스터(202)로부터의 복수개 MSB(207a - 207n)를 LSB(208a - 208n)으로서 수신하도록 결합된다. 그러므로, 다음 상태 역방향 재귀 레지스터(204)의 LSB는 현재 상태 역방향 재귀 레지스터(202)의 MSB로부터 얻어진다. MSB(210)로 표시된 다음 상태 역방향 레지스터(204)에 대한 다음 상태의 MSB 레지스터 엘리먼트를 얻기 위해서, 가산기(206)는 현재 상태 역방향 재귀 레지스터(202)의 레지스터 엘리먼트들과 가상 정보 비트를 조합하여, 다음 상태 역방향 재귀 레지스터(204)의 MSB(210)를 유도한다. 또한 도시된 바와 같이, 공지된 것으로 사용되는 생성기 다항식 함수 계수(214a - 214n)는 접속성(connectivity)을 나타낸다.
역방향 상태 확정기가 하드웨어, 소프트웨어, 쉬프트 레지스터들 및 가산기들을 이용하여 구현되는 것으로 도시되었지만, 임의의 적합한 하드웨어, 소프트웨어 또는 이들의 조합이 사용될 수 있다는 것이 이해될 것이다.
도시된 바와 같이, 가산기(206)는 현재 상태 역방향 재귀 쉬프트 레지스터(202)로부터의 MSB(207a - 207n) 각각과 관련된 다항식 함수 계수(214a - 214n)를 수신한다. 따라서, 역방향 상태 확정기(200)는 공식에 따라 MSB(210)를 생성한다.
도 4 및 도 5를 참조하면, 본 발명의 동작을 설명하기 위해 3개 엘리먼트인디코더의 예가 사용되었다. 본 예에서, 정보 비트들은, 예를 들어 레지스터의 스토리지 엘리먼트의 수 M = 3인 길이를 갖는 TIA/EIA IS-200A에 설명된 타입 등인 종래의 재귀적 코더를 사용하여 인코드된다. 또한, 피드백 다항식은 계수를 갖는다. 역방향 상태 확정기(400)는 현재 상태 역방향 재귀 레지스터(402) 및 모듈로-2 가산기(404)를 이용해 역방향 재귀 프로세스의 현재 상태로부터 역방향 재귀 프로세스에 대한 다음 상태를 유도하여 다음 상태 레지스터(406)를 채운다. 예를 들어, 현재 상태에 대한 다음 상태는 입력에 대하여는 (0,1,0)이고 입력에 대하여는 (0,1,1)이다. 본 예에 대한 상태 천이의 완전한 세트(408)가 도 5에 도시된다. 따라서, 역방향 재귀의 현재 상태 엘리먼트들의 적절한 조합이 사용되어, 룩업 테이블 메모리를 요구하지 않고도 역방향 재귀의 다음 상태에 대한 내용을 직접 제공할 수 있다.
다양한 면에서 본 발명의 다른 변경 및 변화의 구현이 당업자에게 자명할 것이고, 본 발명이 상술된 특정 실시예에 제한되는 것은 아니라는 것을 이해할 것이다. 따라서, 본 명세서에 개시되고 청구된 기본 원리들의 사상 및 범위내에 있는 모든 변경, 변화 또는 등가물들은 본 발명이 커버한다는 것이 고려되어야 한다.

Claims (9)

  1. 재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법에 있어서,
    (a) 인코드된 비트들을 나타내며 재귀적 컨벌루션형으로 생성된 심벌들을 수신하는 단계;
    (b) 상기 재귀적 컨벌루션형으로 생성된 심벌들에 대하여 순방향 재귀 프로세스를 수행하는 단계; 및
    (c) 역방향 재귀 프로세스- 상기 역방향 재귀 프로세스에 대한 다음 상태는 상기 역방향 재귀 프로세스의 현재 상태를 정의하는 복수개 비트들 및 가상 정보 비트 양자 모두를 선형적으로 조합하는 것에 기초함 -를 수행하는 단계
    를 포함하는 디코딩 방법.
  2. 제1항에 있어서,
    상기 역방향 재귀 프로세스를 수행하는 단계는, 다음 상태 역방향 재귀 레지스터의 최상위 비트(MSB)를 생성하기 위해 현재 상태 역방향 재귀 레지스터의 모든 비트들을 선형적으로 조합하는 단계를 포함하는 디코딩 방법.
  3. 제2항에 있어서,
    상기 현재 상태 역방향 재귀 레지스터의 모든 바이너리 디지트를 조합하는 단계는, 상기 모든 바이너리 디지트를 모듈로 2(modulo 2)에 의해 선형적으로 조합하는 단계를 포함하는 디코딩 방법.
  4. 제2항에 있어서,
    상기 역방향 재귀 프로세스는, 상기 다음 상태 역방향 재귀 레지스터의 나머지 비트들을 얻기 위해 상기 현재 상태 레지스터의 비트들을 쉬프트하는 단계를 더 포함하는 디코딩 방법.
  5. 제4항에 있어서,
    (d) 다음 역방향 재귀 상태에 대한 제1 논리 레벨에 있는 가상 정보 비트에 기초하여 상기 가상 정보 비트에 대한 천이 메트릭을 확정하는 단계;
    (e) 다음 역방향 재귀 상태의 다음 상태에 대한 제1 논리 레벨에 있는 가상 정보 비트에 기초하여 상기 가상 정보 비트에 대한 역방향 상태 메트릭을 확정하는 단계;
    (f) 상기 천이 메트릭과 상기 역방향 상태 메트릭을 저장하는 단계;
    (g) 제2 논리 레벨에 있는 가상 정보 비트에 기초하여 상기 단계 (d)와 단계 (e)를 반복하는 단계;
    (h) 상기 천이 메트릭, 순방향 메트릭 및 역방향 메트릭을 조합하는 단계; 및
    (i) 상기 제1 논리 레벨은 인코드된 정보 비트의 실제 논리 레벨인 가능성 값을 갱신하는 단계
    를 포함하는 디코딩 방법.
  6. 재귀적 컨벌루션형 디코딩 장치에 있어서,
    현재 상태 역방향 재귀 레지스터;
    다음 상태 역방향 재귀 레지스터- 상기 다음 상태 역방향 재귀 레지스터는 상기 현재 상태 역방향 재귀 레지스터로부터의 복수개 최상위 비트들을 상기 다음 상태 역방향 재귀 레지스터의 최하위 비트들로서 수신하도록 결합됨 -
    상기 현재 상태 역방향 재귀 레지스터 스테이지에 결합되어 가상 정보 비트를 수신하는 입력, 및 상기 다음 상태 역방향 재귀 레지스터의 최상위 비트를 수신하도록 결합되는 출력을 구비하는 가산기
    를 포함하는 디코딩 장치.
  7. 제6항에 있어서,
    상기 가산기는 모듈로 2(modulo 2) 가산기인 디코딩 장치.
  8. 제6항에 있어서,
    상기 가산기는 상기 현재 상태 역방향 재귀 레지스터로부터의 상기 복수개 최상위 비트들 각각에 관련되는 다항식 함수 계수들을 수신하는 디코딩 장치.
  9. 제6항에 있어서,
    상기 현재 상태 역방향 재귀 레지스터 및 상기 다음 상태 역방향 재귀 레지스터는 그 내용들이 중첩 기입되는 동일한 레지스터인 디코딩 장치.
KR1020017012997A 2000-02-14 2001-02-01 재귀적 컨벌루션형 심벌들을 디코딩하기 위한 방법 및 장치 KR20010113792A (ko)

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