CN100550657C - 维特比译码装置 - Google Patents

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Abstract

提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。

Description

维特比译码装置
技术领域
本发明涉及一种例如在卫星广播等中使用的卷积码最佳译码法中使用的维特比译码装置。
背景技术
作为对卷积码进行译码的方法之一，已知维特比译码。维特比译码是能够以少的计算量进行最佳译码的译码方法。
图21表示了约束长＝4时的卷积码的转换图(格子图)。
如图21所示，当由某时刻的转换状态(也称为状态。转换状态对应于存储在该时刻的卷积编码器的存储元件中的比特列。)输入新信息(1比特)时，卷积码转移到新的下一个转换状态。新信息是0或者1，因此，当从某时刻的一个转换状态转换到下一个时刻时，可取得的转换状态仅成为两个。即，在卷积码中从某时刻到下一个时刻的转换状态的路径只有两条。
在维特比译码中，在各时刻，关于有可能的全部转换状态，选择到达该转换状态的两条路径中似然度高的某一个路径。具体地说，对于汇合到某转换状态的两条路径，将接收信号和路径间的汉明距离(分支度量)、和到此为止的分支度量的累积和(状态度量)进行加法运算并进行比较，根据该比较结果将似然度高的一个路径设为该转换状态的选择路径。选择路径暂时存储在路径存储电路中，进行规定期间(多个时刻)的以上处理并存储其结果。而且，当存储规定期间的选择路径时，路径存储电路跟踪该存储的选择路径，找出似然度最高的路径列，根据找出的路径列输出译码结果。
此外，进行跟踪的期间越长，译码结果中错误越少，但是由于存储容量以及计算能力有限，因此，以固定时间进行截止来输出译码结果。该时间称为“截止期间”。
在此，主要有如下方法：在进行路径存储电路的硬件安装时，使用RAM存储路径选择内容，将其在追溯时间的方向上进行跟踪来译码(参照专利文献1、2、3)。下面，将该方法称为回溯法。
将约束长＝4的情况作为例子说明回溯法中的跟踪动作。在图22中考虑从状态001进行跟踪的情况。有转换到状态001的可能性的状态是状态000和状态100。当选择了状态000侧的路径时在路径存储电路中存储0，当选择了状态100侧的路径时在路径存储电路中存储1(即前状态的最高位比特)。另外，无论从哪种情况转换时输入都是1，这由状态001的最低位比特表现。根据以上内容，只要如下进行跟踪的动作即可。
将目前正在进行跟踪的状态的最低位比特设为译码比特，接着通过将路径存储器内的比特作为新的最高位比特添加到从目前跟踪状态的最高位比特到低位第二比特为止，生成下一个进行跟踪的状态编号(参照图23)。通过该动作可从取得最小状态度量的状态起依次追溯选择的路径。
为了使维特比译码装置高速动作，在每个时钟只能存取一次RAM。将使用四个单口(single-port)存储器的情况作为例子，说明用来以一次存取对各RAM进行译码的路径存储器的动作。
设码约束长＝4，将截止期间设为6。首先，准备四个具有与状态数相应的比特数(在当前例子中是8比特)和与截止期间相应的字数(在当前例子中是6个字)的单口RAM。路径存储电路中，在每个时钟从路径的选择电路输入与状态数相应的路径选择信息。四个RAM在与截止期间相应的每个时钟(在当前例子中是6个时钟)依次转换以下的四个作用(参照图24)。
(1)依次写入路径选择信息
(2)根据写入的路径选择信息依次跟踪。不进行译码
(3)没有存取
(4)根据2中的跟踪结果依次进行跟踪输出译码比特。
将基于该操作的RAM动作表示在图25中。
通过以上所述的存储操作，可构成即使使用RAM也能够进行高速译码的维特比译码装置。
专利文献1：日本特开2004-153319号公报
专利文献2：日本特开平11-186920号公报
专利文献3：日本特开2001-186026号公报
发明内容
另外，在使用了回溯法的维特比译码装置中，功耗的大半是跟踪时从存储器读出时的功率，实现低功耗化需要减少读出时的功耗。
本发明是鉴于以上情况而提出的，其目的在于，在具备路径存储器的维特比译码装置中减少功耗。
与本发明有关的维特比译码装置，进行卷积码的译码，其特征在于，具备：路径存储部，关于连续的多个时间，存储朝向卷积码的各转换状态的两条路径中的一条路径作为选择路径；跟踪部，通过在追溯过去的方向上跟踪存储在前述路径存储部中的选择路径，进行比规定的截止期间靠前的各时间的卷积码的译码；以及控制部，控制前述路径存储部，前述路径存储部将存储各时间的各转换状态的选择路径的存储区域从转换状态的最低位起按每规定位数的比特值进行分割，并且，对每个该分割区域能够进行数据的读出停止，前述控制部确定在各时间不需要读出选择路径的分割区域，对确定的分割区域进行读出停止的控制。
在与本发明有关的维特比译码装置中，将路径存储部的存储区域从表示转换状态的比特列的最低位起按每规定数位数进行分割，并且，对每个分割单位能够进行数据的读出停止。在维特比译码装置中，确定在各时间不需要读出选择路径的分割区域，对确定的分割区域进行读出停止的控制。
由此，在与本发明有关的译码装置中，能够抑制跟踪时的无用数据的读出，能够减少功耗。
附图说明
图1是应用了本发明的维特比译码装置的结构框图。
图2是路径存储电路的结构框图。
图3是约束长＝7的卷积编码器的电路图。
图4的(A)是表示时刻1时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻1时的格子图的图。
图5的(A)是表示时刻2时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻2时的格子图的图。
图6的(A)是表示时刻3时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻3时的格子图的图。
图7的(A)是表示时刻4时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻4时的格子图的图。
图8的(A)是表示时刻5时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻5时的格子图的图。
图9的(A)是表示时刻6时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻6时的格子图的图。
图10的(A)是表示时刻7时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻7时的格子图的图。
图11的(A)是表示时刻8时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻8时的格子图的图。
图12的(A)是表示时刻9时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻9时的格子图的图。
图13的(A)是表示时刻10时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻10时的格子图的图。
图14的(A)是表示时刻11时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻11时的格子图的图。
图15的(A)是表示时刻12时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻12时的格子图的图。
图16的(A)是表示时刻13时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻13时的格子图的图。
图17的(A)是表示时刻14时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻14时的格子图的图。
图18的(A)是表示时刻15时写入到存储单元以及从存储单元读出状态的图，(B)是表示时刻15时的格子图的图。
图19的(A)是表示将存储单元分割为高位RAM和低位RAM来进行读出时的停止控制的状态的图，(B)是表示此时的格子图的图。
图20是表示为了选择进行读出停止的RAM而进行参照的比特位置的图。
图21是表示约束长＝4时的卷积码的转换图的图。
图22是表示回溯法中的跟踪原理的图。
图23是接着图22表示跟踪原理的图。
图24是表示现有回溯法中的各RAM的作用的图。
图25是表示现有回溯法中的存储操作例子的图。
附图标记说明
10：维特比译码装置；15：路径存储电路；21、22、23、24：存储单元；25：跟踪电路；26：控制电路；27：输出缓冲器。
具体实施方式
作为用于实施本发明的最佳方式，对应用本发明的维特比译码装置进行以下说明。
维特比译码装置的整体结构
图1是应用了本发明的维特比译码装置10的结构框图。
如图1所示，维特比译码装置10具备分支度量计算电路11、ACS(Add Compare Select：加比选)电路12、归一化电路13、状态度量存储电路14、以及路径存储器15。
在分支度量计算电路11中被输入接收信号。分支度量计算电路11求出某时刻的接收信号与卷积码的各转换状态的接收期望值的汉明距离或者欧几里得距离，将求出的汉明距离或者欧几里得距离作为该时刻的各转换状态的分支度量输出。
在ACS电路12中，由分支度量计算电路11提供分支度量，并且，从状态度量存储电路14提供状态度量(将到此为止的到达该路径的分支度量的累积和进行归一化后的量)。ACS电路12分别对到达各转换状态的两条路径分别将分支度量和状态度量相加，将两条路径的加法运算值进行比较，根据该比较结果选择两条路径中似然度高的路径，将选择的路径的加法运算值设为该转换状态的新状态度量。从ACS电路12输出的状态度量被提供给归一化电路13。
并且，ACS电路12将对该时刻中的各转换状态选择的路径(选择路径)和表示在该时刻中最佳转换状态的最佳路径信息，提供给路径存储电路15。
归一化电路13进行归一化，使得从ACS电路12输出的各转换状态的状态度量成为预先规定的设定范围内的值。例如，对各转换状态的状态度量，使用减去最小的状态度量的方法等，进行归一化。进行归一化的状态度量被提供给状态度量存储电路14。
状态度量存储电路14存储由归一化电路13提供的被归一化后的状态度量，根据来自ACS电路12的读出请求而输出。
路径存储电路15存储从ACS电路12输出的选择路径。与此同时，路径存储电路15根据从ACS电路12输出的最佳路径信息，在追溯时间的方向上跟踪存储的选择路径，对与截止期间以前的选择路径相应的信息序列进行译码并输出。
路径存储电路15的电路结构和动作
接着，进一步详细说明路径存储电路15。
(路径存储电路的结构)
图2是路径存储电路15的结构框图。
路径存储电路15具有：存储选择路径的第一～第四这4个存储单元21、22、23、24；进行选择路径的跟踪的跟踪电路25；进行该路径存储电路15的控制的控制电路26；以及保存译码结果的输出缓冲器27。
路径存储电路15中，从ACS电路12在接收信号的每个采样定时输入选择路径。
针对卷积码的各转换状态，分别选择选择路径。为此，在1个时刻被选择的选择路径的个数与卷积码的转换状态的个数相同。例如，当为约束长＝7的卷积码时，转换状态有64个，因此，从ACS电路12输入64个选择路径。另外，由1个比特(0，1)表示选择路径，在路径存储电路15中，从AC S电路12输入由卷积码的转换状态的个数的比特数(例如，如果是约束长＝7的卷积码，则是64比特)表示的选择路径。
在第一～第四存储单元21、22、23、24中被输入选择路径。输入的选择路径被写入到四个存储单元21、22、23、24中的由来自控制电路26的写入控制信号确定的某一个中。四个存储单元21、22、23、24在每一时钟被巡回选择。例如，以如下的顺序写入选择路径：第一存储单元21→第二存储单元22→第三存储单元23→第四存储单元24→第一存储单元21→第二存储单元22→......。
另外，第一～第四存储单元21、22、23、24，分别被分割为高位RAM21-H、22-H、23-H、24-H、和低位RAM21-L、22-L、23-L、24-L。
高位RAM21-H、22-H、23-H、24-H保存全部选择路径(例如64个)中关于高位的转换状态的选择路径。低位RAM21-L、22-L、23-L、24-L保存全部选择路径(例如64个)中关于低位的转换状态的选择路径。
在此，“高位的转换状态”是指表示卷积码的转换状态的比特列之中最低位的比特是“1”的转换状态，“低位的转换状态”是指表示卷积码的转换状态的比特列之中最低位的比特是“0”的转换状态。
卷积码的转换状态对应于某时刻存储在卷积编码器的存储元件中的比特的状态。例如，如果是约束长＝7的卷积码，如图3所示，该编码器有b0、b1、b2、b3、b4、b5这六个存储元件(延迟器)，因此，对应于表示该b0、b1、b2、b3、b4、b5这六个存储元件(延迟器)的内部比特值是1还是0。
即，在“高位的转换状态”时，表示编码器的最终级的存储元件(例如，如果是图3的例子，则是b 5的存储元件)的内部状态是“1”的转换状态；在“低位的转换状态”时，表示编码器的最终级的存储元件(例如，如果是图3的例子，则是b5的存储元件)的内部状态是“0”的转换状态。
由此，如果是约束长＝7的卷积码，则在高位RAM21-H、22-H、23-H、24-H中，被写入关于由“1”表示最低位1比特的32个转换状态的选择路径，在低位RAM21-L、22-L、23-L、24-L中，被写入关于由“0”表示最低位1比特的32个转换状态的选择路径。
各第一～第四存储单元21、22、23、24，通过被分割为高位RAM和低位RAM，能够分别独立地进行数据的读出停止控制。即，能够只对高位RAM或者低位RAM的某一个进行读出停止控制。另外，高位RAM21-H、22-H、23-H、24-H、以及低位RAM21-L、22-L、23-L、24-L，分别独立地从控制电路26提供时钟禁止信号。高位RAM21-H、22-H、23-H、24-H、以及低位RAM21-L、22-L、23-L、24-L在被提供时钟禁止信号时，停止存储在内部的信息的读出。
跟踪电路25读出存储在第一～第四存储单元21、22、23、24中的选择路径，从最新时刻的最佳路径起在追溯时刻的方向上跟踪各时刻的选择路径。在此，跟踪是指根据选择路径追溯各时刻的转换状态的作业。
跟踪电路25从最新的时刻起跟踪与固定截止期间相应的时刻，并且，还对截止期间以前的时刻的选择路径进行跟踪。而且，将截止期间以前的时刻的跟踪结果提供给控制电路26。
控制电路26向第一～第四存储单元21、22、23、24，提供用于确定是否对某个存储单元写入被输入的选择路径的写入控制信号。另外，控制电路26向第一～第四存储单元21、22、23、24，提供确定是否将存储在某个存储单元中的选择路径输出到跟踪电路25的读出控制信号。
另外，控制电路26产生时钟禁止信号，对第一～第四存储单元21、22、23、24的各高位RAM以及低位RAM，进行读出的停止控制。
另外，当由跟踪电路25输入比截止期间靠前的跟踪结果时，控制电路26重新排列该被跟踪的选择路径的时间顺序，进行信息比特的译码，保存到输出缓冲器27。
输出缓冲器27保存从控制电路26输出的被译码的信息比特。输出缓冲器27根据来自外部的读出请求，输出保存的信息比特。
(写入以及跟踪动作)
接着，参照图4～图18说明对路径存储电15的第一～第四存储单元21、22、23、24的选择路径的写入、以及由跟踪电路25进行的跟踪动作。
以下说明的写入以及跟踪动作，通过在1个时钟对多个存储单元进行存取，在1个时钟进行对多个时刻的跟踪，实现存储容量的削减。
此外，图4～图18的(A)图示出了对第一～第四存储单元21、22、23、24的写入以及读出的状态。另外，图4～图18的(B)图示出了格子图。
另外，各第一～第四存储单元21、22、23、24被分割为高位RAM和低位RAM，但是在图4～图18中作为被分割的状态没有图示。对于以状态的高位和低位分割存储区域的理由、优点，说明跟踪动作后进行说明。
另外，在此为了简化说明，将进行译码的卷积码的约束长＝3的情况、即转换状态(state)为四个的情况作为例子进行说明，但是本发明的应用不限于约束长为3的情况。
首先，在每1个时钟选择路径被输入到路径存储电路15。被输入的选择路径是该时刻的全部状态(如果约束长＝3，则是4个状态，如果约束长＝7，则是64个状态)的选择路径。
控制电路26产生写入控制信号，使得对四个存储单元21～24之中的某一个存储单元写入选择路径。写入选择路径的存储单元在每1个时钟被切换一次，巡回地选择四个存储单元。
例如，如下地进行写入。
首先，在时刻1，如图4所示，时刻1的各状态的选择路径被写入到第一存储单元21。在接着的时刻2，如图5所示，时刻2的各状态的选择路径被写入到第二存储单元22。在接着的时刻3，如图6所示，时刻3的各状态的选择路径被写入到第三存储单元23。在接着的时刻4，如图7所示，时刻4的各状态的选择路径被写入到第四存储单元24。
并且，在接着的时刻5，如图8所示，时刻5的时间的各状态的选择路径返回到第一存储单元21进行写入。
之后，如图9、图10、图11、图12所示，各时刻的各状态的选择路径如下依次进行写入：第二存储单元22→第三存储单元23→第四存储单元24→第一存储单元21→。
接着，路径存储电路15当存储比截止期间多的选择路径时，能够从其下一时刻开始跟踪。
从跟踪开始时刻起在追溯过去的方向上，从存储单元读出各时间的选择路径进行跟踪。
此时，存储单元有多个，在这些存储器中依次存储有选择路径，因此，能够同时读出多个时间的选择路径。但是，有一个存储单元一定正在进行当前选择路径的写入，因此，能够进行存储单元的总数减去1个的时间的选择路径的读出。本例中有四个存储单元，因此，可从正在进行写入的存储单元以外的三个存储单元同时读出选择路径。
具体地说，如下地进行读出。
首先，在时刻10，如图13所示，时刻10的各状态的选择路径被写入到第二存储单元22。与此同时，跟踪电路25从第一、第四以及第三存储单元21、24、23读出时刻9、时刻8、时刻7的选择路径，将时刻9的时间中的最佳路径信息作为开始状态，像时刻9→时刻8→时刻7那样在追溯时间的方向上跟踪选择路径。
在接着的时刻11，如图14所示，时刻11的各状态的选择路径被写入到第三存储单元23。与此同时，跟踪电路25从第二、第一以及第四存储单元22、21、24读出时刻6、时刻5、时刻4的选择路径，接着先前时刻7的跟踪结果，像时刻6→时刻5→时刻4那样在追溯时间的方向上跟踪选择路径。
其结果，按时刻9、8、7、6、5、4进行跟踪，完成截止期间的跟踪。
在接着的时刻12，如图15所示，时刻12的各状态的选择路径被写入到第四存储单元24。与此同时，跟踪电路25从第三、第二以及第一存储单元23、22、21读出时刻3、时刻2、时刻1的选择路径，接着先前时刻4的跟踪结果，像时刻3→时刻2→时刻1那样在追溯时间的方向上跟踪选择路径。
时刻3、2、1的跟踪结果是比截止期间靠前的时间的选择路径的跟踪结果。因而，跟踪电路25将时刻3、2、1的跟踪结果提供给控制电路26。控制电路26通过将由时刻3、2、1的跟踪结果确定的各状态的最低位比特按时间顺序重新排列来进行译码，将译码结果保存到缓冲电路27。
在时刻13以后，如图16、图17以及图18所示，重复进行选择路径的写入处理以及跟踪(以及译码)，进行译码。
如上所述，在路径存储电路15中，以回溯方式进行选择路径的跟踪以及译码时，能够在1个时钟读出多个时间的选择路径，因此能够实现存储容量的削减。
具体地说，各第一～第四存储单元21、22、23、24的容量只要具有能够保存截止期间的1/2时间的选择路径的容量即可。即，如果截止期间是6，则各第一～第四存储单元21、22、23、24具有至少能够保存3个字的选择路径的容量即可。
(通过存储器分割削减读出时的功率)
接着，说明对路径存储电路15的第一～第四存储单元21、22、23、24读出时的功率削减方法。
各第一～第四存储单元21、22、23、24被分割为保存最低位比特为“1”的状态的选择路径的区域(高位RAM)、和保存最低位比特为“0”的状态的选择路径的区域(低位RAM)。
选择路径的跟踪(以及译码)时所需的选择路径，只是多个状态(如果约束长＝3，则是四个状态；如果是64个状态的约束长＝7，则是64个状态)中的关于一个状态的选择路径。因而，只在高位RAM或者低位RAM的某一个中包含有跟踪(以及译码)所需的选择路径，另一个中不包含所需的选择路径。
因此，在路径存储电路15中，当进行跟踪(以及译码)时从各存储单元读出选择路径的时候，对于高位RAM或者低位RAM的读出中不需要的一方，从控制电路26提供时钟禁止信号，使其进行读出的停止控制。
输入了时钟禁止信号的RAM不进行读出，因此输出的路径选择信息全部成为不能参照的信号，输入了时钟禁止信号的RAM的各状态的选择路径不会成为跟踪对象，因此对译码结果不带来任何影响。但是，RAM的读出比特数作为整体来看减为一半，因此，RAM读出所消耗的功率降低到约一半。
例如，当在上述例中说明的时刻10的时候，如图19的(A)、(B)所示，对于第一存储单元21，读出关于时刻9的状态“00”的选择路径，因此，只使低位RAM21-L动作，停止高位RAM21-H的读出。对于第四存储单元24，读出关于时刻8的状态“01”的选择路径，因此，停止低位RAM24-L的读出停止，只使高位RAM24-H动作。对于第三存储单元23，读出关于时刻7的状态“10”的选择路径，因此，只使低位RAM23-L动作，停止高位RAM23-H的读出。
此外，当时刻10的时候，对第二存储单元22写入选择路径，因此，对于第二存储单元22不进行读出的停止控制。
在此，对于高位RAM或者低位RAM的哪一侧能够停止(即，跟踪时从哪个RAM读出选择路径)，能够如下进行判断。
数字广播中广泛使用的约束长＝7的卷积编码器(参照图3)具有由六个存储元件(延迟器)构成的移位寄存器。当由b0、b1、b2、b3、b4、b5表示各存储元件各自的存储内容(0或者1)时，卷积码的状态使用这些b0～b5能够表示成{b5，b4，b3，b2，b1，b 0}。卷积码的状态能够取从{0，0，0，0，0，0}到{1，1，1，1，1，1}为止的共64种。
在路径存储电路15中，在一个时钟的期间进行3个时刻的跟踪，但是，当将跟踪开始时刻的状态设为{b5，b4，b3，b2，b1，b0}时，具有在跟踪开始时刻的1个时刻前进行跟踪的可能性的状态是{0，b5，b4，b3，b2，b1}或者{1，b5，b4，b3，b2，b1}两种。并且，具有在跟踪开始时刻的2个时刻前进行跟踪的可能性的状态是{0，0，b5，b4，b3，b2}、{0，1，b5，b4，b3，b2}、{1，0，b5，b4，b3，b2}或者{1，1，b5，b4，b3，b2}四种。
即，如图20所示，对跟踪开始时刻进行跟踪(或者译码)时，如果该跟踪开始时刻的状态的最低位比特b0是1，则在高位RAM中存储有所需的选择路径，如果最低位比特b0是0，则在低位RAM中存储有所需的选择路径。因而，对跟踪开始时刻进行跟踪(或者译码)时，如果跟踪开始时刻的状态的最低位比特b0是1，则能够停止低位RAM，如果最低位比特b0是0，则能够停止高位RAM。
另外，对跟踪开始时刻的1个时刻前进行跟踪(或者译码)时，如果从跟踪开始时刻的状态的低位起第二比特b1是1，则在高位RAM中存储有所需的选择路径，如果是从低位起第二比特b1是0，则在低位RAM中存储有所需的选择路径。因而，对跟踪开始时刻的1个时刻前进行跟踪(或者译码)时，如果从跟踪开始时刻的状态的低位起第二比特b1是1，则能够停止低位RAM，如果从低位起第二比特b1是0，则能够停止高位RAM。
另外，对跟踪开始时刻的2个时刻前进行跟踪(或者译码)时，如果从跟踪开始时刻的状态的低位起第三比特b2是1，则在高位RAM中存储有所需的选择路径，如果从低位起第三比特b2是0，则在低位RAM中存储有所需的选择路径。因而，对跟踪开始时刻的2个时刻前进行跟踪(或者译码)时，如果从跟踪开始时刻的状态的低位起第三比特b1是1，则能够停止低位RAM，如果从低位第二比特b1是0，则能够停止高位RAM。
因而，控制电路26可根据跟踪开始时刻的最佳路径的状态的低位比特，进行对高位RAM或者低位RAM的读出停止控制。
以上的例子是将约束长＝7的情况作为例子，但是约束长不限于该值，可以设为任意值。
另外，在以上的例子中，示出了设置四个存储单元使得在1个时钟进行多个时刻的跟踪的例子，但是将存储选择路径的存储器分割为高位以及低位来进行读出时的功率削减的方法，同样能够应用在基于回溯法的所有路径存储电路中。
另外，在以上的例子中，示出了将1个时刻的路径选择信息用状态的最低位比特二分割为高位和低位的例子，但是根据从状态的最低位比特起规定数的比特内容，也能够设为四分割、八分割来进行读出时的停止。
另外，在以上的例子中，将使用时钟禁止信号来停止RAM的情况作为例子，但是能够进行根据选通时钟来停止时钟本身等各种变形。

Claims (3)

1.一种维特比译码装置，进行卷积码的译码，其特征在于，具备：
路径存储部，关于连续的多个时间，存储朝向卷积码的各转换状态的两条路径中的一条路径作为选择路径；
跟踪部，通过在追溯过去的方向上跟踪存储在前述路径存储部中的选择路径，进行比规定的截止期间靠前的各时间的卷积码的译码；以及
控制部，控制前述路径存储部，
前述路径存储部将存储各时间的各转换状态的选择路径的存储区域从转换状态的最低位起按每规定位数的比特值进行分割，并且，对每个该分割区域能够进行数据的读出停止，
前述控制部确定在各时间不需要读出选择路径的分割区域，对确定的分割区域进行读出停止的控制。
2.根据权利要求1所述的维特比译码装置，其特征在于，
前述路径存储部具有多个至少能够存储大于或等于截止期间二分之一的时间的选择路径的存储器，对多个存储器巡回地进行选择路径的写入，
跟踪部从多个存储器中除正在进行写入的存储器以外的存储器读出选择路径，进行跟踪，
并且，前述路径存储部在每个存储器中分割有选择路径的存储区域。
3.根据权利要求1所述的维特比译码装置，其特征在于，
前述控制部参照从跟踪开始时间的转换状态的最低位起规定位数的比特值，确定在各时间不需要读出选择路径的分割区域。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206570A (ja) * 2009-03-04 2010-09-16 Sony Corp 復号装置、復号方法
JP5177028B2 (ja) * 2009-03-12 2013-04-03 富士通株式会社 復号化装置
CN101997553B (zh) * 2009-08-13 2013-03-20 中兴通讯股份有限公司 一种卷积码译码方法及装置
US10069517B2 (en) * 2016-07-06 2018-09-04 Samsung Electronics Co., Ltd. Convolutional decoder and method of decoding convolutional codes
JP7048931B2 (ja) * 2017-03-08 2022-04-06 株式会社国際電気通信基礎技術研究所 無線中継装置および無線中継方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1130028C (zh) * 1997-12-19 2003-12-03 索尼株式会社 维特比译码装置及维特比译码方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274653A (ja) * 1995-04-04 1996-10-18 Fujitsu Ltd ダイナミックスレッショルドを用いた最尤ビタビ検出装置
JPH09232973A (ja) * 1996-02-28 1997-09-05 Sony Corp ビタビ復号器
JP3242059B2 (ja) * 1997-06-04 2001-12-25 沖電気工業株式会社 ビタビ復号器
KR100484127B1 (ko) * 1997-08-07 2005-06-16 삼성전자주식회사 비터비디코더
JP3277856B2 (ja) * 1997-08-29 2002-04-22 日本電気株式会社 ビタビデコーダ
US6094739A (en) * 1997-09-24 2000-07-25 Lucent Technologies, Inc. Trellis decoder for real-time video rate decoding and de-interleaving
JP3515720B2 (ja) * 1999-11-22 2004-04-05 松下電器産業株式会社 ビタビ復号器
JP2001186026A (ja) 1999-12-22 2001-07-06 Nec Ic Microcomput Syst Ltd ビタビ復号化装置およびビタビ復号化方法
JP2001186025A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd ビタビ復号装置
JP2002025200A (ja) * 2000-06-30 2002-01-25 Sony Corp 情報再生装置
JP4047697B2 (ja) 2002-10-28 2008-02-13 松下電器産業株式会社 ビタビ復号装置
TW595117B (en) * 2003-06-20 2004-06-21 Univ Nat Chiao Tung Viterbi decoder algorithm applied for memory basis
TWI241072B (en) * 2004-12-09 2005-10-01 Ind Tech Res Inst Prediction device and method applied in a Viterbi decoder
KR100675389B1 (ko) * 2005-01-27 2007-01-29 삼성전자주식회사 역추적 작업을 병렬적으로 수행하는 비터비 디코더 및 그디코딩 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1130028C (zh) * 1997-12-19 2003-12-03 索尼株式会社 维特比译码装置及维特比译码方法

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