JPH11251927A - 情報処理装置および方法、並びに提供媒体 - Google Patents
情報処理装置および方法、並びに提供媒体Info
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- JPH11251927A JPH11251927A JP10051771A JP5177198A JPH11251927A JP H11251927 A JPH11251927 A JP H11251927A JP 10051771 A JP10051771 A JP 10051771A JP 5177198 A JP5177198 A JP 5177198A JP H11251927 A JPH11251927 A JP H11251927A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
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- G—PHYSICS
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10268—Improvement or modification of read or write signals bit detection or demodulation methods
- G11B20/10287—Improvement or modification of read or write signals bit detection or demodulation methods using probabilistic methods, e.g. maximum likelihood detectors
- G11B20/10296—Improvement or modification of read or write signals bit detection or demodulation methods using probabilistic methods, e.g. maximum likelihood detectors using the Viterbi algorithm
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- G—PHYSICS
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/33—Synchronisation based on error coding or decoding
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- H03M13/6502—Reduction of hardware complexity or efficient processing
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 回路規模を削減するとともにシンクバイトパ
ターン検出性能を向上する。 【解決手段】 ビタビ検出回路４４は、まず、時刻制限
に無関係に検出動作を行う。シンクバイト検出回路４６
は、ビタビ検出回路４４に内蔵されているパスメモリ４
５より供給される検出結果からシンクバイトを検出する
とともに、ユーザデータの検出を開始すべきタイミング
で、検出信号をスイッチ４３、スイッチ４７、およびビ
タビ検出回路４４に出力するようになされている。ビタ
ビ検出回路４４は、シンクバイト検出回路４６からの検
出信号に対応して、パスメモリ４５や、パスメトリック
を初期化（リセット）するとともに、それ以降におい
て、スイッチ４３から供給されるデータに対して、トレ
リスのパスの時刻制限を伴うトレリスビタビ検出を開始
するようになされている。
ターン検出性能を向上する。 【解決手段】 ビタビ検出回路４４は、まず、時刻制限
に無関係に検出動作を行う。シンクバイト検出回路４６
は、ビタビ検出回路４４に内蔵されているパスメモリ４
５より供給される検出結果からシンクバイトを検出する
とともに、ユーザデータの検出を開始すべきタイミング
で、検出信号をスイッチ４３、スイッチ４７、およびビ
タビ検出回路４４に出力するようになされている。ビタ
ビ検出回路４４は、シンクバイト検出回路４６からの検
出信号に対応して、パスメモリ４５や、パスメトリック
を初期化（リセット）するとともに、それ以降におい
て、スイッチ４３から供給されるデータに対して、トレ
リスのパスの時刻制限を伴うトレリスビタビ検出を開始
するようになされている。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置およ
び方法、並びに提供媒体に関し、特に、パーシャルレス
ポンス等化のように伝送路に適した等化と最尤復号を組
み合わせて符号列を検出する場合において、回路規模の
増大を招くことなく、検出すべき符号列の先頭とその符
号列をより確実に検出することができるようにした、情
報処理装置および方法、並びに提供媒体に関する。
び方法、並びに提供媒体に関し、特に、パーシャルレス
ポンス等化のように伝送路に適した等化と最尤復号を組
み合わせて符号列を検出する場合において、回路規模の
増大を招くことなく、検出すべき符号列の先頭とその符
号列をより確実に検出することができるようにした、情
報処理装置および方法、並びに提供媒体に関する。
【０００２】
【従来の技術】ディジタル通信装置や、ディジタル記録
再生装置などにおいては、できるだけ高密度にデータを
伝送または記録できるようにすることが望まれる。この
ため、パーシャルレスポンス等化のように、伝送路に適
した等化（例えば、サンプリング波形が符号の畳み込み
になるような等化）を施し、さらに最尤復号（最尤検
出）を組み合わせることによりデータ列（符号列）を検
出（復号）するPRML（Partial Response Maximum Likli
hood）方式が知られている。なお、最尤復号としては、
主にビタビ検出（ビタビ復号）が用いられる。
再生装置などにおいては、できるだけ高密度にデータを
伝送または記録できるようにすることが望まれる。この
ため、パーシャルレスポンス等化のように、伝送路に適
した等化（例えば、サンプリング波形が符号の畳み込み
になるような等化）を施し、さらに最尤復号（最尤検
出）を組み合わせることによりデータ列（符号列）を検
出（復号）するPRML（Partial Response Maximum Likli
hood）方式が知られている。なお、最尤復号としては、
主にビタビ検出（ビタビ復号）が用いられる。
【０００３】このようなPRML方式において、雑音や歪み
に強い検出を行う方法として、さらにパーシャルレスポ
ンス等化はそのままで、データを記録する前にMTR（Max
imumTransition Run）符号化（以下、トレリス符号化と
記述する）と称するデータ変調処理を施す方法が提案さ
れている。これによれば、符号間距離（ユークリッド距
離）が大きくなって、雑音や歪みに強い検出を行うこと
ができる。
に強い検出を行う方法として、さらにパーシャルレスポ
ンス等化はそのままで、データを記録する前にMTR（Max
imumTransition Run）符号化（以下、トレリス符号化と
記述する）と称するデータ変調処理を施す方法が提案さ
れている。これによれば、符号間距離（ユークリッド距
離）が大きくなって、雑音や歪みに強い検出を行うこと
ができる。
【０００４】さらに、例えば、符号に状態を設け、符号
の電力密度関数のヌル（NULL）とPRMLの周波数特性のヌ
ルとを一致させることにより符号間距離を増大させるこ
とができるMSN（Matched Spectral Null）符号を用いて
トレリス符号化するMSNトレリス符号化や、時刻（チャ
ネルクロック）により符号が制限される時変（Time Var
ying）MTR符号を用いてトレリス符号化を行うことによ
り、符号間距離を増大させるとともに、符号化率をより
改善した時変（Time Varying）MTRトレリス符号化など
が知られている。
の電力密度関数のヌル（NULL）とPRMLの周波数特性のヌ
ルとを一致させることにより符号間距離を増大させるこ
とができるMSN（Matched Spectral Null）符号を用いて
トレリス符号化するMSNトレリス符号化や、時刻（チャ
ネルクロック）により符号が制限される時変（Time Var
ying）MTR符号を用いてトレリス符号化を行うことによ
り、符号間距離を増大させるとともに、符号化率をより
改善した時変（Time Varying）MTRトレリス符号化など
が知られている。
【０００５】
【発明が解決しようとする課題】ところで、MSNトレリ
ス符号化や時変MTRトレリス符号化などの時刻制限を有
する符号化処理により符号化された符号列を検出（復
号）する検出回路（トレリスビタビ検出回路）は、検出
すべき符号列の先頭から検出を行わなければ、正しい検
出結果が得られない。そこで、符号列の先頭を示すパタ
ーン（以下、シンクバイトパターンと称する）が付加さ
れ、検出回路（トレリスビタビ検出回路）は、このシン
クバイトパターンを検出することにより符号列の検出動
作（復号動作）を開始する。
ス符号化や時変MTRトレリス符号化などの時刻制限を有
する符号化処理により符号化された符号列を検出（復
号）する検出回路（トレリスビタビ検出回路）は、検出
すべき符号列の先頭から検出を行わなければ、正しい検
出結果が得られない。そこで、符号列の先頭を示すパタ
ーン（以下、シンクバイトパターンと称する）が付加さ
れ、検出回路（トレリスビタビ検出回路）は、このシン
クバイトパターンを検出することにより符号列の検出動
作（復号動作）を開始する。
【０００６】しかしながら、シンクバイトパターンには
時刻制限が無いため、これを検出する場合、時変MTR符
号列などの時刻制限がある符号列を検出する場合と状態
やパスの構造が異なる。そのため、トレリスビタビ検出
回路の他にシンクバイト用の検出回路を別に用意する必
要があり、回路規模が増大する課題があった。
時刻制限が無いため、これを検出する場合、時変MTR符
号列などの時刻制限がある符号列を検出する場合と状態
やパスの構造が異なる。そのため、トレリスビタビ検出
回路の他にシンクバイト用の検出回路を別に用意する必
要があり、回路規模が増大する課題があった。
【０００７】本発明はこのような状況に鑑みてなされた
ものであり、回路規模の増大を招くことなく、より確実
にシンクバイトパターンの検出ができるようにするもの
である。
ものであり、回路規模の増大を招くことなく、より確実
にシンクバイトパターンの検出ができるようにするもの
である。
【０００８】
【課題を解決するための手段】請求項１に記載の情報処
理装置は、時刻制限を有する規則に従って符号化された
符号列を検出する検出手段と、符号列の先頭を示すパタ
ーンを符号列の前段に付加する付加手段と、検出手段が
時刻制限に無関係に検出動作を行う第１のモードと、検
出手段が時刻制限に従って検出動作を行う第２のモード
とを切り替える切り替え手段とを備え、切り替え手段
は、検出手段が付加手段により付加されたパターンを検
出するとき検出手段のモードを第１のモードに切り替
え、検出手段が符号列を検出するとき検出手段のモード
を第２のモードに切り替えることを特徴とする。
理装置は、時刻制限を有する規則に従って符号化された
符号列を検出する検出手段と、符号列の先頭を示すパタ
ーンを符号列の前段に付加する付加手段と、検出手段が
時刻制限に無関係に検出動作を行う第１のモードと、検
出手段が時刻制限に従って検出動作を行う第２のモード
とを切り替える切り替え手段とを備え、切り替え手段
は、検出手段が付加手段により付加されたパターンを検
出するとき検出手段のモードを第１のモードに切り替
え、検出手段が符号列を検出するとき検出手段のモード
を第２のモードに切り替えることを特徴とする。
【０００９】請求項６に記載の情報処理方法は、時刻制
限を有する規則に従って符号化された符号列を検出する
検出ステップと、符号列の先頭を示すパターンを符号列
の前段に付加する付加ステップと、検出ステップにおい
て時刻制限に無関係に検出動作が行われる第１のモード
と、検出ステップにおいて時刻制限に従って検出動作が
行われる第２のモードとを切り替える切り替えステップ
とを含み、切り替えステップにおいては、検出ステップ
において付加ステップで付加されたパターンが検出され
るとき検出ステップのモードが第１のモードに切り替え
られ、検出ステップにおいて符号列が検出されるとき検
出ステップのモードが第２のモードに切り替えられるこ
とを特徴とする。
限を有する規則に従って符号化された符号列を検出する
検出ステップと、符号列の先頭を示すパターンを符号列
の前段に付加する付加ステップと、検出ステップにおい
て時刻制限に無関係に検出動作が行われる第１のモード
と、検出ステップにおいて時刻制限に従って検出動作が
行われる第２のモードとを切り替える切り替えステップ
とを含み、切り替えステップにおいては、検出ステップ
において付加ステップで付加されたパターンが検出され
るとき検出ステップのモードが第１のモードに切り替え
られ、検出ステップにおいて符号列が検出されるとき検
出ステップのモードが第２のモードに切り替えられるこ
とを特徴とする。
【００１０】請求項７に記載の提供媒体は、時刻制限を
有する規則に従って符号化された符号列を検出する検出
ステップと、符号列の先頭を示すパターンを符号列の前
段に付加する付加ステップと、検出ステップにおいて時
刻制限に無関係に検出動作が行われる第１のモードと、
検出ステップにおいて時刻制限に従って検出動作が行わ
れる第２のモードとを切り替える切り替えステップとを
含むコンピュータが読み取り可能なプログラムを提供
し、切り替えステップにおいては、検出ステップにおい
て付加ステップで付加されたパターンが検出されるとき
検出ステップのモードが第１のモードに切り替えられ、
検出ステップにおいて符号列が検出されるとき検出ステ
ップのモードが第２のモードに切り替えられることを特
徴とする。
有する規則に従って符号化された符号列を検出する検出
ステップと、符号列の先頭を示すパターンを符号列の前
段に付加する付加ステップと、検出ステップにおいて時
刻制限に無関係に検出動作が行われる第１のモードと、
検出ステップにおいて時刻制限に従って検出動作が行わ
れる第２のモードとを切り替える切り替えステップとを
含むコンピュータが読み取り可能なプログラムを提供
し、切り替えステップにおいては、検出ステップにおい
て付加ステップで付加されたパターンが検出されるとき
検出ステップのモードが第１のモードに切り替えられ、
検出ステップにおいて符号列が検出されるとき検出ステ
ップのモードが第２のモードに切り替えられることを特
徴とする。
【００１１】請求項１に記載の情報処理装置、請求項６
に記載の情報処理方法、および請求項７に記載の提供媒
体においては、符号列の先頭を示すパターンが検出され
るとき、モードが時刻制限に無関係に検出動作が行われ
る第１のモードに切り替えられ、符号列が検出されると
き、モードが時刻制限に従って検出動作が行われる第２
のモードに切り替えられる。
に記載の情報処理方法、および請求項７に記載の提供媒
体においては、符号列の先頭を示すパターンが検出され
るとき、モードが時刻制限に無関係に検出動作が行われ
る第１のモードに切り替えられ、符号列が検出されると
き、モードが時刻制限に従って検出動作が行われる第２
のモードに切り替えられる。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
【００１３】請求項１に記載の情報処理装置は、時刻制
限を有する規則に従って符号化された符号列を検出する
検出手段（例えば、図３のビタビ検出回路４４）と、符
号列の先頭を示すパターンを符号列の前段に付加する付
加手段（例えば、図１のフォーマットデータ発生回路１
４）と、検出手段が時刻制限に無関係に検出動作を行う
第１のモードと、検出手段が時刻制限に従って検出動作
を行う第２のモードとを切り替える切り替え手段（例え
ば、図３のシンクバイト検出回路４６）とを備え、切り
替え手段は、検出手段が付加手段により付加されたパタ
ーンを検出するとき検出手段のモードを第１のモードに
切り替え、検出手段が符号列を検出するとき検出手段の
モードを第２のモードに切り替えることを特徴とする。
限を有する規則に従って符号化された符号列を検出する
検出手段（例えば、図３のビタビ検出回路４４）と、符
号列の先頭を示すパターンを符号列の前段に付加する付
加手段（例えば、図１のフォーマットデータ発生回路１
４）と、検出手段が時刻制限に無関係に検出動作を行う
第１のモードと、検出手段が時刻制限に従って検出動作
を行う第２のモードとを切り替える切り替え手段（例え
ば、図３のシンクバイト検出回路４６）とを備え、切り
替え手段は、検出手段が付加手段により付加されたパタ
ーンを検出するとき検出手段のモードを第１のモードに
切り替え、検出手段が符号列を検出するとき検出手段の
モードを第２のモードに切り替えることを特徴とする。
【００１４】図１は、本発明の情報処理装置を適用した
デジタル磁気ディスク記録再生装置の構成例を示す図で
ある。このデジタル磁気ディスク記録再生装置１におい
ては、パーシャルレスポンスとしてE2PR4（Extended Ex
tended Partial Response Class 4）を適用するものと
する。端子１１に入力される記録すべきユーザデータ列
（例えば、１６ビットのデータ列）列は、エンコーダ１
２に供給されるようになされている。エンコーダ１２
は、端子１１より供給されるユーザデータに対して、時
変MTRトレリス符号化処理を実行し、１８ビットの時変M
TR符号列に符号化されたユーザデータ列をNRZ化回路１
３に出力する。NRZ化回路１３は、エンコーダ１２から
供給されるユーザデータ列をNRZ（Non Return to Zer
o）化するようになされている。
デジタル磁気ディスク記録再生装置の構成例を示す図で
ある。このデジタル磁気ディスク記録再生装置１におい
ては、パーシャルレスポンスとしてE2PR4（Extended Ex
tended Partial Response Class 4）を適用するものと
する。端子１１に入力される記録すべきユーザデータ列
（例えば、１６ビットのデータ列）列は、エンコーダ１
２に供給されるようになされている。エンコーダ１２
は、端子１１より供給されるユーザデータに対して、時
変MTRトレリス符号化処理を実行し、１８ビットの時変M
TR符号列に符号化されたユーザデータ列をNRZ化回路１
３に出力する。NRZ化回路１３は、エンコーダ１２から
供給されるユーザデータ列をNRZ（Non Return to Zer
o）化するようになされている。
【００１５】フォーマットデータ発生回路１４は、PLL
回路２３に内蔵されているVFO（Variable Frequency Os
cilator）の周波数や位相を合致させるためのVFOパター
ン（VFO Syncパターン）、ユーザデータ列の先頭（ビタ
ビ検出回路４４がユーザデータの検出を開始するための
検出開始位置）を示すシンクバイトパターン（Sync Byt
eパターン）、およびE2PR4イコライザ２１における等化
特性をトレーニングするための適応等化トレーニングパ
ターン（Adaptive EQ Trainingパターン）を生成すると
ともに、図２に示すように、VFOパターン、シンクバイ
トパターン、および適応等化トレーニングパターンの後
にNRZ化回路１８より出力されるユーザデータ列が連続
するようなデータシーケンスとなるように、スイッチ１
５を切り替えるようになされている。アンプ１６は、ス
イッチ１５より出力されるデータ列（VFOパターン、シ
ンクバイトパターン、適応等化トレーニングパターン、
およびユーザデータ列）を増幅し、記録ヘッド１８を用
いて記録媒体１７（例えば、光磁気ディスク）に記録す
るようになされている。
回路２３に内蔵されているVFO（Variable Frequency Os
cilator）の周波数や位相を合致させるためのVFOパター
ン（VFO Syncパターン）、ユーザデータ列の先頭（ビタ
ビ検出回路４４がユーザデータの検出を開始するための
検出開始位置）を示すシンクバイトパターン（Sync Byt
eパターン）、およびE2PR4イコライザ２１における等化
特性をトレーニングするための適応等化トレーニングパ
ターン（Adaptive EQ Trainingパターン）を生成すると
ともに、図２に示すように、VFOパターン、シンクバイ
トパターン、および適応等化トレーニングパターンの後
にNRZ化回路１８より出力されるユーザデータ列が連続
するようなデータシーケンスとなるように、スイッチ１
５を切り替えるようになされている。アンプ１６は、ス
イッチ１５より出力されるデータ列（VFOパターン、シ
ンクバイトパターン、適応等化トレーニングパターン、
およびユーザデータ列）を増幅し、記録ヘッド１８を用
いて記録媒体１７（例えば、光磁気ディスク）に記録す
るようになされている。
【００１６】再生ヘッド１９は、記録媒体１７からデー
タ列を再生し、アンプ２０に出力する。アンプ２０は、
再生ヘッド１９により再生されたデータ列を増幅し、E2
PR4イコライザ２１に出力する。
タ列を再生し、アンプ２０に出力する。アンプ２０は、
再生ヘッド１９により再生されたデータ列を増幅し、E2
PR4イコライザ２１に出力する。
【００１７】ここで、チャネルクロックＣＫの単位遅延
時間をＤとすると、E2PR4の特性は、干渉多項式 （１−Ｄ）（１＋Ｄ）＾３・・・（１） として表される。なお、＾は、べき乗を示している。こ
の式（１）は、 （１−Ｄ）（１＋Ｄ）（１＋Ｄ）＾２・・・（２） として表すこともできる。すなわち、E2PR4イコライザ
２１は、主に、PR4イコライザ２２と、２段のデジタル
フィルタ３２−１，３２−２とにより構成すればよいこ
とがわかる。なお、このE2PR4イコライザ２１は、適応
等化型にすることもできる。
時間をＤとすると、E2PR4の特性は、干渉多項式 （１−Ｄ）（１＋Ｄ）＾３・・・（１） として表される。なお、＾は、べき乗を示している。こ
の式（１）は、 （１−Ｄ）（１＋Ｄ）（１＋Ｄ）＾２・・・（２） として表すこともできる。すなわち、E2PR4イコライザ
２１は、主に、PR4イコライザ２２と、２段のデジタル
フィルタ３２−１，３２−２とにより構成すればよいこ
とがわかる。なお、このE2PR4イコライザ２１は、適応
等化型にすることもできる。
【００１８】E2PR4イコライザ２１において、PR4イコラ
イザ２２は、アンプ２０より供給されるデータ列に対し
て、E2PR4を用いてパーシャルレスポンス等化（PR4等
化）を施し、その等化波形をPLL回路２３およびサンプ
ラ（サンプリング回路）２４に出力する。PLL回路２３
は、PR4イコライザ２２の出力波形（等化波形）からチ
ャネルクロックＣＫを抽出し、サンプラ２４、最尤復号
回路２９、およびデコーダ３０に出力しており、サンプ
ラ２４、最尤復号回路２９、デコーダ３０は、このPLL
回路２３からのチャネルクロックＣＫに従って動作する
ようになされている。サンプラ２４（標本化回路）は、
PLL回路２３からのチャネルクロックＣＫに従って、PR4
イコライザ２２より供給される等化波形をサンプリング
するようになされている。
イザ２２は、アンプ２０より供給されるデータ列に対し
て、E2PR4を用いてパーシャルレスポンス等化（PR4等
化）を施し、その等化波形をPLL回路２３およびサンプ
ラ（サンプリング回路）２４に出力する。PLL回路２３
は、PR4イコライザ２２の出力波形（等化波形）からチ
ャネルクロックＣＫを抽出し、サンプラ２４、最尤復号
回路２９、およびデコーダ３０に出力しており、サンプ
ラ２４、最尤復号回路２９、デコーダ３０は、このPLL
回路２３からのチャネルクロックＣＫに従って動作する
ようになされている。サンプラ２４（標本化回路）は、
PLL回路２３からのチャネルクロックＣＫに従って、PR4
イコライザ２２より供給される等化波形をサンプリング
するようになされている。
【００１９】サンプラ２４の後段には、デジタルフィル
タ３２−１，３２−２が従属接続される。デジタルフィ
ルタ３２−１は、チャネルクロックＣＫ分の単位遅延素
子（Ｄ）２５と加算回路２６により構成されており、同
様に、デジタルフィルタ３２−２は、単位遅延素子２７
と加算回路２８により構成されている。
タ３２−１，３２−２が従属接続される。デジタルフィ
ルタ３２−１は、チャネルクロックＣＫ分の単位遅延素
子（Ｄ）２５と加算回路２６により構成されており、同
様に、デジタルフィルタ３２−２は、単位遅延素子２７
と加算回路２８により構成されている。
【００２０】最尤復号回路２９は、E2PR4イコライザ２
１からの出力に対して、シンクバイトパターン（ユーザ
データ列の先頭）の検出を行った後、ユーザデータ列の
最尤復号処理を実行し、最尤復号されたユーザデータ列
をデコーダ３０に出力する。デコーダ３０は、エンコー
ダ１６と共役な関係とされており、最尤復号回路２９よ
り出力される符号列を復号し、出力端子３１を介して出
力するようになされている。
１からの出力に対して、シンクバイトパターン（ユーザ
データ列の先頭）の検出を行った後、ユーザデータ列の
最尤復号処理を実行し、最尤復号されたユーザデータ列
をデコーダ３０に出力する。デコーダ３０は、エンコー
ダ１６と共役な関係とされており、最尤復号回路２９よ
り出力される符号列を復号し、出力端子３１を介して出
力するようになされている。
【００２１】図３は、最尤復号回路２９の詳細な構成例
を示している。この例においては、図１のE2PR4イコラ
イザ２１からのデータ列は、端子４１を介して遅延回路
４２とスイッチ４３に供給される。遅延回路４２は、ビ
タビ検出回路４４に内蔵されているパスメモリ４５の長
さ（例えば、３２ビット）分だけ入力されたデータ列を
遅延し、スイッチ４３に出力している。スイッチ４３
は、シンクバイト検出回路４６からの信号に従って、端
子４１からのデータ列と遅延回路４２からのデータ列と
を切り替えてビタビ検出回路４４に出力するようになさ
れている。ビタビ検出回路４４は、入力されたデータ列
に対してビタビ検出を行う。パスメモリ４５は、ビタビ
検出回路４４の検出結果が確定するまでの仮判定値を格
納するようになされており、確定された検出結果をシン
クバイト検出回路４６またはスイッチ４７に出力するよ
うになされている。
を示している。この例においては、図１のE2PR4イコラ
イザ２１からのデータ列は、端子４１を介して遅延回路
４２とスイッチ４３に供給される。遅延回路４２は、ビ
タビ検出回路４４に内蔵されているパスメモリ４５の長
さ（例えば、３２ビット）分だけ入力されたデータ列を
遅延し、スイッチ４３に出力している。スイッチ４３
は、シンクバイト検出回路４６からの信号に従って、端
子４１からのデータ列と遅延回路４２からのデータ列と
を切り替えてビタビ検出回路４４に出力するようになさ
れている。ビタビ検出回路４４は、入力されたデータ列
に対してビタビ検出を行う。パスメモリ４５は、ビタビ
検出回路４４の検出結果が確定するまでの仮判定値を格
納するようになされており、確定された検出結果をシン
クバイト検出回路４６またはスイッチ４７に出力するよ
うになされている。
【００２２】シンクバイト検出回路４６は、パスメモリ
４５より供給される検出結果からシンクバイトを検出す
るとともに、ユーザデータ列の検出を開始すべきタイミ
ングで、検出信号を、スイッチ４３、スイッチ４７、お
よびビタビ検出回路４４に出力するようになされてい
る。スイッチ４３は、シンクバイト検出回路４６から検
出信号が供給されるタイミングで、遅延回路４２からの
出力を選択するように切り替わり、また、スイッチ４７
は、シンクバイト検出回路４６から検出信号が供給され
るタイミングで、パスメモリ４５からのデータ（検出結
果）が端子４８に出力されるように切り替わる。また、
ビタビ検出回路４４は、シンクバイト検出回路４６から
の検出信号に対応して、パスメモリ４５や、パスメトリ
ックを初期化（リセット）するとともに、それ以降にお
いて、スイッチ４３から供給されるデータに対して、ト
レリスのパスの時刻制限を伴うトレリスビタビ検出を開
始するようになされている。
４５より供給される検出結果からシンクバイトを検出す
るとともに、ユーザデータ列の検出を開始すべきタイミ
ングで、検出信号を、スイッチ４３、スイッチ４７、お
よびビタビ検出回路４４に出力するようになされてい
る。スイッチ４３は、シンクバイト検出回路４６から検
出信号が供給されるタイミングで、遅延回路４２からの
出力を選択するように切り替わり、また、スイッチ４７
は、シンクバイト検出回路４６から検出信号が供給され
るタイミングで、パスメモリ４５からのデータ（検出結
果）が端子４８に出力されるように切り替わる。また、
ビタビ検出回路４４は、シンクバイト検出回路４６から
の検出信号に対応して、パスメモリ４５や、パスメトリ
ックを初期化（リセット）するとともに、それ以降にお
いて、スイッチ４３から供給されるデータに対して、ト
レリスのパスの時刻制限を伴うトレリスビタビ検出を開
始するようになされている。
【００２３】すなわち、ビタビ検出回路４４は、最初、
トレリスのパスに時刻制限が無いモードで検出動作を行
い、シンクバイト検出回路４６は、このときのビタビ検
出回路４４の検出結果からシンクバイトパターンを検出
する。シンクバイト検出回路４６は、シンクバイトパタ
ーンを検出したとき、ビタビ検出回路４４にユーザデー
タ列が入力されるべきタイミング（ユーザデータ列の検
出が行われるべきタイミング）で検出信号をスイッチ４
３、スイッチ４７、およびビタビ検出回路４４に出力す
る。ビタビ検出回路４４は、これに対応して、パスメモ
リ４５や、パスメトリックを初期化し、以降において、
トレリスのパスに時刻制限を伴うモードでトレリスビタ
ビ検出を開始する。これにより、時刻制限の無いシンク
バイトパターンと、時刻制限を有するユーザデータ列
（時変MTR符号列）との両方をビタビ検出回路４４で検
出することが可能となる。
トレリスのパスに時刻制限が無いモードで検出動作を行
い、シンクバイト検出回路４６は、このときのビタビ検
出回路４４の検出結果からシンクバイトパターンを検出
する。シンクバイト検出回路４６は、シンクバイトパタ
ーンを検出したとき、ビタビ検出回路４４にユーザデー
タ列が入力されるべきタイミング（ユーザデータ列の検
出が行われるべきタイミング）で検出信号をスイッチ４
３、スイッチ４７、およびビタビ検出回路４４に出力す
る。ビタビ検出回路４４は、これに対応して、パスメモ
リ４５や、パスメトリックを初期化し、以降において、
トレリスのパスに時刻制限を伴うモードでトレリスビタ
ビ検出を開始する。これにより、時刻制限の無いシンク
バイトパターンと、時刻制限を有するユーザデータ列
（時変MTR符号列）との両方をビタビ検出回路４４で検
出することが可能となる。
【００２４】ここで、図２に示したVFOパターン、シン
クバイトパターン、および適応等化トレーニングパター
ンは、３連続遷移する符号が含まれないような符号とさ
れており、また、VFOパターンとシンクバイトパターン
のハミング距離が、例えば、４となるようにされてい
る。VFOパターンは、NRZ表記で、 ｛・・・００１１００１１００１１・・・｝ のようなパターンとされ、シンクバイトパターンは、NR
ZI表記で、 ｛１０００１０００００１０００００１０００｝ のようなパターン、すなわち、図４に示すように、VFO
パターンとの連続性を考慮してビットの単位が、４Ｔ，
６Ｔ，６Ｔ，４Ｔとなるような２０ビットのパターンと
されている。また、適応等化トレーニングパターンはNR
ZI表記で、 ｛１０１００００００１０００１００００１０００００
００１００１０００００｝ のように、ビットが２Ｔ，７Ｔ，４Ｔ，５Ｔ，８Ｔ，１
Ｔ，３Ｔ，６Ｔの順に並ぶような３６ビットのパターン
とされている。
クバイトパターン、および適応等化トレーニングパター
ンは、３連続遷移する符号が含まれないような符号とさ
れており、また、VFOパターンとシンクバイトパターン
のハミング距離が、例えば、４となるようにされてい
る。VFOパターンは、NRZ表記で、 ｛・・・００１１００１１００１１・・・｝ のようなパターンとされ、シンクバイトパターンは、NR
ZI表記で、 ｛１０００１０００００１０００００１０００｝ のようなパターン、すなわち、図４に示すように、VFO
パターンとの連続性を考慮してビットの単位が、４Ｔ，
６Ｔ，６Ｔ，４Ｔとなるような２０ビットのパターンと
されている。また、適応等化トレーニングパターンはNR
ZI表記で、 ｛１０１００００００１０００１００００１０００００
００１００１０００００｝ のように、ビットが２Ｔ，７Ｔ，４Ｔ，５Ｔ，８Ｔ，１
Ｔ，３Ｔ，６Ｔの順に並ぶような３６ビットのパターン
とされている。
【００２５】また、VFOパターン、シンクバイトパター
ン、および適応等化トレーニングパターンは、３連続遷
移する符号が含まれないようにされている。すなわち、
MTR符号の条件を満たしている。従って、ビタビ検出回
路４４は、図５に示すように、MTR符号検出用のトレリ
ス構造（この図においては、その一部分を示している）
に従って、それぞれのパターンとユーザデータ列の検出
を行うようになされている。これにより、最小符号間距
離（最小ユークリッド距離）を√１０として各パターン
の検出を行うことができる。
ン、および適応等化トレーニングパターンは、３連続遷
移する符号が含まれないようにされている。すなわち、
MTR符号の条件を満たしている。従って、ビタビ検出回
路４４は、図５に示すように、MTR符号検出用のトレリ
ス構造（この図においては、その一部分を示している）
に従って、それぞれのパターンとユーザデータ列の検出
を行うようになされている。これにより、最小符号間距
離（最小ユークリッド距離）を√１０として各パターン
の検出を行うことができる。
【００２６】シンクバイトパターンをこのようなパター
ンとすることにより、図６に示すように、それぞれの状
態（それぞれの状態は、図５に示したトレリス構造の状
態に対応している）において、符号間距離が√１０だけ
離れた誤りのビット（図において網掛けの部分）を１ビ
ットに抑えることができ、これにより誤検出の確率を低
減することができる。
ンとすることにより、図６に示すように、それぞれの状
態（それぞれの状態は、図５に示したトレリス構造の状
態に対応している）において、符号間距離が√１０だけ
離れた誤りのビット（図において網掛けの部分）を１ビ
ットに抑えることができ、これにより誤検出の確率を低
減することができる。
【００２７】そして、ビタビ検出回路４４は、VCOパタ
ーンとシンクバイトパターンのハミング距離が４である
ことから、２つの誤りまでの訂正を行うことができるよ
うになされている。これは、第２最小符号間距離が√１
２である場合において、２ビット同時に誤りが発生して
しまうことが考えられるので、そのときでも訂正するこ
とができるようにするためである。
ーンとシンクバイトパターンのハミング距離が４である
ことから、２つの誤りまでの訂正を行うことができるよ
うになされている。これは、第２最小符号間距離が√１
２である場合において、２ビット同時に誤りが発生して
しまうことが考えられるので、そのときでも訂正するこ
とができるようにするためである。
【００２８】シンクバイト検出回路４６は、以上のよう
にしてビタビ検出回路４４により検出されたビット列と
シンクバイトとを比較して、２ビット以内の誤りはシン
クバイトとして検出する。
にしてビタビ検出回路４４により検出されたビット列と
シンクバイトとを比較して、２ビット以内の誤りはシン
クバイトとして検出する。
【００２９】ところで、以上のように、ビタビ検出回路
４４が、図５に示したトレリス構造に従って、ユーザデ
ータ列としての時変MTR符号の検出を行う場合、全ての
時変MTR符号を網羅したパスが用意されていないため、
正しい検出結果が得られない場合がある。そこで、適応
等化トレーニングパターンを、パスメモリ４５が格納で
きるビット長よりも長いビット長とされている。本発明
の実施の形態においては、パスメモリ４５のビット長を
３２ビットとし、適応等化トレーニングパターンとして
は、３６ビットのものが用いられる。これにより、ユー
ザデータ列がビタビ検出回路４４に入力されるまでの余
裕が生じ、シンクバイトパターンの検出確率を低下させ
ないようにすることができる。
４４が、図５に示したトレリス構造に従って、ユーザデ
ータ列としての時変MTR符号の検出を行う場合、全ての
時変MTR符号を網羅したパスが用意されていないため、
正しい検出結果が得られない場合がある。そこで、適応
等化トレーニングパターンを、パスメモリ４５が格納で
きるビット長よりも長いビット長とされている。本発明
の実施の形態においては、パスメモリ４５のビット長を
３２ビットとし、適応等化トレーニングパターンとして
は、３６ビットのものが用いられる。これにより、ユー
ザデータ列がビタビ検出回路４４に入力されるまでの余
裕が生じ、シンクバイトパターンの検出確率を低下させ
ないようにすることができる。
【００３０】ここで、ビタビ検出回路４４は、図７に示
すトレリス構造を用いてビタビ検出を行うようにしても
よい。図７のトレリス構造では、状態Ｓ５と状態Ｓ１０
の間の遷移を禁止するようにしたものである。このトレ
リス構造を用いたビタビ検出回路４４では、ユーザデー
タを含めた全てのデータシーケンスを検出することがで
きる。この場合、シンクバイトパターン以外のデータシ
ーケンスに対しては、最小符号間距離を√６しか保証で
きないが、シンクバイトパターンに対しては、図６にお
いて示したような√１０未満の符号間距離の誤りは無い
ことが確認されている。すなわち、シンクバイトパター
ンに対しては、最小符号間距離√１０以上の距離で検出
を行うことができる。
すトレリス構造を用いてビタビ検出を行うようにしても
よい。図７のトレリス構造では、状態Ｓ５と状態Ｓ１０
の間の遷移を禁止するようにしたものである。このトレ
リス構造を用いたビタビ検出回路４４では、ユーザデー
タを含めた全てのデータシーケンスを検出することがで
きる。この場合、シンクバイトパターン以外のデータシ
ーケンスに対しては、最小符号間距離を√６しか保証で
きないが、シンクバイトパターンに対しては、図６にお
いて示したような√１０未満の符号間距離の誤りは無い
ことが確認されている。すなわち、シンクバイトパター
ンに対しては、最小符号間距離√１０以上の距離で検出
を行うことができる。
【００３１】図８は、シンクバイト誤検出エラーとシン
クバイト検出エラーの発生確率のシミュレーション結果
を示している。この図において、横軸はＳ／Ｎ比（Sign
al to Noize Ratio）であり、縦軸は各エラーの確率（P
robability）を示している。曲線Ａは、√１０の符号間
距離で時変MTR符号（ユーザデータ）の検出を行うとき
のビット誤り率を示している。シンクバイト検出エラー
は、正しい位置（本来のシンクバイトの位置）で検出を
行ったときに発生するエラーであり、曲線Ｂ（図７に示
したトレリス構造を用いて検出を行った場合）および曲
線Ｄ（図５に示したトレリス構造を用いて検出を行った
場合）として示している。また、シンクバイト誤検出エ
ラーは、誤った位置（本来のシンクバイトより以前の位
置）でシンクバイトの検出を行ったときのエラーであ
り、曲線Ｃ（図７に示したトレリス構造を用いて検出を
行った場合）および曲線Ｅ（図５に示したトレリス構造
を用いて検出を行った場合）として示している。
クバイト検出エラーの発生確率のシミュレーション結果
を示している。この図において、横軸はＳ／Ｎ比（Sign
al to Noize Ratio）であり、縦軸は各エラーの確率（P
robability）を示している。曲線Ａは、√１０の符号間
距離で時変MTR符号（ユーザデータ）の検出を行うとき
のビット誤り率を示している。シンクバイト検出エラー
は、正しい位置（本来のシンクバイトの位置）で検出を
行ったときに発生するエラーであり、曲線Ｂ（図７に示
したトレリス構造を用いて検出を行った場合）および曲
線Ｄ（図５に示したトレリス構造を用いて検出を行った
場合）として示している。また、シンクバイト誤検出エ
ラーは、誤った位置（本来のシンクバイトより以前の位
置）でシンクバイトの検出を行ったときのエラーであ
り、曲線Ｃ（図７に示したトレリス構造を用いて検出を
行った場合）および曲線Ｅ（図５に示したトレリス構造
を用いて検出を行った場合）として示している。
【００３２】この図に示すように、得られたシンクバイ
ト誤検出エラーの確率（曲線Ｂの場合）は、例えば、時
変MTR符号検出時のビット誤り率（曲線Ａ）が１０＾
（−５）程度であるとき、１０＾（−７）台である。ま
た、シンクバイト検出エラー（曲線Ｄ）の確立は、シン
クバイト検出エラー（曲線Ｂ）の確立よりも低いことが
わかる。
ト誤検出エラーの確率（曲線Ｂの場合）は、例えば、時
変MTR符号検出時のビット誤り率（曲線Ａ）が１０＾
（−５）程度であるとき、１０＾（−７）台である。ま
た、シンクバイト検出エラー（曲線Ｄ）の確立は、シン
クバイト検出エラー（曲線Ｂ）の確立よりも低いことが
わかる。
【００３３】なお、以上においては、E2PR4を対象とし
た例を示したが、E3PR4、またはそれ以上のクラスのパ
ーシャルレスポンスについても、本発明を適用すること
ができる。また、デジタル磁気ディスク記録再生装置の
場合を示したが、これ以外の情報記録再生装置や情報伝
送装置などにも本発明を適用することができる。
た例を示したが、E3PR4、またはそれ以上のクラスのパ
ーシャルレスポンスについても、本発明を適用すること
ができる。また、デジタル磁気ディスク記録再生装置の
場合を示したが、これ以外の情報記録再生装置や情報伝
送装置などにも本発明を適用することができる。
【００３４】上記各種の処理を行うコンピュータプログ
ラムをユーザに提供する提供媒体としては、磁気ディス
ク、CD-ROM、固体メモリなどの記録媒体の他、ネットワ
ーク、衛星などの通信媒体を利用することができる。
ラムをユーザに提供する提供媒体としては、磁気ディス
ク、CD-ROM、固体メモリなどの記録媒体の他、ネットワ
ーク、衛星などの通信媒体を利用することができる。
【００３５】
【発明の効果】以上の如く、請求項１に記載の情報処理
装置、請求項６に記載の情報処理方法、および請求項７
に記載の提供媒体によれば、符号列の先頭を示すパター
ンが検出されるとき、モードを時刻制限に無関係に検出
動作が行われる第１のモードに切り替え、符号列が検出
されるとき、モードを時刻制限に従って検出動作が行わ
れる第２のモードに切り替えるようにしたので、回路規
模の増大を招くことなく、時刻制限を有する符号列と、
その符号列の先頭を示すシンクバイトパターンをより確
実に検出することが可能となる。
装置、請求項６に記載の情報処理方法、および請求項７
に記載の提供媒体によれば、符号列の先頭を示すパター
ンが検出されるとき、モードを時刻制限に無関係に検出
動作が行われる第１のモードに切り替え、符号列が検出
されるとき、モードを時刻制限に従って検出動作が行わ
れる第２のモードに切り替えるようにしたので、回路規
模の増大を招くことなく、時刻制限を有する符号列と、
その符号列の先頭を示すシンクバイトパターンをより確
実に検出することが可能となる。
【図１】本発明の情報処理装置を適用したデジタル磁気
ディスク記録再生装置の一実施の形態の構成例を示すブ
ロック図である。
ディスク記録再生装置の一実施の形態の構成例を示すブ
ロック図である。
【図２】セクタ単位のデータシーケンスを説明する図で
ある。
ある。
【図３】図１の最尤復号回路の構成例を示すブロック図
である。
である。
【図４】シンクバイトパターンを説明する図である。
【図５】ビタビ検出回路に用いられるトレリス線図の例
を示す図である。
を示す図である。
【図６】エラーパターンを説明する図である。
【図７】図５のトレリス線図の他の例を示す図である。
【図８】シミュレーション結果を説明する図である。
１ デジタル磁気ディスク記録再生装置， １１，３１
端子， １２ エンコーダ， １３ NRZ化回路，
１４ フォーマットデータ発生回路， １５スイッチ，
１６，２０ アンプ， １８ 記録ヘッド， １９
再生ヘッド，２１ E2PR4イコライザ， ２２ PR4イコ
ライザ， ２３ PLL回路， ２４サンプラ， ２５，
２７ 遅延回路， ２６，２８ 加算回路， ２９ 最
尤符号回路， ３０ デコーダ， ３２−１，３２−２
デジタルフィルタ， ４１，４８ 端子， ４２ 遅
延回路， ４３ スイッチ， ４４ ビタビ検出回路，
４５ パスメモリ， ４６ シンクバイト検出回路，
４７ スイッチ
端子， １２ エンコーダ， １３ NRZ化回路，
１４ フォーマットデータ発生回路， １５スイッチ，
１６，２０ アンプ， １８ 記録ヘッド， １９
再生ヘッド，２１ E2PR4イコライザ， ２２ PR4イコ
ライザ， ２３ PLL回路， ２４サンプラ， ２５，
２７ 遅延回路， ２６，２８ 加算回路， ２９ 最
尤符号回路， ３０ デコーダ， ３２−１，３２−２
デジタルフィルタ， ４１，４８ 端子， ４２ 遅
延回路， ４３ スイッチ， ４４ ビタビ検出回路，
４５ パスメモリ， ４６ シンクバイト検出回路，
４７ スイッチ
Claims (7)
- 【請求項１】 時刻制限を有する規則に従って符号化さ
れた符号列を検出する検出手段と、 前記符号列の先頭を示すパターンを前記符号列の前段に
付加する付加手段と、 前記検出手段が前記時刻制限に無関係に検出動作を行う
第１のモードと、前記検出手段が前記時刻制限に従って
検出動作を行う第２のモードとを切り替える切り替え手
段とを備え、 前記切り替え手段は、前記検出手段が前記付加手段によ
り付加された前記パターンを検出するとき前記検出手段
のモードを前記第１のモードに切り替え、前記検出手段
が前記符号列を検出するとき前記検出手段のモードを前
記第２のモードに切り替えることを特徴とする情報処理
装置。 - 【請求項２】 前記規則は、前記符号列がトレリス符号
化されるとき、トレリスのパスが時刻により制限される
ものであることを特徴とする請求項１に記載の情報処理
装置。 - 【請求項３】 前記付加手段は、前記パターンと、前記
パターンの前段に位置する第２のパターンとの間のハミ
ング距離が４以上となるような前記パターンを付加する
ことを特徴とする請求項１に記載の情報処理装置。 - 【請求項４】 前記検出手段は、前記パターンを検出す
る際に、前記ハミング距離に対応したビット数の誤りを
訂正することを特徴とする請求項３に記載の情報処理装
置。 - 【請求項５】 前記付加手段は、前記パターンと前記符
号列の間に、前記検出手段が扱うことが可能なビット長
よりも長いビット長の第３のパターンを付加することを
特徴とする請求項１に記載の情報処理装置。 - 【請求項６】 時刻制限を有する規則に従って符号化さ
れた符号列を検出する検出ステップと、 前記符号列の先頭を示すパターンを前記符号列の前段に
付加する付加ステップと、 前記検出ステップにおいて前記時刻制限に無関係に検出
動作が行われる第１のモードと、前記検出ステップにお
いて前記時刻制限に従って検出動作が行われる第２のモ
ードとを切り替える切り替えステップとを含み、 前記切り替えステップにおいては、前記検出ステップに
おいて前記付加ステップで付加された前記パターンを検
出するとき前記検出ステップのモードが前記第１のモー
ドに切り替えられ、前記検出ステップにおいて前記符号
列を検出するとき前記検出ステップのモードが前記第２
のモードに切り替えられることを特徴とする情報処理方
法。 - 【請求項７】 時刻制限を有する規則に従って符号化さ
れた符号列を検出する検出ステップと、 前記符号列の先頭を示すパターンを前記符号列の前段に
付加する付加ステップと、 前記検出ステップにおいて前記時刻制限に無関係に検出
動作が行われる第１のモードと、前記検出ステップにお
いて前記時刻制限に従って検出動作が行われる第２のモ
ードとを切り替える切り替えステップとを含むコンピュ
ータが読み取り可能なプログラムを提供し、 前記切り替えステップにおいては、前記検出ステップに
おいて前記付加ステップで付加された前記パターンを検
出するとき前記検出ステップのモードが前記第１のモー
ドに切り替えられ、前記検出ステップにおいて前記符号
列を検出するとき前記検出ステップのモードが前記第２
のモードに切り替えられることを特徴とする提供媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051771A JPH11251927A (ja) | 1998-03-04 | 1998-03-04 | 情報処理装置および方法、並びに提供媒体 |
| US09/257,861 US6622280B1 (en) | 1998-03-04 | 1999-02-26 | Information processing apparatus and method and distribution medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051771A JPH11251927A (ja) | 1998-03-04 | 1998-03-04 | 情報処理装置および方法、並びに提供媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251927A true JPH11251927A (ja) | 1999-09-17 |
Family
ID=12896222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051771A Withdrawn JPH11251927A (ja) | 1998-03-04 | 1998-03-04 | 情報処理装置および方法、並びに提供媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6622280B1 (ja) |
| JP (1) | JPH11251927A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1089486A2 (en) * | 1999-09-30 | 2001-04-04 | STMicroelectronics, Inc. | Circuit and method for recovering synchronization information from a signal |
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