JPH02170725A - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
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- JPH02170725A JPH02170725A JP32652688A JP32652688A JPH02170725A JP H02170725 A JPH02170725 A JP H02170725A JP 32652688 A JP32652688 A JP 32652688A JP 32652688 A JP32652688 A JP 32652688A JP H02170725 A JPH02170725 A JP H02170725A
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- Japan
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- memory
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- path memory
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- 230000015654 memory Effects 0.000 claims abstract description 59
- 230000007704 transition Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 241000315040 Omura Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はディジタル信号伝送システムに利用され、特
に畳み込み符号化された信号を誤り訂正するビタビ復号
回路に関する。
に畳み込み符号化された信号を誤り訂正するビタビ復号
回路に関する。
「従来の技術」
従来の畳み込み符号器、ビタビ復号器のブロック図を第
３図に示す、（参考文献（１）Ａ、Ｊ、Ｖｉｔｅｒｂｉ
。
３図に示す、（参考文献（１）Ａ、Ｊ、Ｖｉｔｅｒｂｉ
。
”Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｃｏｄｅｓ ａｎｄ
Ｔｈｅｉｒ Ｐｅｒｆｏｒｍａｎｃｅ １ｎＣｏａ＋ｍ
ｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ’＋ＩＥＥＥ、
ＣＯＭ、Ｖｏｌ−１９＋Ｏｃｔ。
Ｔｈｅｉｒ Ｐｅｒｆｏｒｍａｎｃｅ １ｎＣｏａ＋ｍ
ｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ’＋ＩＥＥＥ、
ＣＯＭ、Ｖｏｌ−１９＋Ｏｃｔ。
１９７１ （２）Ａ、Ｊ、Ｖｉｔｅｒｂｉ、Ｊ、に
、Ｏｍｕｒａ、’Ｐｒ１ｎｃｉｐｌｅｓ ｏｆＤｉｇ
ｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ａｎｄ
Ｃｏｄｉｎｇ ＋Ｃｈａｐｔｅｒ４’＋ＭｃＧＲＩ
Ｖ−ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ）畳み込み符
号器ではＭ系列の信号を畳み込み符号化し、Ｎ系列の符
号化信号とする。ブランチメトリック発生器（ＢＭＧ）
で各受信信号の先度を演算し、ＡＣＳ回路で符号器の各
ステートに対する最も確からしい状ＢｉＩＩ移を選択す
る。ここで符号器の各ステートとは符号器内のに個（ｋ
；拘束長）のメモリの内容を意味し、拘束長にの符号器
を用いた場合は、２′種類のステートが存在する。状ａ
ｉ移とはあるステートからある入力信号があった場合に
次のステートへの遷移をいう、第４図に拘束長３、符号
化率１／２の畳み込み符号器を、第５図にその状態遷移
図の例を示す、符号器は二つのシフトレジスタＳＲと一
つの排他的論理和回路とから構成される。この図で横方
向に時刻を示し、縦方向にステートを示す、各時刻間に
ステートとステートを結ぶ線が状態遷移を示す。
、Ｏｍｕｒａ、’Ｐｒ１ｎｃｉｐｌｅｓ ｏｆＤｉｇ
ｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ａｎｄ
Ｃｏｄｉｎｇ ＋Ｃｈａｐｔｅｒ４’＋ＭｃＧＲＩ
Ｖ−ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ）畳み込み符
号器ではＭ系列の信号を畳み込み符号化し、Ｎ系列の符
号化信号とする。ブランチメトリック発生器（ＢＭＧ）
で各受信信号の先度を演算し、ＡＣＳ回路で符号器の各
ステートに対する最も確からしい状ＢｉＩＩ移を選択す
る。ここで符号器の各ステートとは符号器内のに個（ｋ
；拘束長）のメモリの内容を意味し、拘束長にの符号器
を用いた場合は、２′種類のステートが存在する。状ａ
ｉ移とはあるステートからある入力信号があった場合に
次のステートへの遷移をいう、第４図に拘束長３、符号
化率１／２の畳み込み符号器を、第５図にその状態遷移
図の例を示す、符号器は二つのシフトレジスタＳＲと一
つの排他的論理和回路とから構成される。この図で横方
向に時刻を示し、縦方向にステートを示す、各時刻間に
ステートとステートを結ぶ線が状態遷移を示す。
ビタビ復号回路において、ＡＣＳ回路から出力される信
号はパスメモリに入力される。第６図にバスメモリの構
成図を示し、第７図にバスメモリセルの構成を示す０図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
号はパスメモリに入力される。第６図にバスメモリの構
成図を示し、第７図にバスメモリセルの構成を示す０図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
パスメモリでは入力されたシンボルをＴタイムスロット
（Ｔ；トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、バスメモリ回路としてはｍ２’Ｔ個
のメモリ領域が必要になる。
（Ｔ；トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、バスメモリ回路としてはｍ２’Ｔ個
のメモリ領域が必要になる。
またバスメモリ回路では各状態について前段のメモリ内
容のうら２″個が次の段に接続され、うち尤度の最も大
きい１つが選択される。従って、１７２′″セレクタが
２ｋＴ個必要になる。
容のうら２″個が次の段に接続され、うち尤度の最も大
きい１つが選択される。従って、１７２′″セレクタが
２ｋＴ個必要になる。
このシフトレジスタとセレクタをまとめてパスメモリセ
ルとよぶ。また、ステート数だけのシフトレジスタが一
組の記憶回路（パスメモリセル）となる、また、この記
憶回路が２個集まった記憶回路群により、パスメモリは
構成される。ステートとは符号器のメモリの状態を意味
し、メモリ数（拘束長）をＮとすると、ステート数は２
Ｎとなる。トランケーション段数とはパスメモリが記憶
するバスの深さを意味する。
ルとよぶ。また、ステート数だけのシフトレジスタが一
組の記憶回路（パスメモリセル）となる、また、この記
憶回路が２個集まった記憶回路群により、パスメモリは
構成される。ステートとは符号器のメモリの状態を意味
し、メモリ数（拘束長）をＮとすると、ステート数は２
Ｎとなる。トランケーション段数とはパスメモリが記憶
するバスの深さを意味する。
しかし、上述のような従来の回路構成では拘束長ｋ及び
送信する符号器入力ビット数ｍが大きくなるとバスメモ
リ回路が飛躍的に大きくなる。パスメモリは記憶内容を
シフトレジスタに蓄え、遷移させるため、全レジスタを
クロック毎に動作させる必要があり、消費電力が大きく
なること、および記憶されるビット数だけ遷移ネットワ
ークが必要となるため配線量が大きくなるという欠点が
ある。
送信する符号器入力ビット数ｍが大きくなるとバスメモ
リ回路が飛躍的に大きくなる。パスメモリは記憶内容を
シフトレジスタに蓄え、遷移させるため、全レジスタを
クロック毎に動作させる必要があり、消費電力が大きく
なること、および記憶されるビット数だけ遷移ネットワ
ークが必要となるため配線量が大きくなるという欠点が
ある。
ここで初段において各タイムスロット毎に、各ステート
に対応して選択された信号をＡＣＳ回路から入力し、２
段目以降はＡＣＳ回路の出力により前段の信号のうち接
続されている複数のステートから１つを選択し、そのメ
モリの内容を記憶する。
に対応して選択された信号をＡＣＳ回路から入力し、２
段目以降はＡＣＳ回路の出力により前段の信号のうち接
続されている複数のステートから１つを選択し、そのメ
モリの内容を記憶する。
上述のことから拘束長、トランケーション段数を大きく
した場合、シフトレジスタ数は大きくなる。従来の回路
ではパスメモリの入力は常に変動するため、シフトレジ
スタの内容が変化する確率が高く、そこで消費される電
力が大きくなるという欠点があった。
した場合、シフトレジスタ数は大きくなる。従来の回路
ではパスメモリの入力は常に変動するため、シフトレジ
スタの内容が変化する確率が高く、そこで消費される電
力が大きくなるという欠点があった。
「課題を解決するための手段」
この発明は、パスメモリのシフトレジスタの内容を前段
のシフトレジスタから選択するがわりに、同−段の他の
ステートがら選択する。この発明の目的は、シフトレジ
スタの内容の変化する確率を大幅に低減することにより
、消費電力を低減するにある。
のシフトレジスタから選択するがわりに、同−段の他の
ステートがら選択する。この発明の目的は、シフトレジ
スタの内容の変化する確率を大幅に低減することにより
、消費電力を低減するにある。
「実施例」
第１図はこの発明によるパスメモリの実施例である。第
３図の場合２同じ構成の符号器を用いたもので簡単のた
めトランケーション段数を３段の場合について示してい
る。
３図の場合２同じ構成の符号器を用いたもので簡単のた
めトランケーション段数を３段の場合について示してい
る。
図で１はカウンタ出力、２はＡＣＳ回路出力、３はパス
メモリセル、４はセレクタ、５はバスメモリ出力である
。
メモリセル、４はセレクタ、５はバスメモリ出力である
。
１のカウンタ出力は各タイムスロットにおいて順次メモ
リさせるための信号である。具体的にはトランケージ３
ン段数と同じ数のクロックに１つのパルスを発生するカ
ウンタとし、各記憶回路を順次循環的に初段の記憶回路
として、選択する。
リさせるための信号である。具体的にはトランケージ３
ン段数と同じ数のクロックに１つのパルスを発生するカ
ウンタとし、各記憶回路を順次循環的に初段の記憶回路
として、選択する。
この選択された段が請求の範囲でいう第１番目の記憶回
路となる。２のＡＣＳ回路は各バスメモリセル内のセレ
クタを制御する信号となると同時に該当する段が初段に
相当する場合にはメモリ入力となる。即ちこのＡＣＳ回
路出力をメモリ入力とするのが請求の範囲でいう第１の
機能である。４のセレクタは１のカウンタ出力を用いて
最終段に相当するシフトレジスタの出力をバスメモリ出
力とするための回路である。
路となる。２のＡＣＳ回路は各バスメモリセル内のセレ
クタを制御する信号となると同時に該当する段が初段に
相当する場合にはメモリ入力となる。即ちこのＡＣＳ回
路出力をメモリ入力とするのが請求の範囲でいう第１の
機能である。４のセレクタは１のカウンタ出力を用いて
最終段に相当するシフトレジスタの出力をバスメモリ出
力とするための回路である。
ここで注目すべき点は、第６図と異なり、バスメモリセ
ル出力が次段のバスメモリセルに接続されていない点で
ある。従来は順次、次段にバスメモリの内容を送ること
により、内容を更新あるいはメモリしていた。しかし、
この発明では、同一の段、即ち同一の記憶回路内で記憶
内容を更新あるいはメモリしていた。なお、この同一の
段、即ち同一の記憶回路内で記憶内容を更新あるいはメ
モリする機能を、請求の範囲では記憶回路内でＡＣＳ回
路の出力で示される状態遷移に対応する記憶内容の転写
を行なう第２の機能とよぶ。
ル出力が次段のバスメモリセルに接続されていない点で
ある。従来は順次、次段にバスメモリの内容を送ること
により、内容を更新あるいはメモリしていた。しかし、
この発明では、同一の段、即ち同一の記憶回路内で記憶
内容を更新あるいはメモリしていた。なお、この同一の
段、即ち同一の記憶回路内で記憶内容を更新あるいはメ
モリする機能を、請求の範囲では記憶回路内でＡＣＳ回
路の出力で示される状態遷移に対応する記憶内容の転写
を行なう第２の機能とよぶ。
この図におけるパスメモリセルの構成を第２図に示す。
ここで１はカウンタ出力、２はＡＣＳ回路出力、３は前
タイムスロットにおけるシフトレジスタの内容、４は４
−１セレクタ、５は２−１セレクタ、６はパスメモリセ
ル出力である。
タイムスロットにおけるシフトレジスタの内容、４は４
−１セレクタ、５は２−１セレクタ、６はパスメモリセ
ル出力である。
まず４−１セレクタ４において、ＡＣＳ回路の出力２に
より、前タイムスロットのシフトレジスタの内容から１
つを選択する。更に、２−１セレクタ５において、カウ
ンタ出力ｌを用いて、該当する段が初段に相当する場合
にはＡＣＳ回路の出力２をシフトレジスタ入力として、
他の場合においては、前タイムスロットの内容から選択
された信号を入力とする。
より、前タイムスロットのシフトレジスタの内容から１
つを選択する。更に、２−１セレクタ５において、カウ
ンタ出力ｌを用いて、該当する段が初段に相当する場合
にはＡＣＳ回路の出力２をシフトレジスタ入力として、
他の場合においては、前タイムスロットの内容から選択
された信号を入力とする。
この発明を用いた場合と従来の回路を比較すると、従来
の回路では、ＡＣＳ回路の出力により選択された内容は
次段の記憶回路ヘシフトされるため、初段および最終段
の記憶回路が一定であり、そこにＡＣＳ回路の出力を入
力する、あるいは、そこから復号出力を取り出せばよい
、しかし、各メモリセルの内容は入力信号に従い常に変
化するため、消費電力が大きくなる。これに対し、この
発明を用いた場合には、選択された内容は同一の段の記
憶回路に記憶される。従って初段および最終段は順次循
環的に変化するため、各時刻ごとにその段を選択するた
めのカウンタが必要になる。
の回路では、ＡＣＳ回路の出力により選択された内容は
次段の記憶回路ヘシフトされるため、初段および最終段
の記憶回路が一定であり、そこにＡＣＳ回路の出力を入
力する、あるいは、そこから復号出力を取り出せばよい
、しかし、各メモリセルの内容は入力信号に従い常に変
化するため、消費電力が大きくなる。これに対し、この
発明を用いた場合には、選択された内容は同一の段の記
憶回路に記憶される。従って初段および最終段は順次循
環的に変化するため、各時刻ごとにその段を選択するた
めのカウンタが必要になる。
しかし、同−段の記憶回路内で内容を記憶するため、メ
モリセル内における記憶内容の変化は小さく、消費電力
は削減される。
モリセル内における記憶内容の変化は小さく、消費電力
は削減される。
「発明の効果」
パスメモリの内容は各タイムスロット毎の最も確からし
いバスを記憶する。各タイムスロット毎に信号は異なる
が、各ステートに関しては後段になるに従い正しい信号
が選択されるため、同じ信号が選ばれることが多い。従
って、この発明による回路によって、同−最内で信号の
転送を行なえば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、消費電力の低減が図れ
る。
いバスを記憶する。各タイムスロット毎に信号は異なる
が、各ステートに関しては後段になるに従い正しい信号
が選択されるため、同じ信号が選ばれることが多い。従
って、この発明による回路によって、同−最内で信号の
転送を行なえば、シフトレジスタ内にメモリされる信号
が変化する確率が大幅に低減し、消費電力の低減が図れ
る。
第１図はこの発明の要部であるパスメモリの一例を示す
図、第２図は第１図中のパスメモリセルを示す図、第３
図は畳み込み符号器及びビタビ復号器を示すブロック図
、第４図は拘束長３、符号率１／２の畳み込み符号器を
示す図、第５図はその状態遷移図、第６図は従来のパス
メモリを示す図、第７図は従来のパスメモリセルを示す
図である。 特許出願人日本電信電話株式会社
図、第２図は第１図中のパスメモリセルを示す図、第３
図は畳み込み符号器及びビタビ復号器を示すブロック図
、第４図は拘束長３、符号率１／２の畳み込み符号器を
示す図、第５図はその状態遷移図、第６図は従来のパス
メモリを示す図、第７図は従来のパスメモリセルを示す
図である。 特許出願人日本電信電話株式会社
Claims (1)
- （１）送信側においてにビットを入力とし２＾Ｎ個の状
態数を有する畳み込み符号器によって符号化された信号
を入力とし、各受信信号の尤度を演算するブランチメト
リック発生回路と、そのブランチメトリック発生回路出
力を入力として、各ステートに対し最も確からしい状態
遷移を選択するＡＣＳ回路と、そのＡＣＳ回路の出力を
入力とし、ｐタイムスロットにおけるパスを記憶するパ
スメモリ回路からなるビタビ復号回路において、上記パ
スメモリ回路はｐ個の記憶回路群からなり、その各記憶
回路は上記ＡＣＳ回路の出力を記憶する第１の機能及び
各々の組の記憶回路内でＡＣＳ回路の出力で示される状
態遷移に対応する記憶内容の転写を行なう第２の機能を
持ち、ある時刻をにおいては第ｉ番目（ｉ＝１〜ｐ）の
記憶回路のみが第１の機能を行ない、他の記憶回路は第
２の機能を行ない、第（ｉ−１）番目の記憶回路から復
号信号を出力し、時刻（ｔ−１）以降においては、第１
の機能を行なう記憶回路は各時刻毎に順次循環的に選択
されることを特徴とするビタビ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326526A JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170725A true JPH02170725A (ja) | 1990-07-02 |
| JP2575854B2 JP2575854B2 (ja) | 1997-01-29 |
Family
ID=18188817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326526A Expired - Fee Related JP2575854B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575854B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337890B1 (en) | 1997-08-29 | 2002-01-08 | Nec Corporation | Low-power-consumption Viterbi decoder |
| US6615388B1 (en) | 1999-09-02 | 2003-09-02 | Nec Corporation | Low power path memory for viterbi decoders |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235529A (ja) * | 1984-05-08 | 1985-11-22 | Fujitsu Ltd | ヴイタビ復号装置 |
-
1988
- 1988-12-23 JP JP63326526A patent/JP2575854B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235529A (ja) * | 1984-05-08 | 1985-11-22 | Fujitsu Ltd | ヴイタビ復号装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337890B1 (en) | 1997-08-29 | 2002-01-08 | Nec Corporation | Low-power-consumption Viterbi decoder |
| US6615388B1 (en) | 1999-09-02 | 2003-09-02 | Nec Corporation | Low power path memory for viterbi decoders |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575854B2 (ja) | 1997-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |