DE4027699A1 - Pulsbreiten-modulations-schaltkreis mit programmierbarem unterfeldsystem - Google Patents

Description

Die Erfindung betrifft einen Pulsbreiten-Modulations-Schaltkreis mit programmierbarem Unterfeldsystem bzw. Teilrahmensystem und insbesondere einen Pulsbreiten-Modulations-Schaltkreis mit programmierbarem Unterfeldsystem, welches ein Feld in Unterfelder unterteilt, so daß sich dieses für die Modulation eignet.

Bei dem herkömmlichen System mit einem Rahmen zur Pulsbreiten-Modulation, wie es in Fig. 8 gezeigt ist, setzt ein Zähler, der mittels Eingangstaktimpulsen einen Aufwärtszählvorgang durchführt, Pulsbreiten-Modulations-Ausgangswellenform zurück, wenn der Zählerwert mit dem Datenregisterwert in Übereinstimmung gebracht worden ist, und setzt die Pulsbreiten-Modulations-Ausgangswellenform mit dem Überlauf des Zählers. Bei einer anderen Ausgestaltung gemäß Fig. 9 werden Wellenformen bereitgestellt, damit sie mit den jeweiligen Bits übereinstimmen und werden gemäß dem Wert des Pulsbreiten-Modulations-Datenregisters addiert.

Bei einem System mit festem Unterfeld zur Pulsbreiten-Modulation, welches wie in Fig. 8 arbeitet, jedoch eine Korrektur mit sechs Bits gemäß Fig. 9 durchführt, bestimmen jeweils feste Wellenformen, die sechs Bits entsprechen, ein Korrekturfeld. Beim herkömmlichen Stand der Technik, welcher ein Feld oder eine Vielzahl von Unterfeldern zur Pulsbreiten-Modulation verwendet, ist jedoch eine Modulation mit verschiedenen Formen unmöglich zu erreichen und der Anwendungsbereich ist somit in nachteiliger Weise beschränkt.

Die Aufgabe der Erfindung besteht darin, einen Pulsbreiten-Modulations-Schaltkreis der eingangs genannten Art so weiterzubilden, daß dieser für zusätzliche Anwendungsbereiche geeignet ist.

Diese Aufgabe wird durch einen Pulsbreiten-Modulations-Schaltkreis gemäß Patentanspruch 1 gelöst.

Bei der in Fig. 1 gezeigten Ausgestaltung des erfindungsgemäßen Schaltkreises sind Systemtaktgeber CK1 und CK2 und ein Rücksetzsignal R mit einem Modulator 50 und einem Zähler 30 verbunden, die mit einem Vergleichs-Korrekturschaltkreis 40 verbunden sind. Die Ausgänge Cm-Co des Steuerschaltkreises 20, der das Steuerregister 20a einschließt, sind mit dem Vergleichs-Korrekturschaltkreis 40 verbunden, der mit einem Pulsbreiten-Modulations-Datenregister 60 und ebenfalls unmittelbar auf einer Seite mit dem Modulator 50 und über ein ODER-Glied 70 auf der anderen Seite verbunden ist, wobei der Modulator 50 Pulsbreiten-Modulationssignale abgibt.

Der Erfindungsgegenstand wird im folgenden anhand eines Ausführungsbeispieles unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 einen Pulsbreiten-Modulations-Schaltkreis mit programmierbarem Unterfeld des vorliegenden Systems nach der Erfindung;

Fig. 2 einen Schaltkreis, der Einzelheiten des Steuerschaltkreises in Fig. 1 zeigt;

Fig. 3 Einzelheiten des Zählers des Zählerschaltkreises in Fig. 1;

Fig. 4 Einzelheiten des Vergleichs-Korrekturschaltkreises in Fig. 1;

Fig. 5 Einzelheiten des Modulatorschaltkreises in Fig. 1;

Fig. 6 beispielshafte Ausgangssignale eines 8-Bit-programmierbaren Unterfeldsystems in Fig. 1;

Fig. 7 die Beziehung zwischen dem Systemtakt und dem Eingangstakt in Fig. 1;

Fig. 8 ein Flußdiagramm eines herkömmlichen Pulsbreiten-Modulationssystems; und

Fig. 9 Wellenformen, die den jeweiligen Bits bei einer herkömmlichen Pulsbreiten-Modulation mit 6 Bits entsprechen.

Die Bezugszeichen in den Fig. bedeuten folgendes:

20 bedeutet einen Steuerschaltkreis, 20a ein Steuerregister, 30 einen Zähler, 40 einen Vergleichs-Korrekturschaltkreis, 50 einen Modulator, 60 ein Pulsbreiten-Modulations-Datenregister, 28, 70, 4R1 und 5R1 ODER-Glieder, 21-23, 31, 4NA, 5NA1-5NA6 NAND-Glieder, 24, 32-36, 4I1-4I6 und 5I11-5I12 Inverter, 25-27, 37, 38, 4N1-4N6 und 5N1-5N3 NOR-Glieder, 29, 39, 4A1-4A3, 5A1 und 5A2 UND-Glieder sowie 4T1-4T4 Übertragungs-Glieder.

Unter Bezugnahme auf die Zeichnungen wird die Erfindung im einzelnen beschrieben.

Fig. 2 zeigt im einzelnen die Ausgestaltung des Steuerschaltkreises 20, wobei Bits des Steuerregisters 20a Steuersignale C0-C6 jeweils über das UND-Glied 29, das ODER-Glied 28, die NOR-Glieder 25-27 den Inverter 24 und die NAND-Glieder 21-23 an den Vergleichs-Korrekturschaltkreis 40 gegeben werden, wobei das Steuersignal C7 stets einen hohen Pegel aufweist. Fig. 3 zeigt Einzelheiten des Zählerschaltkreises 30, dessen Zähler-Eingangsklemme CAINi mit den Eingängen des NOR-Gliedes 38 und des UND-Gliedes 30 verbunden ist, wobei die anderen Eingänge der jeweiligen Glieder mit der Ausgangsklemme des NAND-Gliedes 31 verbunden ist, und die Ausgangsklemme des NOR-Gliedes 38 mit der Zählerausgangsklemme CAOUTi über einen Inverter 35 und auch mit dem Eingang des NOR-Gliedes 37 zusammen mit dem Ausgang des UND-Gliedes 39 und einem Rücksetzanschluß R verbunden ist. Der Ausgang des NOR-Gliedes 37 ist mit einem Systemtaktgeber CK1 und auch mit den Eingängen der Inverter 32 und 34 über einen Inverter 33 verbunden, und der Ausgang des Inverters 34 ist mit dem Ausgang des NOR-Gliedes 37 auf einer Seite und mit dem Ausgang des Inverters 32 und einem Systemtaktgeber CK2 verbunden.

Die Ausgänge der Inverter 32 und 33 sind mit dem Eingang des NAND-Gliedes 31 zusammen mit dem umgekehrten Rücksetzsignal RB verbunden, während der Ausgang des NAND-Gliedes 31 mit den Eingängen des NOR-Gliedes 38 und UND-Gliedes 39 auf einer Seite und mit einer Klemme CNTi über einen Inverter 36 verbunden ist. Die Klemmen CAINi, CAOUTi und CNTi sind jeweils mit dem Vergleichs-Korrekturschaltkreis 40 verbunden. Der Zähler 30 in Fig. 1 umfaßt Zähler der vorgenannten Ausgestaltung mit einer der Anzahl von Bits entsprechenden Anzahl.

Fig. 4 zeigt die ins einzelne gehende Konstruktion des Vergleichs-Korrekturschaltkreises 40 in Fig. 1, wobei eine Steuersignalklemme Ci, die mit dem Steuerschaltkreis 20 verbunden ist, mit den Ausgängen der Inverter 4I2 und 4I4 und auch mit dem Eingang des NOR-Gliedes 4N1 und den Ausgängen der Inverter 4I3 und 4I5 über einen Inverter 4I1 verbunden wird. Die Eingangs- und Ausgangsklemmen CAINi und CAOUTi des Zählers 30 sind mit den Ausgängen der Inverter 4I3 und 4I4 bzw. mit den Eingängen der Inverter 4I2 und 4I5 verbunden. Wenn das Steuersignal "1" ist, wird der Überfluß UCAi-1 von einem Übertragungsglied 4T2 empfangen, um an dem Ausgang des Inverters 4I2 das Signal UCAi zu erzeugen; wenn das Steuersignal "0" ist wird der Überlauf LCAi+1 eines höheren Bits über den Eingang des Inverters 4I3 empfangen, um das Signal LCAi über ein Übertragungsglied 4T3 zu erzeugen. Der Ausgang des NOR-Gliedes 4N1 und der umgekehrte Ausgang über den Inverter 4I6 steuern die Übertragungsglieder 4T1-4T4 und sind mit den Eingängen entsprechender UND-Glieder 4A1 und 4A2 und eines NOR-Gliedes 4N6 verbunden. Der Ausgang des UND-Gliedes 4A1, das an seinem anderen Eingang den Eingangstakt CLK erhält und der Ausgang eines anderen UND-Gliedes 4A2 sind mit dem Eingang eines NOR-Gliedes 4N3 verbunden, dessen Ausgang mit dem Eingang eines NOR-Gliedes 4N2 verbunden ist.

Der Ausgang CNTi des Zählers 30 und der Ausgang CMEi+1 eines höheren Zählers sind zusammen mit den beiden Eingängen eines NOR-Gliedes 4N5 verbunden, dessen Ausgang zusammen mit dem Ausgang des NOR-Gliedes 4N1 an den Eingang eines NOR-Gliedes 4N6 gelegt sind, dessen Ausgang CMEi mit einer Klemme CMEi-1 eines niedereren Zählers verbunden ist. Der Ausgang CNTi des Zählers 30 ist zusammen mit dem Ausgang PMDRi des Pulsbreiten-Modulations-Datenregisters 60 als Eingang an das NAND-Glied 4NA und das ODER-Glied 4R1 gelegt.

Der Ausgang des NAND-Gliedes 4NA ist mit dem Eingang des NOR-Gliedes 4N4 und auch zusammen mit dem Ausgang des ODER-Gliedes 4R1 mit dem Eingang des UND-Gliedes 4A3 verbunden, dessen Ausgang und der Ausgang des NOR-Gliedes 4N3 zusammen an den Eingang des NOR-Gliedes 4N2 gelegt sind, damit es ein Equivalentsignal EQi abgibt. Das Steuersignal Ci, welches dem Ausgang des Inverters 4I4 zugeführt wird, gelangt auch zu dem Eingang des UND-Gliedes 4A2 und des NOR-Gliedes 4N4. Ebenfalls ist der Ausgang CMEi+1 eines höheren Zählers mit dem Eingang des NOR-Gliedes 4N4 verbunden, das ein Korrektursignal CMPi an den Eingang des CMP-ODER-Gliedes 70 liefert. Der Vergleichs-Korrekturschaltkreis 40 in Fig. 1 umfaßt Vergleichs-Korrekturschaltkreise der vorgenannten Ausgestaltung die in der Anzahl angeschlossen sind, die derjenigen der Bits entspricht.

Fig. 5 zeigt im einzelnen die Ausgestaltung eines Modulators 50, dessen einer Eingang CMP zum Empfang von Signalen, die sich aus einer ODER-Operation von Korrektursignalen CMPo-DMPm ergeben, die von dem Vergleichs-Korrekturschaltkreis 40 geliefert werden, über einen Inverter 5I1 mit einem Eingang eines NAND-Gliedes 5NA1 und auch mit einem Eingang eines NAND-Gliedes 5NA2 verbunden ist, wobei die anderen Eingänge der NAND-Glieder 5NA1 und 5NA2 beide mit einer Klemme EDM verbunden sind. Der Ausgang des NAND-Gliedes 5NA2 ist mit dem Ausgang eines mit einer Klemme UCAm verbundenen Inverters 5I5 und auch mit den Eingängen des NOR-Gliedes 5N1 und des NAND-Gliedes 5NA3 verbunden. Eine Rücksetzklemme R ist mit dem anderen Eingang des NOR-Gliedes 5N1 und auch mit dem anderen Eingang des NAND-Gliedes 5NA3 und einer umgekehrten Rücksetzklemme RB über einen Inverter 5I2 verbunden. Ein Eingangstakt CLK wird den entsprechenden Eingängen der NAND-Glieder 5NA5 und 5NA6 zugeführt. Der Eingangstakt CLK liegt an den entsprechenden Eingängen der NAND-Glieder 5NA5 und 5NA6. Der Ausgang des NAND-Gliedes 5NA6, dessen anderer Eingang mit einem Systemtakt CK1 verbunden ist, ist über einen Inverter 5I10 mit den jeweiligen Eingängen des NAND-Gliedes 5NA3 und des NOR-Gliedes 5N1 verbunden; der Ausgang des NAND-Gliedes 5NA5, dessen anderer Eingang mit einem Systemtakt CK2 verbunden ist, ist über einen Inverter 5I9 mit den Ausgängen von Invertern 5I7 und 5I4 und des NAND-Gliedes 5NA1 verbunden. Der Taktgeber CK2 ist mit dem Ausgang eines Inverters 5I12 und dem Eingang des NAND-Gliedes 5NA5 und auch mit den jeweiligen Ausgängen der Inverter 5I3 und 5I8 verbunden.

Der Ausgang des NAND-Gliedes 5NA3 ist mit einem seiner Eingänge über den Inverter 5I6 und auch über Inverter 5I7 und 5I8 mit entsprechenden Eingängen des ODER-Gliedes 5R1 und UND-Gliedes 5A2 verbunden. Der Ausgang des NOR-Gliedes 5N1 ist mit einem seiner eigenen Eingänge über einen Inverter 5I3 und auch über den Inverter 5I4 mit dem anderen Eingang des ODER-Gliedes 5R1 verbunden, und der Ausgang des NAND-Gliedes 5NA1 ist zusammen mit dem Ausgang des ODER-Gliedes 5R1 mit den Eingängen des NAND-Gliedes 5NA4 und auch mit einem Eingang des UND-Gliedes 5A2 verbunden. Der Ausgang des NAND-Gliedes 5NA4 und der Systemtaktgeber CK1 sind mit entsprechenden Eingängen des UND-Gliedes 5NA1 verbunden. Der Ausgang des UND-Gliedes 5A2, dessen Eingänge jeweils Systemtakte CK1 und die Ausgänge der Inverter 5I8 und des NAND-Gliedes 5NA1 erhalten, ist zusammen mit dem Ausgang des NOR-Gliedes 5NA2 mit dem NOR-Glied 5N3 mit dessen zwei Eingängen verbunden. Der Ausgang des NOR-Gliedes 5N2, dessen Eingänge jeweils die Ausgänge des UND-Gliedes 5A1 und des NOR-Gliedes 5N3 erhalten, ist über die Inverter 5I11 und 5I12 mit dem Systemtaktgeber CK2 verbunden und gibt auch einen Pulsbreiten-Modulationsausgang ab.

Bei der oben beschriebenen Ausgestaltung der Erfindung mit Zählern 30 und Vergleichs-Korrekturschaltkreisen 40 jeweils in der Anzahl, die der Anzahl von Bits entspricht, werden der Steuerschaltkreis 20, das Pulsbreiten-Modulations-Datenregister 60 und der Modulator 50, die Betriebsweise und erzielten Wirkungen unter Bezugnahme auf die Zeichnungen erläutert.

Es wird auf einen Pulsbreiten-Modulationsschaltkreis mit programmierbarem Unterfeldsystem mit 8 Bit gemäß Fig. 1 Bezug genommen, wobei der Steuerschaltkreis 20 wie in Fig. 1 die Anzahl von Unterfeldern durch die Bit-Daten des Steuerregisters 20a bestimmt und Steuersignale in Übereinstimmung mit der Anzahl von Unterfeldern erzeugt, wie es in der folgenden Tabelle (1) gezeigt ist.

Tabelle 1

Bestimmen der Anzahl von Unterfeldern und Ausgangszuständen des Steuerschaltkreises

Wie in Fig. 3 dargestellt ist, erhält der Zählerschaltkreis 30 Taktimpulse von dem Vergleichs-Korrekturschaltkreis 40, um Aufzählungen und Überlaufrückführungen zu dem Schaltkreis 40 durchzuführen.

Der Vergleichs-Korrekturschaltkreis 40, der in Fig. 4 gezeigt ist, erhält Steuersignale C7-C0 von dem Steuerschaltkreis 20 und bestimmt die Verbindungsfolge des Zählers 30.

Wenn beispielsweise die Zahl des Unterfeldes 1 beträgt, wird der Zähler in üblicher Weise verbunden. Bei Empfang des Taktes CLK werden Verbindungen in der Folge CNB0-CNB1 . . . -CNB7 vorgenommen, um für den Modulator 50 den Ausgang UCAm zu ergeben. Wenn die Anzahl der Unterfelder 8 beträgt, d. h. wenn das Steuersignal C7-C0 gleich "11111000" ist und das Taktsignal CLK erhalten wird, werden Verbindungen in der Folge CNB3-CNB4- . . . -CNB7 vorgenommen, um den Überlaufausgang UCAm eines Aufwärtszählers zu erhalten, und der Überlaufausgang UCAm wird wieder an den Zähler CNB2-CNB1- CNB0 gelegt, um das Zählen durchzuführen.

Bei den Steuersignalen C7-C0 werden "1" Bits für die Pulsbreiten-Modulationsdaten der Unterfelder verwendet, während "0" Bits zum Bestimmen der Korrekturunterfelder verwendet werden.

Das Unterfelddatenbit erzeugt ein Äquivalentsignal EQ1 derart, daß das Pulsbreiten-Modulationsdatenbit mit dem Wert des Zählers 30 zur Angleichung verglichen wird und dann zum Vergleich mit dem nächstfolgenden Bit fortschreitet, und erzeugt das endgültige Äquivalentsignal EQM an dem höheren Bit HSB (Bit 7), um dieses als Ausgang an den Modulatorschaltkreis 50 zu geben.

Ferner erhält jedes Bit, wenn Ci=1 bei dem Steuersignal C7-C0 ist, den Takt oder den Überlauf UCAi des niedereren Bits, um es an den Zähler 30 zu geben, und erhält einen Überlauf von dem Zähler 30, um ein Ausgangssignal UCAi zu erzeugen; wenn jedoch Ci=0 ist, wird das höhere Bit UCAm (HSB) des Aufwärtszählers oder der Überlauf LCAi+I des höheren Bits erhalten, damit es dem Zähler 30 zugeführt wird, und der Überlauf des Zählers 30 wird erhalten, um das Signal LCAi zu erzeugen.

Wenn die Werte des Zählers 30 und des Pulsbreiten-Modulations-Datenregisters 60 die gleiche "1" aufweisen und die höheren Zählerwerte der Korrekturbits alle "0" sind, erzeugt das Bit zum Bestimmen des Korrekturunterfeldes das Korrektursignal CMPi und führt eine ODER-Operation bei CMP-ODER-Gliedern 70 durch, um das Korrektursignal CMP zu erzeugen.

Der Modulator 50 in Fig. 5 erhält den höchsten Bitüberlauf UCAm des Vergleichs-Korrekturschaltkreises 40, um einen Aus­ gangs(Anfangswert) festzusetzen und das Äquivalentsignal EQM zu erhalten, um den Ausgang zurückzusetzen. Wenn jedoch "CMP=1" ist, korrigiert das Korrektursignal den Pulsbreiten-Modulations-Datenwert um einen Zyklus (Eingangstakt), um den Ausgang zurückzusetzen.

Fig. 8 zeigt die jeweiligen Ausgänge für die Anzahl von Unterfeldern, die "4" oder "8" sind, wenn das Pulsbreiten-Modulations-Datenregister (60) den Wert 85 (16) [85 (16) = 1000 0101 (2)] aufweist.

In Fig. 7, die ein Beispiel für die Systemtaktgeber CK1 und CK2 und einen Eingangstaktgeber CLX zeigt, ist der Eingangstakt CLK das Signal eines Systemtaktes dividiert durch N und die Taktzeitabstimmung ist dargestellt, wenn die Länge des "hohen" Pegels einem Systemtakt gleicht.

Bei dem vorgenannten, erfindungsgemäßen Pulsbreiten-Modulationsschaltkreis mit programmierbarem Unterfeld werden die Unterfelder hergestellt, so daß sie zur Pulsbreiten-Modulation programmierbar sind, so daß eine Hardware eine Modulation in verschiedenen Formen zusätzlich zu den herkömmlichen Funktionen durchführen kann. Bei der Anwendung für eine Mikrocomputereinheit (MCU) kann der Einsatz für unterschiedliche Zwecke zu verschiedenen Abwandlungen für Ersatzfunktionen führen, und, wenn nicht gleichzeitig verwendet, dann kann der Schaltkreis verwendet werden, um wie eine Anzahl von Pulsbreiten-Modulationsschaltkreisen zu arbeiten.

Claims (1)

1. Pulsbreiten-Modulationsschaltkreis mit programmierbarem Unterfeldsystem, gekennzeichnet durch
   einen Steuerschaltkreis (20) zum Erzeugen von Steuersignalen (Cm-C0) in Übereinstimmung mit der Anzahl von Unterfeldern;
   ein Impulsbreiten-Modulationsdatenregister (60), um Impulsbreiten-Modulationsdaten zu speichern;
   einen Vergleichs-Korrekturschaltkreis (40), der Steuersignale (Cm-C0) von dem Schaltkreis (20) erhält, um die Folge von Verbindungen des Zählers zu bestimmen und dann den Wert eines Zählers (30) mit dem Wert des Registers (60) zu vergleichen, um Überlaufe (UCAm-UCA0 und LCAm- LCA0) unter der Steuerung der Steuersignale (Cm-C0) zu erzeugen und auch gleichzeitig Korrektursignale (CMPm-CMP0) zu erzeugen;
   einen Zähler (30) zum Bestimmen der Folge von Verbindungen mittels des Schaltkreises (40) und zum Aufwärts­ zählen, um den Überlauf an den Schaltkreis (40) zurückzugeben;
   ein (CMP-ODER) Gatter (70) für eine ODER-Verknüpfung der Korrektursignale (CMPm-CMP0), die in dem Schaltkreis (40) erzeugt worden sind; und
   einen Modulator (50), der den höchsten Bitüberlauf (UCAm) erhält, um den Pulsbreiten-Modulationsausgang festzusetzen, und dann ein Equivalentsignal (EQm) erhält, um den Ausgang zurückzusetzen, und auch das Korrektursignal (CMP) von dem Schaltkreis (70) erhält, um einen Korrekturausgang zu liefern.