JPH09246926A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPH09246926A JPH09246926A JP4717296A JP4717296A JPH09246926A JP H09246926 A JPH09246926 A JP H09246926A JP 4717296 A JP4717296 A JP 4717296A JP 4717296 A JP4717296 A JP 4717296A JP H09246926 A JPH09246926 A JP H09246926A
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- JP
- Japan
- Prior art keywords
- flop
- output
- flip
- delay time
- input
- Prior art date
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- Pending
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- Synchronizing For Television (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロックパルスからの時間遅れの少ないタイ
ミングパルスの出力を得る。 【解決手段】 リセット信号で初期設定された後クロッ
ク信号を計数するカウンタ３と、上記カウンタ出力信号
をデコードするデコーダ４と、前記リセット信号でリセ
ットされ、前記デコーダ出力信号でセットされるラッチ
回路と、前記ラッチ回路出力がクロック入力端子に入力
され、Ｄ入力端子に固定電圧が与えられた第１のＤ形フ
リップフロップ１４と、クロック入力端子に前記クロッ
ク信号が入力され、Ｄ入力端子に前記第１のＤ形フリッ
プフロップ１４の出力が入力される第２のＤ型フリップ
フロップ１５とを備え、前記第２のＤ形フリップフロッ
プ１５の反転出力を前記第１のＤ形フリップフロップ１
４のリセット端子に入力し、前記第２のＤ形フリップフ
ロップ１５出力端子から信号を取り出す構成とすること
で、クロック信号の立ち上がりからの遅延時間が少ない
タイミングパルスを発生させる。
ミングパルスの出力を得る。 【解決手段】 リセット信号で初期設定された後クロッ
ク信号を計数するカウンタ３と、上記カウンタ出力信号
をデコードするデコーダ４と、前記リセット信号でリセ
ットされ、前記デコーダ出力信号でセットされるラッチ
回路と、前記ラッチ回路出力がクロック入力端子に入力
され、Ｄ入力端子に固定電圧が与えられた第１のＤ形フ
リップフロップ１４と、クロック入力端子に前記クロッ
ク信号が入力され、Ｄ入力端子に前記第１のＤ形フリッ
プフロップ１４の出力が入力される第２のＤ型フリップ
フロップ１５とを備え、前記第２のＤ形フリップフロッ
プ１５の反転出力を前記第１のＤ形フリップフロップ１
４のリセット端子に入力し、前記第２のＤ形フリップフ
ロップ１５出力端子から信号を取り出す構成とすること
で、クロック信号の立ち上がりからの遅延時間が少ない
タイミングパルスを発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期しており、かつ、クロック信号からの時間遅れが少な
いタイミングパルスを発生する装置に関する。
期しており、かつ、クロック信号からの時間遅れが少な
いタイミングパルスを発生する装置に関する。
【０００２】
【従来の技術】図３の従来回路図において、１はリセッ
ト信号１ａとしての水平同期信号が入力される入力端
子、２はクロック信号２ａの入力端子、３はクロック信
号２ａを計数するカウンタ、４，５はカウンタ３のカウ
ント値をデコードするデコーダ、６，７，８，９はラッ
チ回路を構成するＮＡＮＤ回路、１０は信号極性を反転
するためのインバータ、１１はＡＮＤ回路、１２は信号
出力端子である。
ト信号１ａとしての水平同期信号が入力される入力端
子、２はクロック信号２ａの入力端子、３はクロック信
号２ａを計数するカウンタ、４，５はカウンタ３のカウ
ント値をデコードするデコーダ、６，７，８，９はラッ
チ回路を構成するＮＡＮＤ回路、１０は信号極性を反転
するためのインバータ、１１はＡＮＤ回路、１２は信号
出力端子である。
【０００３】図３の回路動作を図４の動作波形を用いな
がら説明する。ここで、図４の動作波形は、ゲート通過
後の遅延時間を１ｔｐｄと定義し、フリップフロップ通
過後の遅延時間を３ｔｐｄとして説明する。
がら説明する。ここで、図４の動作波形は、ゲート通過
後の遅延時間を１ｔｐｄと定義し、フリップフロップ通
過後の遅延時間を３ｔｐｄとして説明する。
【０００４】カウンタ３において、入力端子１から入力
される水平同期信号の立ち上がり後入力端子２から与え
られるクロック信号２ａがカウントされる。デコーダ４
において、クロック信号２ａのＮ番目の立ち上がりがデ
コードされる。ここで、クロック信号２ａからの遅延時
間を求めると、デコーダ４がカウンタ出力の最下位ビッ
トを読みとっていると設定したとき、カウンタを構成す
るフリップフロップの遅延時間３ｔｐｄとデコーダを構
成するゲートの遅延時間１ｔｐｄとから、デコーダ４出
力でのクロック信号２ａからの遅延時間は４ｔｐｄが導
き出される。前記デコーダ４の出力はＮＡＮＤ回路７に
入力される。水平同期信号１ａで初期設定されない限り
ＮＡＮＤ回路７の出力は前記デコーダ４の出力と同等の
ものが出力される。また、ＮＡＮＤ回路６，７で構成さ
れるラッチ回路の遅延時間は１ｔｐｄであり、前記デコ
ーダ４での遅延時間４ｔｐｄと合わせて５ｔｐｄであ
る。よって、ＮＡＮＤ回路７出力は遅延時間を有する波
形７ａとなる。次に、デコーダ５はクロック信号２ａの
（Ｎ＋１）番目をデコードする。ここで、クロック信号
２ａからの遅延時間を求めると、デコーダ５がカウンタ
の最下位ビットを読みとると設定したとき、デコーダ５
の出力での遅延時間は４ｔｐｄとなる。デコーダ５の出
力はＮＡＮＤ回路９に入力され、水平同期信号で初期設
定されない限りＮＡＮＤ回路９の出力からはデコーダ５
の出力と同等の出力が取り出される。ＮＡＮＤ回路９の
出力はインバータ１０に入力され、ＮＡＮＤ回路９出力
を反転する。ここで、ＮＡＮＤ回路８，９で構成される
ラッチ回路とインバータ１０の遅延時間合計を求めると
２ｔｐｄとなり、前記デコーダ５での遅延時間と合わせ
て６ｔｐｄとなる。インバータ１０の出力は遅延時間を
考慮して波形１０ａとなる。次に、ＮＡＮＤ回路７の出
力とインバータ１０の出力を入力とするＡＮＤ回路１１
の出力は、クロック信号２ａのＮ番目で立ち上がり、
（Ｎ＋１）番目で立ち下がりとなるパルス波形１２ａと
なる。ここで、ＡＮＤ回路１１での遅延時間は１ｔｐｄ
であり、クロック信号２ａの立ち上がりから出力端子１
２までの遅延時間は、立ち上がり時のＮ番目で６ｔｐ
ｄ、立ち下がり時の（Ｎ＋１）番目で７ｔｐｄとなる。
される水平同期信号の立ち上がり後入力端子２から与え
られるクロック信号２ａがカウントされる。デコーダ４
において、クロック信号２ａのＮ番目の立ち上がりがデ
コードされる。ここで、クロック信号２ａからの遅延時
間を求めると、デコーダ４がカウンタ出力の最下位ビッ
トを読みとっていると設定したとき、カウンタを構成す
るフリップフロップの遅延時間３ｔｐｄとデコーダを構
成するゲートの遅延時間１ｔｐｄとから、デコーダ４出
力でのクロック信号２ａからの遅延時間は４ｔｐｄが導
き出される。前記デコーダ４の出力はＮＡＮＤ回路７に
入力される。水平同期信号１ａで初期設定されない限り
ＮＡＮＤ回路７の出力は前記デコーダ４の出力と同等の
ものが出力される。また、ＮＡＮＤ回路６，７で構成さ
れるラッチ回路の遅延時間は１ｔｐｄであり、前記デコ
ーダ４での遅延時間４ｔｐｄと合わせて５ｔｐｄであ
る。よって、ＮＡＮＤ回路７出力は遅延時間を有する波
形７ａとなる。次に、デコーダ５はクロック信号２ａの
（Ｎ＋１）番目をデコードする。ここで、クロック信号
２ａからの遅延時間を求めると、デコーダ５がカウンタ
の最下位ビットを読みとると設定したとき、デコーダ５
の出力での遅延時間は４ｔｐｄとなる。デコーダ５の出
力はＮＡＮＤ回路９に入力され、水平同期信号で初期設
定されない限りＮＡＮＤ回路９の出力からはデコーダ５
の出力と同等の出力が取り出される。ＮＡＮＤ回路９の
出力はインバータ１０に入力され、ＮＡＮＤ回路９出力
を反転する。ここで、ＮＡＮＤ回路８，９で構成される
ラッチ回路とインバータ１０の遅延時間合計を求めると
２ｔｐｄとなり、前記デコーダ５での遅延時間と合わせ
て６ｔｐｄとなる。インバータ１０の出力は遅延時間を
考慮して波形１０ａとなる。次に、ＮＡＮＤ回路７の出
力とインバータ１０の出力を入力とするＡＮＤ回路１１
の出力は、クロック信号２ａのＮ番目で立ち上がり、
（Ｎ＋１）番目で立ち下がりとなるパルス波形１２ａと
なる。ここで、ＡＮＤ回路１１での遅延時間は１ｔｐｄ
であり、クロック信号２ａの立ち上がりから出力端子１
２までの遅延時間は、立ち上がり時のＮ番目で６ｔｐ
ｄ、立ち下がり時の（Ｎ＋１）番目で７ｔｐｄとなる。
【０００５】
【発明が解決しようとする課題】本発明のパルス発生装
置は、クロック信号２ａの立ち上がりからタイミングパ
ルス１２ａの立ち上がり及び立ち下がりまでの遅延時間
を、短くすることを目的とする。
置は、クロック信号２ａの立ち上がりからタイミングパ
ルス１２ａの立ち上がり及び立ち下がりまでの遅延時間
を、短くすることを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のパルス発生装置は、リセット信号１ａで初
期設定された後にクロック信号２ａを計数するカウンタ
３と、上記カウンタ出力信号をデコードするデコーダ４
と、前記リセット信号１ａでリセットされ、前記デコー
ダ出力信号でセットされるラッチ回路と、前記ラッチ回
路出力がクロック入力端子に入力され、Ｄ入力端子に固
定電圧が与えられた第１のＤ形フリップフロップ１４
と、クロック入力端子に前記クロック信号２ａが入力さ
れ、Ｄ入力端子に前記第１のＤ形フリップフロップ１４
の出力が入力される第２のＤ型フリップフロップ１５
と、を具備し、前記第２のＤ形フリップフロップ１５の
反転出力を前記第１のＤ形フリップフロップ１４のリセ
ット端子に入力し、前記第２のＤ形フリップフロップ１
５出力端子から信号を取り出す構成を有する。
に、本発明のパルス発生装置は、リセット信号１ａで初
期設定された後にクロック信号２ａを計数するカウンタ
３と、上記カウンタ出力信号をデコードするデコーダ４
と、前記リセット信号１ａでリセットされ、前記デコー
ダ出力信号でセットされるラッチ回路と、前記ラッチ回
路出力がクロック入力端子に入力され、Ｄ入力端子に固
定電圧が与えられた第１のＤ形フリップフロップ１４
と、クロック入力端子に前記クロック信号２ａが入力さ
れ、Ｄ入力端子に前記第１のＤ形フリップフロップ１４
の出力が入力される第２のＤ型フリップフロップ１５
と、を具備し、前記第２のＤ形フリップフロップ１５の
反転出力を前記第１のＤ形フリップフロップ１４のリセ
ット端子に入力し、前記第２のＤ形フリップフロップ１
５出力端子から信号を取り出す構成を有する。
【０００７】
【発明の実施の形態】以下、図１に示す回路構成図を用
いながら、本発明のパルス発生装置の一実施の形態につ
いて説明する。
いながら、本発明のパルス発生装置の一実施の形態につ
いて説明する。
【０００８】図１において、１は水平同期信号の入力端
子、２はＶＣＯなどの発振器の出力からのクロック信号
２ａを入力する端子、３は、水平同期信号１ａで初期設
定され、前記クロック信号２ａを計数するカウンタ、４
は、前記カウンタ３の出力をデコードするデコーダ、６
と７のＮＡＮＤ回路は水平同期信号１ａで初期設定され
るラッチ回路、１３は前記ラッチ回路６と７の出力を入
力とするインバータ、１４は前記インバータ１３出力を
入力とし、リセット入力端子から入力される信号で初期
設定されるフリップフロップ、１５は、前記フリップフ
ロップ１４の出力１４ＱａをＤ入力とし、前記クロック
信号２ａをクロック信号入力とするフリップフロップ、
１２は出力端子である。
子、２はＶＣＯなどの発振器の出力からのクロック信号
２ａを入力する端子、３は、水平同期信号１ａで初期設
定され、前記クロック信号２ａを計数するカウンタ、４
は、前記カウンタ３の出力をデコードするデコーダ、６
と７のＮＡＮＤ回路は水平同期信号１ａで初期設定され
るラッチ回路、１３は前記ラッチ回路６と７の出力を入
力とするインバータ、１４は前記インバータ１３出力を
入力とし、リセット入力端子から入力される信号で初期
設定されるフリップフロップ、１５は、前記フリップフ
ロップ１４の出力１４ＱａをＤ入力とし、前記クロック
信号２ａをクロック信号入力とするフリップフロップ、
１２は出力端子である。
【０００９】次に、図２に示す動作波形を用いながら回
路の動作を説明する。ゲート１個当りの遅延時間を１ｔ
ｐｄとし、フリップフロップ１個当りの遅延時間を３ｔ
ｐｄとして説明する。
路の動作を説明する。ゲート１個当りの遅延時間を１ｔ
ｐｄとし、フリップフロップ１個当りの遅延時間を３ｔ
ｐｄとして説明する。
【００１０】カウンタ３は水平同期信号１ａで初期設定
され、クロック信号２ａを計数する。次に、デコーダ４
で（Ｎ−１）番目のクロック信号２ａの立ち上がりをデ
コードする。ここで、クロック信号２ａからの遅延時間
を求めるとデコーダ４がカウンタ３の最下位ビットを読
みとっているものとして、フリップフロップの遅延時間
３ｔｐｄ、ゲートの遅延時間１ｔｐｄと合わせてデコー
ダ４の出力での遅延時間は４ｔｐｄとなる。次に、ラッ
チ回路６、７に入力される。ここで、水平同期信号１ａ
がパルス入力動作をしなければ、ＮＡＮＤ７の出力から
は（Ｎ−１）番目のデコード値が出力される。ラッチ回
路の遅延時間は、ゲート遅延分の１ｔｐｄである。（Ｎ
−１）番目のデコード値はインバータ１３に入力され
る。ここで、インバータ１３での遅延時間は、ゲート遅
延分の１ｔｐｄである。前記インバータ１３の出力はフ
リップフロップ１４のクロック入力となり、（Ｎ−１）
番目のデコード値の立ち上がりで出力端子１４Ｑが立ち
上がり、前記フリップフロップ１４の出力１４Ｑａがフ
リップフロップ１５に入力され、前記カウンタ３のクロ
ック信号２ａをクロック信号とし、出力端子１５Ｑ電圧
はＮ番目のクロック信号２ａで立ち上がる。前記フリッ
プフロップ１４は出力１５Ｑの反転出力で初期設定され
るためクロック信号２ａの（Ｎ−１）番目で立ち上が
り、Ｎ番目で立ち下がる波形１４Ｑａを得る。ここで、
フリップフロップ１４における遅延時間を求めると３ｔ
ｐｄとなり、前記インバータ１３までの遅延時間と合わ
せて９ｔｐｄとなる。また、フリップフロップ１５はフ
リップフロップ１４の出力１４Ｑａを入力とし、前記カ
ウンタ３に入力されるクロック信号２ａをクロック信号
とするため出力１５Ｑからはクロック信号２ａのＮ番目
で立ち上がり、（Ｎ＋１）番目で立ち下がるパルスを得
る。よって動作波形１２ａを得る。ここで出力端子１２
におけるクロック信号２ａの立ち上がりからの遅延時間
を求めると、フリップフロップ１５は前記カウンタ３に
入力されるクロック信号２ａをクロック信号とするため
フリップフロップ１５による遅延時間３ｔｐｄのみとな
る。従って、水平同期信号１ａの入力でカウンタ３は初
期設定されるため、水平同期信号１ａの周期でクロック
パルス２ａのＮ番目で立ち上がり、（Ｎ＋１）番目で立
ち下がるタイミングパルス１２ａを得ることができ、ク
ロック信号２ａの立ち上がりからの各遅延時間は３ｔｐ
ｄである。
され、クロック信号２ａを計数する。次に、デコーダ４
で（Ｎ−１）番目のクロック信号２ａの立ち上がりをデ
コードする。ここで、クロック信号２ａからの遅延時間
を求めるとデコーダ４がカウンタ３の最下位ビットを読
みとっているものとして、フリップフロップの遅延時間
３ｔｐｄ、ゲートの遅延時間１ｔｐｄと合わせてデコー
ダ４の出力での遅延時間は４ｔｐｄとなる。次に、ラッ
チ回路６、７に入力される。ここで、水平同期信号１ａ
がパルス入力動作をしなければ、ＮＡＮＤ７の出力から
は（Ｎ−１）番目のデコード値が出力される。ラッチ回
路の遅延時間は、ゲート遅延分の１ｔｐｄである。（Ｎ
−１）番目のデコード値はインバータ１３に入力され
る。ここで、インバータ１３での遅延時間は、ゲート遅
延分の１ｔｐｄである。前記インバータ１３の出力はフ
リップフロップ１４のクロック入力となり、（Ｎ−１）
番目のデコード値の立ち上がりで出力端子１４Ｑが立ち
上がり、前記フリップフロップ１４の出力１４Ｑａがフ
リップフロップ１５に入力され、前記カウンタ３のクロ
ック信号２ａをクロック信号とし、出力端子１５Ｑ電圧
はＮ番目のクロック信号２ａで立ち上がる。前記フリッ
プフロップ１４は出力１５Ｑの反転出力で初期設定され
るためクロック信号２ａの（Ｎ−１）番目で立ち上が
り、Ｎ番目で立ち下がる波形１４Ｑａを得る。ここで、
フリップフロップ１４における遅延時間を求めると３ｔ
ｐｄとなり、前記インバータ１３までの遅延時間と合わ
せて９ｔｐｄとなる。また、フリップフロップ１５はフ
リップフロップ１４の出力１４Ｑａを入力とし、前記カ
ウンタ３に入力されるクロック信号２ａをクロック信号
とするため出力１５Ｑからはクロック信号２ａのＮ番目
で立ち上がり、（Ｎ＋１）番目で立ち下がるパルスを得
る。よって動作波形１２ａを得る。ここで出力端子１２
におけるクロック信号２ａの立ち上がりからの遅延時間
を求めると、フリップフロップ１５は前記カウンタ３に
入力されるクロック信号２ａをクロック信号とするため
フリップフロップ１５による遅延時間３ｔｐｄのみとな
る。従って、水平同期信号１ａの入力でカウンタ３は初
期設定されるため、水平同期信号１ａの周期でクロック
パルス２ａのＮ番目で立ち上がり、（Ｎ＋１）番目で立
ち下がるタイミングパルス１２ａを得ることができ、ク
ロック信号２ａの立ち上がりからの各遅延時間は３ｔｐ
ｄである。
【００１１】
【発明の効果】本発明のパルス発生装置は、クロック信
号２ａの立ち上がりからの遅延時間を３ｔｐｄとしたタ
イミングパルス１２ａを得ることができる。
号２ａの立ち上がりからの遅延時間を３ｔｐｄとしたタ
イミングパルス１２ａを得ることができる。
【図１】本発明の一実施の形態に関わる回路図
【図２】図１の主要部の動作波形図
【図３】従来のパルス発生装置の回路図
【図４】図３の主要部の動作波形図
１ リセット信号の入力端子 ２ クロック信号の入力端子 ３ カウンタ ４，５ デコーダ ６，７，８，９ ＮＡＮＤ回路 １０ インバータ １１ ＡＮＤ回路 １２ 出力端子 １３ インバータ １４，１５ フリップフロップ
Claims (1)
- 【請求項１】 リセット信号で初期設定された後クロッ
ク信号を計数するカウンタと、上記カウンタ出力信号を
デコードするデコーダと、前記リセット信号でリセット
され、前記デコーダ出力信号でセットされるラッチ回路
と、前記ラッチ回路出力がクロック入力端子に入力さ
れ、Ｄ入力端子に固定電圧が与えられた第１のＤ形フリ
ップフロップと、クロック入力端子に前記クロック信号
が入力され、Ｄ入力端子に前記第１のＤ形フリップフロ
ップの出力が入力された第２のＤ型フリップフロップ
と、を具備し、前記第２のＤ形フリップフロップの反転
出力を前記第１のＤ形フリップフロップのリセット端子
に入力し、前記第２のＤ形フリップフロップ出力端子か
ら信号を取り出すことを特徴とするパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4717296A JPH09246926A (ja) | 1996-03-05 | 1996-03-05 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4717296A JPH09246926A (ja) | 1996-03-05 | 1996-03-05 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246926A true JPH09246926A (ja) | 1997-09-19 |
Family
ID=12767656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4717296A Pending JPH09246926A (ja) | 1996-03-05 | 1996-03-05 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
-
1996
- 1996-03-05 JP JP4717296A patent/JPH09246926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
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