JP2005198272A - 出力信号を安定して生成する同期化回路 - Google Patents

Abstract

【課題】本発明はクロックの周波数の差異に関係なく、出力信号を安定して生成する同期化回路に関するものである。
【解決手段】本発明による同期化回路は、第１クロックに同期された入力信号を受け入れて、前記入力信号が第２クロックの遷移に同期することができるように前記入力信号の状態を貯蔵した後、前記第２クロックの遷移に同期した出力信号を生成する。本発明によれば、第１クロックに同期された入力信号が前記第１クロックより低い周波数を有する第２クロックに安定して同期する。
【選択図】図８

Description

本発明は同期化回路に関するものであって、さらに詳細には第１クロックの遷移に同期した入力信号が第２クロックの遷移に同期することができるようにする同期化回路に関するものである。

一つのシステム内に、互いに異なるクロックを要する回路が存在することがある。一つのシステム内で複数のクロックを使用しようとする時、システムの安定した動作のために、入力信号を互いに異なるクロックに同期化することが必要である。

ここで、同期化とは、入力信号を受け入れて複数個のクロックの遷移に同期した出力信号をして生成することを意味する。同期化回路とは、入力信号を複数個のクロックに対して安定して同期化することができる回路を意味する。

入力信号の周期がＴ１であり、クロックの周期がＴ２であるフリップフロップを仮定すれば、次のような関係が成り立つ。Ｔ１＞Ｔ２である関係が成り立つ場合には、前記フリップフロップは前記入力信号を受け入れて前記クロックの遷移（ｔｒａｎｓｉｔｉｏｎ）に同期した出力信号を安定して生成する。しかし、Ｔ１＜Ｔ２である関係が成り立つ場合には、前記入力信号は前記クロックの遷移に同期せず、消えることになる。

入力信号が第１クロックの遷移に同期した長い周期のパルス信号といえば、前記入力信号は前記第１クロックより高い周波数を有する短い周期の第２クロックの遷移に同期して出力信号を生成する。前記入力信号が中間に消える問題は生成しない。なぜなら、前記入力信号の周期が前記第２クロックの周期より長いためである。すなわち、前記入力信号がハイの区間で、少なくとも一回以上前記第２クロックの遷移（例えば、ロー−ハイ遷移）があるためである。

しかし、入力信号が第１クロックの遷移に同期した短い周期のパルス信号とすれば、前記入力信号は、前記第１クロックより低い周波数を有する長い周期の第２クロックの遷移に同期せず、消えることになる。なぜなら、前記入力信号がハイである区間で前記第２クロックの遷移と一回も接しない可能性があるためである。

したがって、第１クロックの遷移に同期した入力信号が第２クロックの遷移に同期して出力信号を安定して生成する同期化回路が必要である。

本発明は、上述の問題点を解決するために提案されたものであって、本発明の目的は、第１クロックの遷移に同期した短い周期の入力信号が、前記第１クロックより低い周波数を有する第２クロックの遷移に同期して出力信号を安定して生成する同期化回路を提供することにある。

上述の技術的課題を達成するための本発明による同期化回路は、第１周波数を有する第１クロックの遷移に同期した入力信号が、第２周波数を有する第２クロックの遷移に同期することができるようにする回路である。

前記同期化回路は、第１クロックの遷移に同期した入力信号と、前記入力信号を受け入れて第１信号を生成し、前記生成された第１信号が第２クロックの遷移に同期することができるように前記第１信号を貯蔵し、そして第２信号がフィードバックされて前記第１信号を初期化する入力装置と、前記第１信号を受け入れて前記第２クロックの遷移に同期して第３信号を出す第１フリップフロップと、前記第３信号を受け入れて前記第２クロックの遷移に同期して前記第２信号を出す第２フリップフロップと、前記第３信号と前記第２信号とを受け入れて出力信号を生成するパルス生成器とを含むことを特徴とする。

この実施形態において、前記第１クロックは前記第２クロックより周波数より高いことを特徴とする。

この実施形態において、前記入力装置は、前記入力信号を受け入れてセット信号を出すか、前記第２信号がフィードバックされてリセット信号を出すか、または前記第１信号がフィードバックされて維持信号を出す入力信号処理器と、前記セット信号を受け入れて前記第１クロックの遷移に同期して前記第１信号を生成し、前記維持信号を受け入れて前記第１信号が第２クロックの遷移に同期することができるように前記第１信号を貯蔵し、そして前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第１信号を初期化する第３フリップフロップとを含むことを特徴とする。

この実施形態において、前記入力信号処理器は、前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサとを含むことを特徴とする。

この実施形態において、前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば、前記セット信号を生成することを特徴とする。

この実施形態において、前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ前記第１信号がフィードバックされて前記維持信号を生成することを特徴とする。

本発明による同期化回路の他の一面は、第１クロックの遷移に同期した入力信号と、 第１信号がフィードバックされて前記第１クロックの遷移に同期して第２信号を出す第１フリップフロップと、前記入力信号を受け入れて第３信号を生成し、前記第３信号が第２クロックの遷移に同期することができるように第３信号を貯蔵し、そして前記第２信号を受け入れて前記第３信号を初期化する入力装置と、前記第３信号を受け入れて前記第２クロックの遷移に同期して第４信号を出す第２フリップフロップと、前記第４信号を受け入れて前記第２クロックの遷移に同期して前記第１信号を出す第３フリップフロップと、前記第４信号および前記第１信号を受け入れて出力信号を生成するパルス生成器とを含むことを特徴とする。

この実施形態において、前記第１クロックは前記第２クロックより周波数より高いことを特徴とする。

この実施形態において、前記入力装置は、前記入力信号を受け入れてセット信号を出すか、前記第２信号を受け入れてリセット信号を出すか、または前記第３信号がフィードバックされて維持信号を出す入力信号処理器と、前記セット信号を受け入れて前記第１クロックの遷移に同期して前記第３信号を生成し、前記維持信号を受け入れて前記第３信号が第２クロックの遷移に同期することができるように前記第３信号を貯蔵し、そして前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第２信号を初期化する第４フリップフロップとを含むことを特徴とする。

この実施形態において、前記入力信号処理器は、前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサとを含む。

この実施形態において、前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば、前記セット信号を生成することを特徴とする。

この実施形態において、前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ、前記第２信号がフィードバックされて前記維持信号を生成することを特徴とする。

この実施形態において、前記第１乃至第４フリップフロップは、Ｄフリップフロップであることを特徴とする。

本発明による同期化回路のまた他の一面は、第１クロックの遷移に同期された入力信号と、少なくとも一つの以上のフリップフロップが直列に連結され、第１信号がフィードバックされて前記第１クロックの遷移に同期して第２信号を生成する第１フリップフロップグループと、前記入力信号を受け入れて第３信号を生成し、前記第３信号が第２クロックの遷移に同期することができるように前記第３信号を貯蔵し、そして前記第２信号を受け入れて前記第３信号を初期化する入力装置と、前記第３信号を受け入れて前記第２クロックの遷移に同期して第４信号を出す第２フリップフロップと、少なくとも一つ以上のフリップフロップが直列に連結され、前記第４信号を受け入れて前記第２クロックの遷移に同期して前記第１信号を出す第３フリップフロップグループと、前記第４信号および前記第３フリップフロップグループに属するフリップフロップの出力端から生成される信号を受け入れて出力信号を生成するパルス生成器とを含むことを特徴とする。

この実施形態において、前記第１クロックは前記第２クロックより周波数より高いことを特徴とする。

この実施形態において、前記入力装置は、前記入力信号を受け入れてセット信号を出すか、前記第２信号を受け入れてリセット信号を出すか、または前記第３信号がフィードバックされて維持信号を出す入力信号処理器と、前記セット信号を受け入れて前記第１クロックの遷移に同期して第３信号を生成し、前記維持信号を受け入れて前記第３信号が第２クロックの遷移に同期することができるように前記第３信号を貯蔵し、前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第３信号を初期化する第４フリップフロップとを含むことを特徴とする。

この実施形態において、前記入力信号処理器は、前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサとを含むことを特徴とする。

この実施形態において、前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば、前記セット信号を生成することを特徴とする。

この実施形態において、前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ、前記第３信号がフィードバックされて前記維持信号を生成することを特徴とする。

この実施形態において、前記第1乃至第４フリップフロップは、Ｄフリップフロップであることを特徴とする。

本発明によれば、第１クロックと第２クロックの周波数の差異に関係なく、前記第１および第２クロックの遷移に安定して同期した出力信号を生成することができる。そして入力信号にグリッチが生成された場合に前記グリッチによって回路が誤動作することを防止することができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるだけの詳細な説明のために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。

図１は複数個のクロックを要する同期化回路に対する概念図である。前記同期化回路は内部回路（図示せず）を動作させるための複数個のクロック（ＣＬＫ１乃至ＣＬＫｎ）が存在する。ここで複数個のクロックは互いに異なる周波数を有する。前記同期化回路は前記クロックの周波数の差に関係なく、前記クロックに安定して同期した出力信号Ｏｕｔｐｕｔを生成することを目的とする。

図２は三つのフリップフロップで構成された非常に簡単な同期化回路を示す。前記同期化回路１は第１クロックＣＬＫ１に同期する一つのフリップフロップ１０と第２クロックＣＬＫ２に同期する二つのフリップフロップ１１、１２で構成される。

図３は図２に示した同期化回路で第２クロックが第１クロックより周波数が高い場合を示すタイミング図である。図３を参照して前記同期化回路１に対する動作を説明すれば次の通りである。

入力信号Ｉｎｐｕｔは第１クロックＣＬＫ１に同期された信号である。

前記第１フリップフロップ１０は前記入力信号Ｉｎｐｕｔを受け入れて前記第１クロックＣＬＫ１のロー−ハイ遷移に同期した第１信号Ｑ１を出力する。前記第１信号Ｑ１は前記入力信号Ｉｎｐｕｔがハイの状態で前記第１クロックＣＬＫ１のロー−ハイ遷移に同期されてローからハイに変わる。前記第１信号Ｑ１は前記入力信号Ｉｎｐｕｔがローである前記第１クロックＣＬＫ１の次のロー−ハイ遷移に同期してハイからローに変わる。

前記第２フリップフロップ１１は、前記第１信号Ｑ１が入力されて第２クロックＣＬＫ２のロー−ハイ遷移に同期した第２信号Ｑ２を出力する。前記第２信号Ｑ２は、前記第１信号Ｑ１がハイである状態で前記第２クロックＣＬＫ２のロー−ハイ遷移に同期してローからハイに変わる。前記第２信号Ｑ２は、前記第１信号Ｑ１がローである前記第２クロックＣＬＫ２の次のロー−ハイ遷移に同期してハイからローに変わる。

前記第３フリップフロップ１２は、前記第２信号Ｑ２が入力されて前記第２クロックＣＬＫ２のロー−ハイ遷移に同期した出力信号Ｏｕｔｐｕｔを生成する。前記第３フリップフロップ１２は、前記第１信号Ｑ１が前記第２クロックＣＬＫ２に安定して同期することができるように追加されたものである。前記第２信号Ｑ２は、前記第２クロックＣＬＫ２のセットアップｓｅｔｕｐまたはホールド（ｈｏｌｄ）条件に従って、期待しない信号（以下、グリッチ（ｇｌｉｔｃｈ）という）が生成することがあるからである。前記出力信号Ｏｕｔｐｕｔは、前記第３フリップフロップ１２の追加によって前記第１クロックＣＬＫ１だけではなく、第２クロックＣＬＫ２に対しても安定して同期する。

図３の例のように、低い周波数のクロックの遷移に同期した長い周期の信号が高い周波数のクロックの遷移に同期される場合には、信号が消える問題が生成しない。なぜなら、信号の周期がクロックの周期より長いためである。

図４は、図２に示した同期化回路で第１クロックが第２クロックより周波数が高い場合を示すタイミング図である。図４のタイミング図による前記同期化回路１に対する動作は、図３での説明の通りである。

図４を参照すれば、第２信号Ｑ２が消える現象が生成する。これは高い周波数のクロックＣＬＫ１に同期されて短いパルス幅を有する第1信号Ｑ１が長い周期のクロックＣＬＫ２に同期されるためである。すなわち、図４に示したように、前記第１信号Ｑ１がハイである区間の間に、前記第２クロックＣＬＫ２のロー−ハイ遷移が一回も生成しないことがあるためである。図４のような現像を防止するためには、前記第１信号Ｑ１のパルス幅が前記第２クロックＣＬＫ２の周期より長くなるようにする手段が必要である。

図５は、同期化回路の他の実施形態を示す回路図である。図５を参照すれば、同期化回路２は、三つのフリップフロップ２０、２１、２２で構成された簡単な回路である。前記同期化回路２は、第１クロックＣＬＫ１に同期される一つのフリップフロップ２０と第２クロックＣＬＫ２に同期する二つのフリップフロップ２１、２２で構成される。

前記同期化回路２は、常にデータ‘１’が入力される。前記同期化回路２は、データ‘１’を受け入れて入力信号Ｉｎｐｕｔのロー−ハイ遷移に同期してデータを出力する。一方、前記同期化回路２は出力信号Ｏｕｔｐｕｔをフィードバックして前記第１フリップフロップ２０を初期化する手段を含む。すなわち前記第1フリップフロップ２０は、リセットピンＲＳＴを要する。

図６は、図５に示した同期化回路で入力信号が正常に生成された場合を示すタイミング図である。図６を参照して前記同期化回路２に対する動作を説明すれば次の通りである。

前記第１フリップフロップ２０は常にデータ‘１’が入力される。前記第１フリップフロップ１０は、入力信号Ｉｎｐｕｔのロー−ハイ遷移に同期して第１信号Ｐ１を出力する。前記第１信号Ｐ１は、前記入力信号Ｉｎｐｕｔのロー−ハイ遷移に同期してローからハイに変わる。

前記第２フリップフロップ２１は、前記第１信号Ｐ１が入力されてクロックＣＬＫのロー−ハイ遷移に同期した第２信号Ｐ２を出力する。前記第２信号Ｐ２は、前記第１信号Ｐ１がハイである状態で前記クロックＣＬＫのロー−ハイ遷移に同期してローからハイに変わる。前記第２信号Ｐ２は、前記第１信号Ｐ１がローである状態で前記クロックＣＬＫのロー−ハイ遷移に同期してハイからローに変わる。

前記第３フリップフロップ２２は、前記第２信号Ｐ２が入力されて前記クロックＣＬＫのロー−ハイ遷移に同期した出力信号Ｏｕｔｐｕｔを生成する。前記出力信号Ｏｕｔｐｕｔは、前記第２信号Ｐ２がハイの状態で前記クロックＣＬＫのロー−ハイ遷移に同期してローからハイに変わる。前記出力信号Ｏｕｔｐｕｔは、前記第２信号Ｐ２がローの状態で前記クロックＣＬＫのロー−ハイ遷移に同期してハイからローに変わる。前記第３フリップフロップ２２は、前記第１信号Ｐ１が前記クロックＣＬＫに安定して同期することができるように追加されたものである。

前記出力信号Ｏｕｔｐｕｔは、前記第１フリップフロップ２０にフィードバックされる。フィードバックされた前記出力信号Ｏｕｔｐｕｔは、前記第１フリップフロップ２０のリセットピンＲＳＴに入力される。前記第１信号Ｐ１は、前記出力信号Ｏｕｔｐｕｔが入力されるとハイからローに変わる。

図７は、図５に示した同期化回路で正常でない入力信号が生成した場合を示すタイミング図である。図７に示したように、前記入力信号Ｉｎｐｕｔにグリッチが生成した場合に、期待しない出力信号Ｏｕｔｐｕｔが生成することがある。

前記入力信号Ｉｎｐｕｔのグリッチに応答して第１信号Ｐ１もローからハイに変わる。第２信号Ｐ２は、クロックＣＬＫのロー−ハイ遷移に同期されて生成あいる。出力信号Ｏｕｔｐｕｔは、前記第２信号Ｐ２より１サイクル遅延される。一方、前記出力信号Ｏｕｔｐｕｔは、フィードバックされる。前記第１信号Ｐ１は、前記出力信号Ｏｕｔｐｕｔの入力によってハイからローに変わる。

図５のような構造を有する同期化回路２は、図７に示したように、期待しないグリッチの入力によって出力信号が生成して回路の誤動作現像が生成することがある。

図８は、本発明による同期化回路の望ましい実施形態を示すブロック図である。本発明による同期化回路３は、第１クロックと第２クロックの周波数の差異に関係なく、そしてグリッチによる影響なしに安定して前記第１および第２クロックの遷移に同期した出力信号を生成する。

本発明による同期化回路３は、フリップフロップ１１０、１２０、１３０、１４０、入力信号処理器２００、およびパルス生成器３００を含む。前記同期化回路３は、入力信号Ｉｎｐｕｔおよび互いに異なる周波数を有する第１および第２クロックＣＬＫ１、ＣＬＫ２が入力されて出力信号Ｏｕｔｐｕｔを生成する。ここで、前記入力信号Ｉｎｐｕｔは、前記第１クロックの遷移に同期した信号である。

図８を参照すれば、前記第１および第２フリップフロップ１１０、１２０は、第１クロックＣＬＫ１に同期し、前記第３および第４フリップ１３０、１４０は第２クロックＣＬＫ２に同期する。ここで、前記第１クロックＣＬＫ１は、前記第２クロックＣＬＫ２より高い周波数を有すると仮定する。

前記第１フリップフロップ１１０は、前記第４フリップフロップ１４０からフィードバックされた第４信号Ｓ４が入力される。前記第１フリップフロップ１１０は、前記第４信号Ｓ４がフィードバックされて第１クロックＣＬＫ１のロー−ハイ遷移に同期して第１信号Ｓ１を出す。

前記入力信号処理器２００は、前記第１フリップフロップ１１０と前記第２フリップフロップ１２０との間に連結される。前記入力信号処理器２００は、前記第１信号Ｓ１を受け入れればデータ‘０’を出す。前記入力信号処理器２００は、前記入力信号Ｉｎｐｕｔを受け入れればデータ‘１’を出す。前記入力信号処理器は、前記第１信号Ｓ１と前記入力信号Ｉｎｐｕｔを同時に受け入れればデータ‘１’を出力する。そして前記入力信号処理器２００は、前記第１信号Ｓ１および前記入力信号Ｉｎｐｕｔの入力がなければ、前記第２信号Ｓ２がフィードバックされて前記第２信号Ｓ２を出す。

図９Ａは、前記入力信号処理器２００の実施形態を示す回路図である。前記入力信号Ｓ１が入力される。前記入力信号処理器２００は、二つのマルチプレクサ２０１、２０２で構成される。

前記第１マルチプレクサ２０１は、前記第１フリップフロップ１１０から第１信号Ｓ１が入力される。前記第１マルチプレクサ２０１は、前記第１信号Ｓ１に従ってデータ‘０’または前記第２フリップフロップ１２０からフィードバックされた第２信号Ｓ２を選択する。前記第１信号Ｓ１がハイであれば、データ‘０’が選択され、ローであれば前記第２信号Ｓ２が選択される。

前記第２マルチプレクサ２０２は、前記入力信号Ｉｎｐｕｔに従ってデータ‘１’または前記第１マルチプレクサ２０１から出力された値を選択する。前記入力信号Ｉｎｐｕｔがハイであれば、データ‘１’が選択され、ローであれば、前記第１マルチプレクサ２０１から出力された値が選択される。

図９Ｂは、第１信号Ｓ１または入力信号Ｉｎｐｕｔの状態に従って入力信号処理器から出力される信号Ｓ０を示す図表である。前記入力信号処理器２００は、前記第１信号Ｓ１および前記入力信号Ｉｎｐｕｔが全部ローである場合に前記第２信号Ｓ２を出力する。前記入力信号処理器２００は、前記第１信号Ｓ１がローであり、前記入力信号Ｉｎｐｕｔがハイである場合にデータ‘１’を出力する。前記入力信号処理器２００は、前記第１信号Ｓ１がハイであり、前記入力信号Ｉｎｐｕｔがローである場合にデータ‘０’を出力する。前記入力信号処理器２００は、前記第１信号Ｓ１および前記入力信号Ｉｎｐｕｔが全部ハイである場合にデータ‘１’を出力する。

再び図８を参照すれば、前記第２フリップフロップ１２０は、前記入力信号処理器２００から出力される値Ｓ０が入力される。前記第２フリップフロップ１２０は、前記出力値Ｓ０が入力されて第１クロックＣＬＫ１のロー−ハイ遷移に同期されて第２信号Ｓ２を出力する。

前記第２フリップフロップ１２０は、前記入力信号処理器２００からデータ‘０’が入力されればデータ‘０’を出力し、データ‘１’が入力されればデータ‘１’を出力する。そしてフィードバックされた第２信号Ｓ２が入力されれば、元々の第２信号の状態をそのまま維持する。

前記第２フリップフロップ１２０は、前記入力信号Ｉｎｐｕｔの変化を貯蔵する。すなわち、入力信号Ｉｎｐｕｔがローからハイに変われば、前記第２信号Ｓ２は、前記第１クロックＣＬＫ１のロー−ハイ遷移に同期されてローからハイに変わる。前記第２信号Ｓ２は、前記第１信号Ｓ１がローからハイに変わる前までハイ状態を維持する。前記第２信号Ｓ２がハイ状態を維持することによって、前記第２信号Ｓ２は前記第２クロックの遷移に少なくとも一回以上は同期されることができる。前記第１信号Ｓ１がローからハイに変われれば、前記第２信号Ｓ２は前記第１クロックＣＬＫ１のロー−ハイ遷移に同期してハイからローに変わる。

前記第３フリップフロップ１３０は、前記第２フリップフロップ１２０から第２信号Ｓ２が入力される。前記第３フリップフロップ１３０は、前記第２信号Ｓ２が入力されて第２クロックＣＬＫ２のロー−ハイ遷移に同期して第３信号Ｓ３を出力する。第２信号Ｓ２は、第１クロックＣＬＫ１に対しては同期した信号であるが、第２クロックＣＬＫ２に対しては同期していない信号である。しかし前記第２信号Ｓ２は、前記第１信号Ｓ１がローからハイに変わる前までハイ状態を維持する過程で前記第２クロックＣＬＫ２の周期より長い周期を有するようになる。したがって、第２信号Ｓ２は、第２クロックＣＬＫ２の周期より長いので、前記第３フリップフロップ１３０の出力端で消えることは決して生成ない。

前記第４フリップフロップ１４０は、前記第３フリップフロップ１３０から第３信号Ｓ３が入力される。前記第４フリップフロップ１４０は、前記第３信号Ｓ３が入力されて前記第２クロックＣＬＫ２のロー−ハイ遷移に同期されて第４信号Ｓ４を出力する。

前記第３信号Ｓ３は、前記第２クロックＣＬＫ２に対するセットアップｓｅｔｕｐおよびホールド条件に従ってグリッチが生成することがある。したがって、前記第３信号Ｓ３が前記第２クロックＣＬＫ２に対して安定して同期化するために、追加のフリップフロップがさらに必要である。前記第４フリップフロップ１４０は、前記第３信号Ｓ３を安定して同期化するために追加されたフリップフロップである。

前記パルス生成器３００は、前記第３信号Ｓ３および前記第４信号Ｓ４が入力されて出力信号Ｏｕｔｐｕｔを生成する。前記パルス生成器３００は、内部構造に従って、期待した形状の波形を生成することができる。

図１０Ａは、パルス生成器の簡単な実施形態を示す回路図であり、図１０Ｂは、パルス生成器のタイミング図である。前記パルス生成器３００は、一つのインバータ３０１と一つのＡＮＤゲート３０２で構成される。前記インバータ３０１は、前記第３フリップフロップ１３０から第３信号Ｓ３が入力されて反転された信号／Ｓ３を出力する。前記ＡＮＤゲート３０２は、前記反転信号／Ｓ３および第４信号Ｓ４が入力される。前記ＡＮＤゲート３０２は、前記信号／Ｓ３、／Ｓ４の状態が全部ハイである区間でパルスを生成する。

図１１は、図８の同期化回路に対するタイミング図である。図１１を参照して前記同期化回路３の動作を説明すれば次の通りである。

入力信号Ｉｎｐｕｔは、第１クロックＣＬＫ１に同期された信号である。

第1段階で、第２信号Ｓ２は、前記入力信号Ｉｎｐｕｔがハイの状態で第１クロックＣＬＫ１のロー−ハイ遷移に同期してローからハイに変わる。前記第２信号Ｓ２は、フィードバックされる。したがって、前記第２信号Ｓ２は、前記入力信号Ｉｎｐｕｔがロー状態で前記第１クロックＣＬＫ１の次のロー−ハイ遷移に同期してハイからローに変わる。前記第２信号Ｓ２はハイ状態を続いて維持する。

第２段階で、第３信号Ｓ３は、前記第２信号Ｓ２がハイである状態で前記第２クロックＣＬＫ２のロー−ハイ遷移に同期してローからハイに変わる。

第３段階で、第４信号Ｓ４は、前記第３信号Ｓ３がハイの状態で前記第２クロックＣＬＫ２のロー−ハイ遷移に同期してローからハイに変わる。前記第４信号Ｓ４はフィードバックされる。

第４段階で、前記第１信号Ｓ１はフィードバックされた前記第４信号Ｓ４がハイの状態で前記第１クロックＣＬＫ１のロー−ハイ遷移に同期してローからハイに変わる。

第５段階で、前記第２信号Ｓ２は、前記第１信号Ｓ１がハイの状態で前記第１クロックＣＬＫ１のロー−ハイ遷移に同期してハイからローに変わる。

第６段階で、前記第３信号Ｓ３は、前記第２信号Ｓ２がローの状態で前記第２クロックＣＬＫ２のロー−ハイ遷移に同期してハイからローに変わる。

第７段階で、前記第４信号Ｓ４は、前記第３信号Ｓ３がローの状態で前記第２クロックＣＬＫ２のロー−ハイ遷移に同期してハイからローに変わる。

第８段階で、前記第１信号Ｓ１、前記第４信号Ｓ４がローの状態で前記第１クロックＣＬＫ１のロー−ハイ遷移に同期してハイからローに変わる。

第９段階で、前記パルス生成器３００、前記第３信号Ｓ３と前記第４信号Ｓ４が入力されて出力信号Ｏｕｔｐｕｔを生成する。前記生成された出力信号Ｏｕｔｐｕｔは、前記第１クロックＣＬＫ１および前記第２クロックＣＬＫ２に同期された安定した信号である。

一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲を逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に限局されて決めらるものではなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なことによって決めなければならない。

複数個のクロックを要する同期化回路に対する概念図である。 図１の同期化回路に対する実施形態を示す回路図である。 図２で第２クロックが第１クロックより高い周波数を有する場合に対するタイミング図である。 図２で第１クロックが第２クロックより高い周波数を有する場合に対するタイミング図である。 図１の同期化回路に対する他の実施形態を示す回路図である。 図５で正常な入力信号が入力された場合に対するタイミング図である。 図５で正常でない入力信号が入力された場合に対するタイミング図である。 本発明による同期化回路の実施形態を示すブロック図である。 図８の入力信号処理器に対する実施形態を示す回路図である。 図８の入力信号処理器の入出力信号に対する状態を示す図表である。 図８のパルス生成器に対する実施形態を示す回路図である。 図８のパルス生成器の入出力信号に対するタイミング図である。 図８の同期化回路に対するタイミング図である。

符号の説明

１，２，３…同期化回路
１０,１１,１２,２０,２１，２２，１１０，１２０，１３０，１４０…フリップフロップ
２００…入力信号処理器
２０１，２０２…マルチプレクサ
３００…パルス生成器

Claims (20)

1. 同期化回路において、
   第１クロックの遷移に同期した入力信号と、
   前記入力信号を受け入れて第１信号を生成し、前記生成された第１信号が第２クロックの遷移に同期することができるように前記第１信号を貯蔵し、そして第２信号がフィードバックされて前記第１信号を初期化する入力装置と、
   前記第１信号を受け入れて前記第２クロックの遷移に同期して第３信号を出す第１フリップフロップと、
   前記第３信号を受け入れて前記第２クロックの遷移に同期して前記第２信号を出す第２フリップフロップと、
   前記第３信号と前記第２信号を受け入れて出力信号を生成するパルス生成器と
   を含むことを特徴とする同期化回路。
2. 前記第１クロックは、前記第２クロックより周波数が高いことを特徴とする請求項１に記載の同期化回路。
3. 前記入力装置は、
   前記入力信号を受け入れてセット信号を出すか、前記第２信号がフィードバックされてリセット信号を出すか、または前記第１信号がフィードバックされて維持信号を出す入力信号処理器と、
   前記セット信号を受け入れて前記第１クロックの遷移に同期して前記第１信号を生成し、前記維持信号を受け入れて前記第１信号が第２クロックの遷移に同期することができるように前記第１信号を貯蔵し、そして前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第１信号を初期化する第３フリップフロップと
   を含むことを特徴とする請求項１に記載の同期化回路。
4. 前記入力信号処理器は、
   前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、
   前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサと
   を含むことを特徴とする請求項３に記載の同期化回路。
5. 前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば前記セット信号を生成することを特徴とする請求項４に記載の同期化回路。
6. 前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ前記第１信号がフィードバックされて前記維持信号を生成することを特徴とする請求項４に記載の同期化回路。
7. 同期化回路において、
   第１クロックの遷移に同期された入力信号と、
   第１信号がフィードバックされて前記第１クロックの遷移に同期されて第２信号を出す第１フリップフロップと、
   前記入力信号を受け入れて第３信号を生成し、前記第３信号が第２クロックの遷移に同期することができるように第３信号を貯蔵し、そして前記第２信号を受け入れて前記第３信号を初期化する入力装置と、
   前記第３信号を受け入れて前記第２クロックの遷移に同期されて第４信号を出す第２フリップフロップと、
   前記第４信号を受け入れて前記第２クロックの遷移に同期されて前記第１信号を出す第３フリップフロップと、
   前記第４信号および前記第１信号を受け入れて出力信号を生成するパルス生成器と
   を含むことを特徴とする同期化回路。
8. 前記第１クロックは、前記第２クロックより周波数より高いことを特徴とする請求項７に記載の同期化回路。
9. 前記入力装置は、
   前記入力信号を受け入れてセット信号を出すか、前記第２信号を受け入れてリセット信号を出すか、または前記第３信号がフィードバックされて維持信号を出す入力信号処理器と、
   前記セット信号を受け入れて前記第１クロックの遷移に同期して前記第３信号を生成し、前記維持信号を受け入れて前記第３信号が第２クロックの遷移に同期しることができるように前記第３信号を貯蔵し、そして前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第２信号を初期化する第４フリップフロップと
   を含むことを特徴とする請求項７に記載の同期化回路。
10. 前記入力信号処理器は、
    前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、
    前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサとを含むことを特徴とする請求項９に記載の同期化回路。
11. 前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば、前記セット信号を生成することを特徴とする請求項１０に記載の同期化回路。
12. 前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ、前記第２信号がフィードバックされて前記維持信号を生成することを特徴とする請求項１０に記載の同期化回路。
13. 前記第１乃至第４フリップフロップは、Ｄフリップフロップであることを特徴とする請求項９に記載の同期化回路。
14. 同期化回路において、
    第１クロックの遷移に同期された入力信号と、
    少なくとも一つの以上のフリップフロップが直列に連結され、第１信号がフィードバックされて前記第１クロックの遷移に同期して第２信号を生成する第１フリップフロップグループと、
    前記入力信号を受け入れて第３信号を生成し、前記第３信号が第２クロックの遷移に同期することができるように前記第３信号を貯蔵し、そして前記第２信号を受け入れて前記第３信号を初期化する入力装置と、
    前記第３信号を受け入れて前記第２クロックの遷移に同期して第４信号を出す第２フリップフロップと、
    少なくとも一つ以上のフリップフロップが直列に連結され、前記第４信号を受け入れて前記第２クロックの遷移に同期して前記第１信号を出す第３フリップフロップグループと、
    前記第４信号および前記第３フリップフロップグループに属するフリップフロップの出力端から生成される信号を受け入れて出力信号を生成するパルス生成器と
    を含むことを特徴とする同期化回路。
15. 前記第１クロックは、前記第２クロックより周波数より高いことを特徴とする請求項１４に記載の同期化回路。
16. 前記入力装置は、
    前記入力信号を受け入れてセット信号を出すか、前記第２信号を受け入れてリセット信号を出すか、または前記第３信号がフィードバックされて維持信号を出す入力信号処理器と、
    前記セット信号を受け入れて前記第１クロックの遷移に同期して第３信号を生成し、前記維持信号を受け入れて前記第３信号が第２クロックの遷移に同期することができるように前記第３信号を貯蔵し、そして前記リセット信号を受け入れて前記第１クロックの遷移に同期して前記第３信号を初期化する第４フリップフロップと
    を含むことを特徴とする請求項１４に記載の同期化回路。
17. 前記入力信号処理器は、
    前記第２信号の制御に従ってデータ‘０’を選択して前記リセット信号を生成する第１マルチプレクサと、
    前記入力信号の制御に従ってデータ‘１’を選択して前記セット信号を生成する第２マルチプレクサとを含むことを特徴とする請求項１６に記載の同期化回路。
18. 前記入力信号処理器は、前記入力信号と前記第２信号が同時に入力されれば前記セット信号を生成することを特徴とする請求項１７に記載の同期化回路。
19. 前記入力信号処理器は、前記入力信号および前記第２信号の入力がなければ、前記第３信号がフィードバックされて前記維持信号を生成することを特徴とする請求項１７に記載の同期化回路。
20. 前記第１乃至第４フリップフロップは、Ｄフリップフロップであることを特徴とする請求項１６に記載の同期化回路。
    

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