JPH0241018A - パルス遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、高画質化や高音質化を目的としたデジタル
信号処理を行なうテレビジョン受像機などに適用して好
適なパルス遅延回路に間する。

「従来の技術」 近年、テレビジョン受像機は高画質化、高音質化が進み
、そのため映像信号や音声信号などがデジタル信号に変
換された後、信号処理されている。

このようなデジタル信号処理を行なうテレビジョン受１
１１１１においては、フレームパルス信号やラインパル
ス信号を数クロック遅延させて信号処理のタイミングを
制御するためのタイミング信号を生成している。

このタイミング信号は、第３図に示すようなパルス遅延
回路１０を用いて生成される。

パルス遅延回路、１０はＤ型のフリップフロップＤを、
遅延させたいクロック数ｎと同し数だけ縦続接続したｎ
段のシフトレジスタで構成されている。

二のようなパルス遅延回路１０において、入力端子１１
からパルス信号ａがＤフリップフロップＤＩに供給され
ると、入力端子１２から供給されるクロック信号Ｃが立
ち上がるタイミングで出力端子Ｑからパルス信号ａと同
じレベルの信号が出力される。

ＤフリップフロップＤＩから出力された信号ａは次段に
設けろているＤフリップフロップＤ２のデータ端子に供
給され、次のクロック信号Ｃが立ち上がると同時にＤフ
リップフロップＤ３に向けて出力される。

このようにして、ｎりａツク目に終段のＤフリップフロ
ップＤｎから導出された出力端子１３にｎクロック遅延
されたパルス信号ａが出力される。

「発明が解決しようとする課題」 ところで、上述した構成においては、遅延させるクロッ
ク数ｎと同数のＤフリップフロップが必要となる。

そのため、遅延させるクロック数ｎが大きくなるにつれ
て、素子数が増えるため、パルス遅延回Ｙ：１１０が大
型化する間Ｕがある。

また、各Ｄフリップフロップにクロック信号Ｃを供給し
なければならないため、素子数が増大した場合、クロッ
ク信号の駆動能力を上げなければならない。

素子数が増大すると、今度は各Ｄフリツブフロッ１間に
時間的なずれが生じる虞れがある。

そこで、この発明ではこのような従来の問題点を構成簡
単に解決したものであって、少ない素子数で容易に所望
のクロック数だけ信号を遅延することができるパルス遅
延回路を堤案するものである。

「課題を解決するための手段」 上述の問題点を解決するため、この発明においては、予
め設定されているクロック数だけ入力パルス信号を遅延
させるパルスＪ！！延回路において、クロック数からデ
ータ値を予め設定でき、データ値までロードされた後、
カウントを開始するカウンタと、 データのロード及びカウント開始を制御するカウンタ制
御手段とをｎＩＩ！シたことを特徴とするものである。

「作　用」 この構成において、第１図に示すようにパルス遅延回路
ｌでは、ますカウンタ２に所望値がデータとしてロード
される。

次に、カウンタ制御手段３に供給されるパルス信号ａに
基づいて、カウンタ２のカウント動作が開始する。

カウンタ２はデータ値から最大値までカウントを（〒い
、最大値となると、出力端子７から予め設定されている
クロック数だけ遅延されたパルス信号ａを出力する。

これと同時に、カウンタ１１６手段３はカウンタ２を予
め設定されているデータ値まで再びロードさせる。

したがって、カウンタ２は容易に予め設定されているク
ロック数だけパルス信号ａを遅延させることができる。

「実　施　例」 続いて、この発明に係るパルス遅延回路の一例を第１図
以下を参照して詳細に説明する。

第１図はｎりａツク、例えば５０クロック入力パルス信
号を遅延させるパルス遅延回路を示す回路図である。

同図に示すようにパルス遅延回路ｌはデータ設定が可能
なカウンタ２と、カウンタＩＪ　１１手段であるＤフリ
ップフロップ３とインバータ４で構成されている。

カウンタ２は６ビツ）（Ａ−Ｆ）のカウンタであり、最
大６３（２進数表現では１１１１１１）までカウントで
きる。

このようなカウンタ２において、例えば５０クロツク遅
延させるためにはデータｅとして１３（６３−５０）を
２進数で表わした００１１０１がロード端子Ａ−Ｆに予
め設定（ロード）される。

カウンタ２は端子６から供給されるクロック信号Ｃを基
準クロックとしてカウントされろ。

カウンタ２のロードイネーブル端子Ｌｏにハイレベル信
号が供給されたときにはカウントが開始され、ローレベ
ル信号が入力された場合はデータがロードされる。

最大値、この場合６３までカウントされると、出力端子
Ｔからハイレベル信号が出力される。

Ｄフリッププロップ３はリセット付きＤ型フリップフロ
ップであり、端子５から構成される装置パル７１８号、
例えばフレームの１５１ｆｆ始を表わすフレームパルス
信号ａがローレベルになると、Ｄフリップフロップ３は
リセットされ反転出力ζはハイレベル信号となる。

また、この反転出力ζはこのＤフリップフロップ３のデ
ータ入力りにも供給される。

Ｄフリップフロップのクロック端子ＣＫには上述したカ
ウンタ２の出力信号ｄが供給される。

このような構成のパルス遅延回路ｌにおいて、フレーム
パルス信号＆を５０クロツク遅延させる動作を第２図の
タイミングチャートを参照して説明する。

まず、フレームパルス信号ａがローレベルになると、Ｄ
フリップフロップ３はリセットされ、この例では反転出
力口がハイレベルとなる。

このハイレベル信号はＤフリップフロップ３のデータ端
子りとカウンタ２のロードイネーブル端子ＬＯに夫々供
給される。

カウンタ２のロードイネーブル端子Ｌｏにハイレベル信
号が供給されると上述したようにカウンタ２はカウント
を開始する。

カウンタ２ては上述した基準クロック信号Ｃに基づいて
、予めロードされているデータ（００１１０１）からカ
ウントを開始する。

カウンタ２において最大［６３（１１１１１１）までカ
ウントされると出力端子Ｔよりハイレベル信号が出力さ
れる。

この出力信号（ハイレベル信号）ｄは図示するようにＤ
フリップフロップ３のクロック端子ＣＫとインバータ４
に夫々供給される。

Ｄフリップフロップ３のクロック端子ＣＫにハイレベル
信号が供給されると、データ端子りに入力されているハ
イレベル信号（７：１信号）の反転信号（ローレベル信
号）が反転出力口に出力される。

その結果、カウンタ２のロードイネーブル端子Ｌｏにロ
ーレベル信号が入力される。次に、クロック信号Ｃがハ
イレベルとなるとカウンタ２ではデータがロードされる
。

このデータ値は予め設定されている値（００１１０１）
までロードされるとホールドされる。このホールト状態
は、次にロードイネーブル端子ＬＯにハイレベル信号が
入力されカウントが開始されるまで持続される。

データロート時及びデータホールド時は出力端子Ｔから
はａ−レノ１ル信号が出力される。

一方、インバータ４に供給されたハイレベル信号ｄは反
転されて出力端子７に出力される。

この出力信号■はこのパルス遅延回路１に供給されるフ
レームパルス信号ａが５０クロツク遅延された信号であ
る。

なお、この実施例においては５０クロツク遅延させてい
るが、この数に限らず所望のクロック数だけ遅延するこ
とができる。

この場合、カウンタ２のデータ値は最大値から遅延させ
るクロック数を減算した値に設定される。

また、この例では６ビツトカウンタを用いているが一例
にすぎず、これに限るものではない。

但し、データ値が大きいとロード中にＤフリップフロッ
プ３がリセットされる虞れがあるため、カウンタ２はそ
の最大値が遅延されるクロック数より大きく、且つ最も
近いビット数のものを用いることが好ましい。

入力パルス信号としてこの例ではフレームパルス信号を
用いたが、ラインパルス信号などタイミング信号として
用いることができる信号であればＩＩ！！の１言号でも
よい。

「発明の効果」 以上説明したように、この発明は、予め設定されている
クロック数だけ入力パルスを遅延させるパルス遅延回路
において、カウンタのデータ値を予め設定することによ
って、容易に所望のクロック数だけ信号を遅延するよう
にしたことを特徴とするものである。

この発明によれば、従来に比べて素子数が大幅に低減さ
れ、回路の小型化を図ることができる。

また、素子数が少ないことから時間的なずれを生ずる虞
れがない。

また、この発明においては回路素子数を増減させないで
も、カウンタのデータ値、つまりロード値を変更するだ
けで、遅延時間を容易、且つ任意に設定することができ
る。

したがって、この発明に係るパルス遅延回路はデジタル
信号処理を行なうテレビジョン受像機などに適用して極
めて好適である。

【図面の簡単な説明】

第１図はこの発明に係るパルス遅延回路の一例を示す回
路図、第２図はパルス遅延動作時のタイミングチャート
、第３図は従来のパルス遅延回路である。 ・パルス遅延回路 ・カウンタ ・Ｄ型フリップフロップ 番インバータ ・入力パルス信号 ・クロック信号

Claims (1)

【特許請求の範囲】
1. （１）予め設定されているクロック数だけ入力パルス信
   号を遅延させるパルス遅延回路において、上記クロック
   数からデータ値を予め設定でき、データ値までロードさ
   れた後、カウントを開始するカウンタと、 上記データのロード及びカウント開始を制御するカウン
   タ制御手段とを具備したことを特徴とするパルス遅延回
   路。