JPH04371016A - パルス幅補正回路 - Google Patents
パルス幅補正回路Info
- Publication number
- JPH04371016A JPH04371016A JP14770691A JP14770691A JPH04371016A JP H04371016 A JPH04371016 A JP H04371016A JP 14770691 A JP14770691 A JP 14770691A JP 14770691 A JP14770691 A JP 14770691A JP H04371016 A JPH04371016 A JP H04371016A
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- JP
- Japan
- Prior art keywords
- time
- signal
- delay
- pulse signal
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000003708 edge detection Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅を所定値に変更
するパルス幅補正回路に関する。
するパルス幅補正回路に関する。
【０００２】
【従来の技術】パルス信号は回路伝播中にその立上り、
立下りで遅延を生じ、これに因ってパルス幅（時間幅）
が変化する。また伝播経路の信号線の浮遊容量によって
、更には電源電圧変動、温度変動に因っても同様の変化
が生じる。パルス幅が変化すると、クロックのようにそ
の時間幅が重視される信号では回路動作が不安定となり
、場合によっては動作しなくなる。
立下りで遅延を生じ、これに因ってパルス幅（時間幅）
が変化する。また伝播経路の信号線の浮遊容量によって
、更には電源電圧変動、温度変動に因っても同様の変化
が生じる。パルス幅が変化すると、クロックのようにそ
の時間幅が重視される信号では回路動作が不安定となり
、場合によっては動作しなくなる。
【０００３】そこで入力されたパルス幅に関係なく、所
定の時間幅のパルス信号が得られるパルス幅補正回路が
用いられる。図１は従来のパルス幅補正回路のブロック
図、図２はそのタイムチャートである。周期Ｔ０ 、パ
ルス幅αＴ０ の補正対象の第１パルス信号Ｐ１ はＤ
端子を“Ｈ”レベルに固定したＤ−フリップフロップ１
のクロック端子ＣＫへ与えられる。Ｄ−フリップフロッ
プ１のＱ出力は補正後の第２パルス信号Ｐ２ として取
出され、Ｑバー出力は遅延回路２へ入力される。これら
Ｑ，Ｑバー出力は図２に示すような第１パルス信号Ｐ１
の前縁（立上り）からｔ１ だけ遅れる。
定の時間幅のパルス信号が得られるパルス幅補正回路が
用いられる。図１は従来のパルス幅補正回路のブロック
図、図２はそのタイムチャートである。周期Ｔ０ 、パ
ルス幅αＴ０ の補正対象の第１パルス信号Ｐ１ はＤ
端子を“Ｈ”レベルに固定したＤ−フリップフロップ１
のクロック端子ＣＫへ与えられる。Ｄ−フリップフロッ
プ１のＱ出力は補正後の第２パルス信号Ｐ２ として取
出され、Ｑバー出力は遅延回路２へ入力される。これら
Ｑ，Ｑバー出力は図２に示すような第１パルス信号Ｐ１
の前縁（立上り）からｔ１ だけ遅れる。
【０００４】遅延回路２の遅延時間をｔ２ とするとＱ
バー出力から時間ｔ２ だけ遅れて“Ｌ”となる遅延信
号Ｄが出力され、これがＤ−フリップフロップ１のロー
アクティブのリセット端子へ入力され、これによってＤ
−フリップフロップ１がリセットされる。リセットに要
する遅延時間をｔ３とする。このような動作の反復によ
り第２パルス信号はｔ２ ＋ｔ３ ＝βＴ０ の時間幅
を有することになる。
バー出力から時間ｔ２ だけ遅れて“Ｌ”となる遅延信
号Ｄが出力され、これがＤ−フリップフロップ１のロー
アクティブのリセット端子へ入力され、これによってＤ
−フリップフロップ１がリセットされる。リセットに要
する遅延時間をｔ３とする。このような動作の反復によ
り第２パルス信号はｔ２ ＋ｔ３ ＝βＴ０ の時間幅
を有することになる。
【０００５】
【発明が解決しようとする課題】而して以上の如き回路
によればＤ−フリップフロップ１のリセットが解除され
た後、つまり遅延信号Ｄが“Ｈ”レベルに戻った後でな
ければ次の信号の入力ができない。遅延信号Ｄが“Ｌ”
レベルにある時間は第２パルス信号の時間幅βＴ０ に
等しいから、第２パルス信号Ｐ２ のデューティβは凡
そ５０％を上限とすることになる。
によればＤ−フリップフロップ１のリセットが解除され
た後、つまり遅延信号Ｄが“Ｈ”レベルに戻った後でな
ければ次の信号の入力ができない。遅延信号Ｄが“Ｌ”
レベルにある時間は第２パルス信号の時間幅βＴ０ に
等しいから、第２パルス信号Ｐ２ のデューティβは凡
そ５０％を上限とすることになる。
【０００６】次にＤ−フリップフロップはそのセットに
所定時間幅のパルスを要するから、補正対象の第１パル
ス信号Ｐ１ の最小時間幅に限界がある。更にＤ−フリ
ップフロップは所定のリムーバル時間（リセット解除後
、再びセット信号が受け付け可能となるまでの時間ｔ４
）を必要とする。そしてセット，リセットともに遅延
時間ｔ１ ，ｔ３ を有するから補正範囲が制約される
こととなる。本発明はＳ−Ｒラッチを用いることにより
、補正範囲の制約、補正対象信号の制約がないパルス幅
補正回路を提供することを目的とする。
所定時間幅のパルスを要するから、補正対象の第１パル
ス信号Ｐ１ の最小時間幅に限界がある。更にＤ−フリ
ップフロップは所定のリムーバル時間（リセット解除後
、再びセット信号が受け付け可能となるまでの時間ｔ４
）を必要とする。そしてセット，リセットともに遅延
時間ｔ１ ，ｔ３ を有するから補正範囲が制約される
こととなる。本発明はＳ−Ｒラッチを用いることにより
、補正範囲の制約、補正対象信号の制約がないパルス幅
補正回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】図３は本発明の原理説明
図である。図に示すように本発明のパルス幅補正回路は
、第１パルス信号Ｐ１ の前縁に関連してセットされる
Ｓ−Ｒラッチ４と、Ｓ−Ｒラッチ４の出力の前縁を所定
時間遅延させ、後縁を前記所定時間よりも短い時間遅延
させる遅延回路５とを備え、遅延回路５出力をＳ−Ｒラ
ッチ４のリセット信号とし、Ｓ−Ｒラッチ４の出力を第
２パルス信号Ｐ２ となしてある。
図である。図に示すように本発明のパルス幅補正回路は
、第１パルス信号Ｐ１ の前縁に関連してセットされる
Ｓ−Ｒラッチ４と、Ｓ−Ｒラッチ４の出力の前縁を所定
時間遅延させ、後縁を前記所定時間よりも短い時間遅延
させる遅延回路５とを備え、遅延回路５出力をＳ−Ｒラ
ッチ４のリセット信号とし、Ｓ−Ｒラッチ４の出力を第
２パルス信号Ｐ２ となしてある。
【０００８】
【作用】図４は動作説明のタイムチャートである。補正
対象の第１パルス信号Ｐ１ は前同様周期Ｔ０ 、時間
幅αＴ０ のものであり、これが入力される前縁検出回
路３は時間ｔ５ 遅れでこれを検出し、適宜時間幅のパ
ルス信号Ｐ３ を出力する。これを受けたＳ−Ｒラッチ
４はパルス信号Ｐ３ の立上りから時間ｔ６ 遅れでセ
ットされ、その出力が立上る。これが第２パルス信号Ｐ
２ となる。
対象の第１パルス信号Ｐ１ は前同様周期Ｔ０ 、時間
幅αＴ０ のものであり、これが入力される前縁検出回
路３は時間ｔ５ 遅れでこれを検出し、適宜時間幅のパ
ルス信号Ｐ３ を出力する。これを受けたＳ−Ｒラッチ
４はパルス信号Ｐ３ の立上りから時間ｔ６ 遅れでセ
ットされ、その出力が立上る。これが第２パルス信号Ｐ
２ となる。
【０００９】一方、遅延回路５に遅延時間ｔ７ が設定
してあると第２パルス信号Ｐ２ の立上りから時間ｔ７
だけ遅れてその出力の遅延信号Ｄが立上り、これをＳ
−Ｒラッチ４へリセット信号として与える。Ｓ−Ｒラッ
チは時間ｔ８ 遅れでリセットされる。これに伴い時間
ｔ９ （ｔ９ ＜ｔ７ ）だけ遅れて遅延信号Ｄは“Ｌ
”レベルに落ちる。
してあると第２パルス信号Ｐ２ の立上りから時間ｔ７
だけ遅れてその出力の遅延信号Ｄが立上り、これをＳ
−Ｒラッチ４へリセット信号として与える。Ｓ−Ｒラッ
チは時間ｔ８ 遅れでリセットされる。これに伴い時間
ｔ９ （ｔ９ ＜ｔ７ ）だけ遅れて遅延信号Ｄは“Ｌ
”レベルに落ちる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図５は実施例を示すブロック図である。第
１パルス信号Ｐ１ は前縁検出回路３を構成するＮＡＮ
Ｄゲート３２及びインバータ３１へ入力される。インバ
ータ３１は第１パルス信号Ｐ１ を遅延させるものであ
り、その出力をＮＡＮＤゲート３２の他入力としている
。ＮＡＮＤゲート３２出力は前縁検出信号のパルス信号
Ｐ３ として出力され、Ｓ−Ｒラッチ４を構成するＮＡ
ＮＤゲート４１へセット入力として与えられる。
て詳述する。図５は実施例を示すブロック図である。第
１パルス信号Ｐ１ は前縁検出回路３を構成するＮＡＮ
Ｄゲート３２及びインバータ３１へ入力される。インバ
ータ３１は第１パルス信号Ｐ１ を遅延させるものであ
り、その出力をＮＡＮＤゲート３２の他入力としている
。ＮＡＮＤゲート３２出力は前縁検出信号のパルス信号
Ｐ３ として出力され、Ｓ−Ｒラッチ４を構成するＮＡ
ＮＤゲート４１へセット入力として与えられる。
【００１１】ＮＡＮＤゲート４１出力は第２パルス信号
Ｐ２ として取出されると共に遅延回路５へ与えられ、
更にＳ−Ｒラッチを構成するもう一つきＮＡＮＤゲート
４２へ入力される。ＮＡＮＤゲート４２出力はＮＡＮＤ
ゲート４１の他入力となっている。ＮＡＮＤゲート４２
の他入力はリセット入力として遅延回路５から与えられ
る遅延信号Ｄてある。
Ｐ２ として取出されると共に遅延回路５へ与えられ、
更にＳ−Ｒラッチを構成するもう一つきＮＡＮＤゲート
４２へ入力される。ＮＡＮＤゲート４２出力はＮＡＮＤ
ゲート４１の他入力となっている。ＮＡＮＤゲート４２
の他入力はリセット入力として遅延回路５から与えられ
る遅延信号Ｄてある。
【００１２】遅延回路５は第２パルス信号Ｐ２ が入力
されるバッファ５１及びＮＡＮＤゲート５２により構成
され、バッファ５１出力をＮＡＮＤゲート５２の他入力
としている。ＮＡＮＤゲート５２出力は遅延回路５出力
の遅延信号Ｄとなっている。
されるバッファ５１及びＮＡＮＤゲート５２により構成
され、バッファ５１出力をＮＡＮＤゲート５２の他入力
としている。ＮＡＮＤゲート５２出力は遅延回路５出力
の遅延信号Ｄとなっている。
【００１３】図６は上記実施例のタイムチャートである
。第１パルス信号Ｐ１ の入力によりインバータ３１の
出力はｔ１０だけ遅れてローレベルとなる。従ってＮＡ
ＮＤゲート３２出力は第１パルス信号Ｐ１ の入力から
時間ｔ５ だけ遅れて“Ｌ”レベルに落ち、インバータ
３１出力が“Ｌ”レベルに落ちてから時間ｔ１１（≒ｔ
５ ）だけ遅れて“Ｈ”レベルに戻るパルス信号Ｐ３
となる。
。第１パルス信号Ｐ１ の入力によりインバータ３１の
出力はｔ１０だけ遅れてローレベルとなる。従ってＮＡ
ＮＤゲート３２出力は第１パルス信号Ｐ１ の入力から
時間ｔ５ だけ遅れて“Ｌ”レベルに落ち、インバータ
３１出力が“Ｌ”レベルに落ちてから時間ｔ１１（≒ｔ
５ ）だけ遅れて“Ｈ”レベルに戻るパルス信号Ｐ３
となる。
【００１４】このパルス信号Ｐ３ の入力によりＳ−Ｒ
ラッチ４は時間ｔ６ だけ遅れてセットされる。一方そ
のリセット出力（相補出力）Ｐ２ バー、つまりＮＡＮ
Ｄゲート４２の出力は時間ｔ１２（≒ｔ６ ）だけ遅れ
て“Ｌ”レベルに転じる。第２パルス信号Ｐ２ の入力
によりバッファ５１出力は時間ｔ１３だけ遅れて“Ｈ”
レベルに転じる。これによりＮＡＮＤゲート５２の動作
時間ｔ１４だけ遅れてその出力が“Ｌ”レベルに転じ、
これが遅延信号Ｄとなる。
ラッチ４は時間ｔ６ だけ遅れてセットされる。一方そ
のリセット出力（相補出力）Ｐ２ バー、つまりＮＡＮ
Ｄゲート４２の出力は時間ｔ１２（≒ｔ６ ）だけ遅れ
て“Ｌ”レベルに転じる。第２パルス信号Ｐ２ の入力
によりバッファ５１出力は時間ｔ１３だけ遅れて“Ｈ”
レベルに転じる。これによりＮＡＮＤゲート５２の動作
時間ｔ１４だけ遅れてその出力が“Ｌ”レベルに転じ、
これが遅延信号Ｄとなる。
【００１５】なお、ｔ７ ＝ｔ１３＋ｔ１４であること
は言うまでもない。この遅延信号Ｄはリセット信号とし
てＳ−Ｒラッチ４へ入力されるから、まずＮＡＮＤゲー
ト４２側が変化し、次いでＮＡＮＤゲート４１側が変化
する。夫々の時間遅れをｔ１５，ｔ１６で表している。 第２パルス信号Ｐ２ が“Ｌ”レベルに転じると時間ｔ
９ だけ遅れて遅延信号Ｄが消滅する。
は言うまでもない。この遅延信号Ｄはリセット信号とし
てＳ−Ｒラッチ４へ入力されるから、まずＮＡＮＤゲー
ト４２側が変化し、次いでＮＡＮＤゲート４１側が変化
する。夫々の時間遅れをｔ１５，ｔ１６で表している。 第２パルス信号Ｐ２ が“Ｌ”レベルに転じると時間ｔ
９ だけ遅れて遅延信号Ｄが消滅する。
【００１６】
【発明の効果】以上の如き本発明による場合は遅延回路
５出力の後縁は第２パルス信号の後縁から短い時間ｔ９
、つまり（ＮＡＮＤゲート５２の動作の遅れに相当す
る時間） だけしか遅れない。Ｔ０ はｔ５ ＋ｔ６
＋βＴ０ ＋ｔ９ に近い値にまで短くできるから、ｔ
９ が小さいこの発明の回路ではデューティβを極めて
大きくとることが可能になる。しかも、Ｓ−Ｒラッチは
Ｄ−フリップフロップのように最小動作時間の問題がな
く、またリムーバル時間の問題がなく、更に遅延時間も
短いので、これらの点からも補正範囲を大きくすること
ができる。このように本発明回路は従来のような補正対
象信号、補正範囲の制約を大幅に緩和することができる
。
５出力の後縁は第２パルス信号の後縁から短い時間ｔ９
、つまり（ＮＡＮＤゲート５２の動作の遅れに相当す
る時間） だけしか遅れない。Ｔ０ はｔ５ ＋ｔ６
＋βＴ０ ＋ｔ９ に近い値にまで短くできるから、ｔ
９ が小さいこの発明の回路ではデューティβを極めて
大きくとることが可能になる。しかも、Ｓ−Ｒラッチは
Ｄ−フリップフロップのように最小動作時間の問題がな
く、またリムーバル時間の問題がなく、更に遅延時間も
短いので、これらの点からも補正範囲を大きくすること
ができる。このように本発明回路は従来のような補正対
象信号、補正範囲の制約を大幅に緩和することができる
。
【図１】従来のパルス幅補正回路のブロック図である。
【図２】従来のパルス幅補正回路のタイムチャートであ
る。
る。
【図３】原理説明図である。
【図４】原理説明のタイムチャートである。
【図５】実施例のブロック図である。
【図６】実施例のタイムチャートである。
３ 前縁検出回路
４ Ｓ−Ｒラッチ
５ 遅延回路
Claims (1)
- 【請求項１】 第１パルス信号（Ｐ１ ）を所定時間
幅の第２パルス信号（Ｐ２ ）に変換するパルス幅補正
回路において、第１パルス信号（Ｐ１ ）の前縁に関連
してセットされるＳ−Ｒラッチ（４）と、Ｓ−Ｒラッチ
（４）の出力の前縁を所定時間遅延させ、後縁を前記所
定時間よりも短い時間遅延させる遅延回路（５）とを備
え、遅延回路（５）出力をＳ−Ｒラッチ（４）のリセッ
ト信号とし、Ｓ−Ｒラッチ（４）の出力を第２パルス信
号（Ｐ２ ）となしてあることを特徴とするパルス幅補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770691A JPH04371016A (ja) | 1991-06-20 | 1991-06-20 | パルス幅補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770691A JPH04371016A (ja) | 1991-06-20 | 1991-06-20 | パルス幅補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04371016A true JPH04371016A (ja) | 1992-12-24 |
Family
ID=15436393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14770691A Pending JPH04371016A (ja) | 1991-06-20 | 1991-06-20 | パルス幅補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04371016A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
| JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
| JP2006217455A (ja) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
| JP2010068270A (ja) * | 2008-09-11 | 2010-03-25 | Nec Commun Syst Ltd | ノイズ除去回路および方法 |
-
1991
- 1991-06-20 JP JP14770691A patent/JPH04371016A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
| JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
| JP4651804B2 (ja) * | 2000-11-02 | 2011-03-16 | 株式会社アドバンテスト | 半導体試験装置 |
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
| JP2006217455A (ja) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
| JP2010068270A (ja) * | 2008-09-11 | 2010-03-25 | Nec Commun Syst Ltd | ノイズ除去回路および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |