JPH09148892A - モノステーブルマルチバイブレータ回路 - Google Patents
モノステーブルマルチバイブレータ回路Info
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- JPH09148892A JPH09148892A JP7331163A JP33116395A JPH09148892A JP H09148892 A JPH09148892 A JP H09148892A JP 7331163 A JP7331163 A JP 7331163A JP 33116395 A JP33116395 A JP 33116395A JP H09148892 A JPH09148892 A JP H09148892A
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Abstract
(57)【要約】
【課題】 安定に高速動作が可能なモノステーブルマル
チバイブレータ回路を実現する。 【解決手段】 Ｄ−ＦＦ３のＱ正転出力を論理回路で論
理演算し、Ｄ−ＦＦ３のＲ入力端に帰還する。論理回路
４は、その内部に第１及び第２の遅延回路４１、４２と
ゲート回路４３を備え、Ｄ型−ＦＦ３のクロック入力へ
の立ち上がりエッジ入力によるデータ出力の立ち上がり
エッジを第２の遅延回路４２を介してＲ入力端に帰還
し、Ｄ−ＦＦ３のＲ入力端へのパルスエッジ入力による
Ｑ正転出力の立ち下がりエッジを第１の遅延回路４１を
介してＲ入力端に帰還する。
チバイブレータ回路を実現する。 【解決手段】 Ｄ−ＦＦ３のＱ正転出力を論理回路で論
理演算し、Ｄ−ＦＦ３のＲ入力端に帰還する。論理回路
４は、その内部に第１及び第２の遅延回路４１、４２と
ゲート回路４３を備え、Ｄ型−ＦＦ３のクロック入力へ
の立ち上がりエッジ入力によるデータ出力の立ち上がり
エッジを第２の遅延回路４２を介してＲ入力端に帰還
し、Ｄ−ＦＦ３のＲ入力端へのパルスエッジ入力による
Ｑ正転出力の立ち下がりエッジを第１の遅延回路４１を
介してＲ入力端に帰還する。
Description
【０００１】
【発明の属する技術分野】この発明は、パルスエッジの
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
【０００２】
【従来の技術】従来より、モノステーブルマルチバイブ
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図７及び図８により説明する。
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図７及び図８により説明する。
【０００３】図７は従来技術によるモノステーブルマル
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、５は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路５の入力端に、
Ｒ（リセット）入力端は遅延回路５の出力端に、それぞ
れ接続されている。
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、５は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路５の入力端に、
Ｒ（リセット）入力端は遅延回路５の出力端に、それぞ
れ接続されている。
【０００４】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図７に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図７に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
【０００５】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルに立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路５の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルに立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路５の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
【０００６】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
【０００７】Ｑ正転出力の立ち下がりエッジは遅延回路
５を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経過すると、Ｄ−ＦＦ３は
リセットが解除され、初期状態に戻って次の入力の待機
状態になる。
５を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経過すると、Ｄ−ＦＦ３は
リセットが解除され、初期状態に戻って次の入力の待機
状態になる。
【０００８】
【発明が解決しようとする課題】以上説明したような従
来技術によるモノステーブルマルチバイブレータ回路で
は、出力パルス幅とリセットパルス幅が同じであるた
め、入力パルスの間隔は（２ｔd ＋ｔpdck→Q ＋ｔpd R
→Q ＋ｔrel ）以上に制限される。この制限は、出力パ
ルス幅は広いが回路の必要とするリセットパルス幅は狭
くてもよい場合に顕著な問題となり、回路の高速動作に
限界を与えていた。
来技術によるモノステーブルマルチバイブレータ回路で
は、出力パルス幅とリセットパルス幅が同じであるた
め、入力パルスの間隔は（２ｔd ＋ｔpdck→Q ＋ｔpd R
→Q ＋ｔrel ）以上に制限される。この制限は、出力パ
ルス幅は広いが回路の必要とするリセットパルス幅は狭
くてもよい場合に顕著な問題となり、回路の高速動作に
限界を与えていた。
【０００９】この限界を回避するための技術が特開昭６
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図９及び図１０を用いて説明する。
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図９及び図１０を用いて説明する。
【００１０】図９は従来技術により高速動作限界を改善
したモノステーブルマルチバイブレータ回路のブロック
図である。同図において、６はＡＮＤゲートであり、そ
の他の符号１〜５に示す部分の構成は図７と同じであ
る。
したモノステーブルマルチバイブレータ回路のブロック
図である。同図において、６はＡＮＤゲートであり、そ
の他の符号１〜５に示す部分の構成は図７と同じであ
る。
【００１１】この回路構成は、図７に示した従来のモノ
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート６の第１の入力端に接続し、他方を遅延回
路５の入力端に接続し、さらにこの遅延回路５の出力端
をＡＮＤゲート６の第２の入力端に接続し、ＡＮＤゲー
ト６の出力端をＤ−ＦＦ３のＲ入力端に接続したもの
で、その他の接続は図７と同じである。
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート６の第１の入力端に接続し、他方を遅延回
路５の入力端に接続し、さらにこの遅延回路５の出力端
をＡＮＤゲート６の第２の入力端に接続し、ＡＮＤゲー
ト６の出力端をＤ−ＦＦ３のＲ入力端に接続したもの
で、その他の接続は図７と同じである。
【００１２】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１０に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路５の出力端における論理信
号を表すものであり、他の符号は図８と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１０に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路５の出力端における論理信
号を表すものであり、他の符号は図８と同じである。
【００１３】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路５の遅延時間ｔd だけ経過すると、遅
延回路５の出力すなわちＡＮＤゲート６の第２の入力が
立ち上がる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路５の遅延時間ｔd だけ経過すると、遅
延回路５の出力すなわちＡＮＤゲート６の第２の入力が
立ち上がる。
【００１４】ＡＮＤゲート６の第１の入力にはＤ−ＦＦ
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート６の第２
の入力が立ち上がった後、ＡＮＤゲート６の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート６の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート６の第２
の入力が立ち上がった後、ＡＮＤゲート６の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート６の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
【００１５】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
【００１６】この時点では、ＡＮＤゲート６の第２の入
力は遅延回路５によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート６の第１の入力に与えられると、ＡＮＤゲー
ト６の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
力は遅延回路５によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート６の第１の入力に与えられると、ＡＮＤゲー
ト６の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
【００１７】以上のように改良された従来技術によるモ
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。この発明は、安定に高速動作が可能なモノス
テーブルマルチバイブレータ回路を提供することを目的
とする。
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。この発明は、安定に高速動作が可能なモノス
テーブルマルチバイブレータ回路を提供することを目的
とする。
【００１８】
【課題を解決するための手段】この目的を達成するた
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベルに固定されたＤ型フ
リップフロップ３と、このＤ型フリップフロップ３のデ
ータ正転出力端、反転出力端のいずれか一方からの信号
を入力とし、出力を前記Ｄ型フリップフロップ３のリセ
ット入力端へ帰還する論理回路４を具備し、前記論理回
路４が、それぞれ前記Ｄフリップフロップ３のデータ出
力を入力して互いに異なる遅延時間ｔd1，ｔd2を与える
第１の遅延回路４１及び第２の遅延回路４２と、これら
の遅延回路４１，４２の出力を選択的に導出するゲート
回路４３とからなり、前記ゲート回路が、Ｄ型フリップ
フロップ３のクロック入力へのパルスエッジ入力による
データ出力の立ち上がりエッジを前記第２の遅延回路４
２を介して前記リセット入力端に帰還させ、前記Ｄ型フ
リップフロップ３のリセット入力端へのパルスエッジ入
力によるデータ出力の立ち下がりエッジを前記第１の遅
延回路４１を介してリセット入力端に帰還させる。
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベルに固定されたＤ型フ
リップフロップ３と、このＤ型フリップフロップ３のデ
ータ正転出力端、反転出力端のいずれか一方からの信号
を入力とし、出力を前記Ｄ型フリップフロップ３のリセ
ット入力端へ帰還する論理回路４を具備し、前記論理回
路４が、それぞれ前記Ｄフリップフロップ３のデータ出
力を入力して互いに異なる遅延時間ｔd1，ｔd2を与える
第１の遅延回路４１及び第２の遅延回路４２と、これら
の遅延回路４１，４２の出力を選択的に導出するゲート
回路４３とからなり、前記ゲート回路が、Ｄ型フリップ
フロップ３のクロック入力へのパルスエッジ入力による
データ出力の立ち上がりエッジを前記第２の遅延回路４
２を介して前記リセット入力端に帰還させ、前記Ｄ型フ
リップフロップ３のリセット入力端へのパルスエッジ入
力によるデータ出力の立ち下がりエッジを前記第１の遅
延回路４１を介してリセット入力端に帰還させる。
【００１９】特に、前記論理回路４は、前記Ｄ型フリッ
プフロップ３のデータ正転出力を入力とする第１及び第
２の遅延回路４１，４２と、これらの遅延回路４１，４
２の出力を入力としてその論理積出力を前記Ｄ型フリッ
プフロップ３のリセット入力端に出力するＡＮＤゲート
４３ａとを備える。
プフロップ３のデータ正転出力を入力とする第１及び第
２の遅延回路４１，４２と、これらの遅延回路４１，４
２の出力を入力としてその論理積出力を前記Ｄ型フリッ
プフロップ３のリセット入力端に出力するＡＮＤゲート
４３ａとを備える。
【００２０】または、前記論理回路４は、前記Ｄ型フリ
ップフロップ３のデータ反転出力を入力とする第１及び
第２の遅延回路４１，４２と、これらの遅延回路４１，
４２の出力を入力としてその論理和出力を前記Ｄ型フリ
ップフロップ３のリセット反転入力端に出力するＯＲゲ
ート４３ｂとを備えるようにした。
ップフロップ３のデータ反転出力を入力とする第１及び
第２の遅延回路４１，４２と、これらの遅延回路４１，
４２の出力を入力としてその論理和出力を前記Ｄ型フリ
ップフロップ３のリセット反転入力端に出力するＯＲゲ
ート４３ｂとを備えるようにした。
【００２１】すなわち、上記構成によるモノステーブル
マルチバイブレータ回路では、Ｄ型フリップフロップ３
の出力を論理回路で論理演算し、Ｄ型フリップフロップ
３のリセット入力端に帰還する。論理回路４は、その内
部に第１及び第２の遅延回路４１，４２とゲート回路４
３を備え、前記Ｄ型フリップフロップ３のクロック入力
への立ち上がりエッジ入力によるデータ出力の立ち上が
りエッジを前記第２の遅延回路４２を介してリセット入
力端に帰還し、前記Ｄ型フリップフロップ３のリセット
入力端へのパルスエッジ入力によるデータ出力の立ち下
がりエッジを前記第１の遅延回路４１を介してリセット
入力端に帰還するようにしている。
マルチバイブレータ回路では、Ｄ型フリップフロップ３
の出力を論理回路で論理演算し、Ｄ型フリップフロップ
３のリセット入力端に帰還する。論理回路４は、その内
部に第１及び第２の遅延回路４１，４２とゲート回路４
３を備え、前記Ｄ型フリップフロップ３のクロック入力
への立ち上がりエッジ入力によるデータ出力の立ち上が
りエッジを前記第２の遅延回路４２を介してリセット入
力端に帰還し、前記Ｄ型フリップフロップ３のリセット
入力端へのパルスエッジ入力によるデータ出力の立ち下
がりエッジを前記第１の遅延回路４１を介してリセット
入力端に帰還するようにしている。
【００２２】特に、データ出力としてＤ型フリップフロ
ップ３の正転出力を利用する場合には、ゲート回路４３
としてＡＮＤゲート４３ａを用いてリセット入力端に入
力し、反転出力を利用する場合には、ゲート回路４３と
してＯＲゲート４３ｂを用いてリセット反転入力端に入
力するようにしている。
ップ３の正転出力を利用する場合には、ゲート回路４３
としてＡＮＤゲート４３ａを用いてリセット入力端に入
力し、反転出力を利用する場合には、ゲート回路４３と
してＯＲゲート４３ｂを用いてリセット反転入力端に入
力するようにしている。
【００２３】
【発明の実施の形態】次に、図１〜図５を参照してこの
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、４は論
理回路であり、その他の構成は図７と同じであるので、
同一符号を付して重複する説明を省略する。
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、４は論
理回路であり、その他の構成は図７と同じであるので、
同一符号を付して重複する説明を省略する。
【００２４】Ｄ−ＦＦ３のＱ正転出力端は出力端子２及
び論理回路４の入力端に接続されており、論理回路４の
出力端はＤ−ＦＦ３のＲ入力端に接続されている。論理
回路４には、入力信号をそれぞれ互いに異なる時間ｔd
1、ｔd2（ここでは一例としてｔd1＞ｔd2とする）だけ
遅延する第１及び第２の遅延回路４１，４２と、これら
の遅延回路４１，４２の出力を遅延時間ｔpdGATEをもっ
て導出するゲート回路４３が含まれている。
び論理回路４の入力端に接続されており、論理回路４の
出力端はＤ−ＦＦ３のＲ入力端に接続されている。論理
回路４には、入力信号をそれぞれ互いに異なる時間ｔd
1、ｔd2（ここでは一例としてｔd1＞ｔd2とする）だけ
遅延する第１及び第２の遅延回路４１，４２と、これら
の遅延回路４１，４２の出力を遅延時間ｔpdGATEをもっ
て導出するゲート回路４３が含まれている。
【００２５】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあり、論理回路４の出力もＬレベルにあ
るものとする。この場合の回路動作を図２のタイミング
チャートを参照して説明する。図２で、ＩＮは入力端子
１、ＱはＤ−ＦＦ３のＱ正転出力端、ＲはＤ−ＦＦ３の
Ｒ入力端における論理信号を表している。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあり、論理回路４の出力もＬレベルにあ
るものとする。この場合の回路動作を図２のタイミング
チャートを参照して説明する。図２で、ＩＮは入力端子
１、ＱはＤ−ＦＦ３のＱ正転出力端、ＲはＤ−ＦＦ３の
Ｒ入力端における論理信号を表している。
【００２６】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｑ正転出
力は伝搬遅延時間ｔpdck→Q だけ遅れてＬレベルからＨ
レベルへ立ち上がる。この立ち上がりエッジは論理回路
４に入力される。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｑ正転出
力は伝搬遅延時間ｔpdck→Q だけ遅れてＬレベルからＨ
レベルへ立ち上がる。この立ち上がりエッジは論理回路
４に入力される。
【００２７】論理回路４において、入力した立上がりエ
ッジは、まず第２の遅延回路４２及びゲート回路４３の
遅延時間（ｔd2＋ｔpdGATE）とが与えられてＤ−ＦＦ３
のＲ入力端に入力される。Ｄ−ＦＦ３のＲ入力が立ち上
がると、伝搬遅延時間ｔpd R→Q のあと、Ｑ正転出力は
Ｌレベルに立ち下がり、出力端子２には幅（ｔd2＋ｔpd
GATE＋ｔpd R→Q ）のパルスが出力される。
ッジは、まず第２の遅延回路４２及びゲート回路４３の
遅延時間（ｔd2＋ｔpdGATE）とが与えられてＤ−ＦＦ３
のＲ入力端に入力される。Ｄ−ＦＦ３のＲ入力が立ち上
がると、伝搬遅延時間ｔpd R→Q のあと、Ｑ正転出力は
Ｌレベルに立ち下がり、出力端子２には幅（ｔd2＋ｔpd
GATE＋ｔpd R→Q ）のパルスが出力される。
【００２８】Ｑ正転出力の立ち下がりエッジは論理回路
４に入力され、第１の遅延回路４１及びゲート回路４３
の遅延時間（ｔd1＋ｔpdGATE）を与えられたあと、Ｄ−
ＦＦ３のＲ入力端に入力される。これにより、リセット
パルス幅は（ｔd1＋ｔpd R→Q ＋ｔpdGATE）になり、Ｄ
−ＦＦ３は初期状態に戻る。よって、この回路の入力パ
ルス間隔は（ｔd1＋ｔd2＋２ｔpdGATE＋ｔpdck→Q ＋ｔ
pd R→Q ＋ｔrel ）となる。
４に入力され、第１の遅延回路４１及びゲート回路４３
の遅延時間（ｔd1＋ｔpdGATE）を与えられたあと、Ｄ−
ＦＦ３のＲ入力端に入力される。これにより、リセット
パルス幅は（ｔd1＋ｔpd R→Q ＋ｔpdGATE）になり、Ｄ
−ＦＦ３は初期状態に戻る。よって、この回路の入力パ
ルス間隔は（ｔd1＋ｔd2＋２ｔpdGATE＋ｔpdck→Q ＋ｔ
pd R→Q ＋ｔrel ）となる。
【００２９】したがって、上記構成によるモノステーブ
ルマルチバイブレータ回路は、出力パルス幅とリセット
パルス幅がそれぞれ独立の遅延回路により設定できるの
で、図９に示した従来の改良回路構成において問題であ
ったリセットパルス幅の不足を防ぎながら、高速動作を
可能にすることができる。
ルマルチバイブレータ回路は、出力パルス幅とリセット
パルス幅がそれぞれ独立の遅延回路により設定できるの
で、図９に示した従来の改良回路構成において問題であ
ったリセットパルス幅の不足を防ぎながら、高速動作を
可能にすることができる。
【００３０】なお、以上の説明では、Ｄ−ＦＦ３のＱ正
転出力からＲ入力へ帰還するものとしたが、Ｑ反転出力
からＲ入力への帰還や、Ｑ正転出力からＲ反転入力への
帰還等も同様に可能である。また、Ｄ−ＦＦ３のＤ入力
をＬレベルに固定し、Ｓ（セット）入力に帰還する形も
可能であることは言うまでもない。
転出力からＲ入力へ帰還するものとしたが、Ｑ反転出力
からＲ入力への帰還や、Ｑ正転出力からＲ反転入力への
帰還等も同様に可能である。また、Ｄ−ＦＦ３のＤ入力
をＬレベルに固定し、Ｓ（セット）入力に帰還する形も
可能であることは言うまでもない。
【００３１】図３はこの発明に係る第２の実施形態とし
て、図１に示した論理回路４のゲート回路４３にＡＮＤ
ゲート４３ａを用いた場合の構成を示すものである。図
３において、Ｄ−ＦＦ３のＱ正転出力は、出力端子２、
第１の遅延回路４１、第２の遅延回路４２に入力され
る。第１の遅延回路４１の出力端はＡＮＤゲート４３ａ
の第１の入力端に、第２の遅延回路４２の出力端はＡＮ
Ｄゲート４３ａの第２の入力端にそれぞれ接続される。
ＡＮＤゲート４３ａの出力端はＤ−ＦＦ３のＲ入力端に
接続される。
て、図１に示した論理回路４のゲート回路４３にＡＮＤ
ゲート４３ａを用いた場合の構成を示すものである。図
３において、Ｄ−ＦＦ３のＱ正転出力は、出力端子２、
第１の遅延回路４１、第２の遅延回路４２に入力され
る。第１の遅延回路４１の出力端はＡＮＤゲート４３ａ
の第１の入力端に、第２の遅延回路４２の出力端はＡＮ
Ｄゲート４３ａの第２の入力端にそれぞれ接続される。
ＡＮＤゲート４３ａの出力端はＤ−ＦＦ３のＲ入力端に
接続される。
【００３２】この場合の回路動作を図４のタイミングチ
ャートを参照して説明する。図４で、Ｘは第１の遅延回
路４１の出力、Ｙは第２の遅延回路４２の出力における
論理信号を表すものであり、他の符号は図２と同じであ
る。なお、ここでは第１の遅延回路４１の遅延時間をｔ
d1、第２の遅延回路４２の遅延時間をｔd2とし、ｔd1＜
ｔd2とする。ただし、この発明としてはこの条件に限定
されるものではない。
ャートを参照して説明する。図４で、Ｘは第１の遅延回
路４１の出力、Ｙは第２の遅延回路４２の出力における
論理信号を表すものであり、他の符号は図２と同じであ
る。なお、ここでは第１の遅延回路４１の遅延時間をｔ
d1、第２の遅延回路４２の遅延時間をｔd2とし、ｔd1＜
ｔd2とする。ただし、この発明としてはこの条件に限定
されるものではない。
【００３３】いま、Ｄ−ＦＦ３は、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベルにあるもの
とする。したがって、第１及び第２の遅延回路４１、４
２の出力もＬレベル、ＡＮＤゲート４３ａの出力もＬレ
ベルにある。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベルにあるもの
とする。したがって、第１及び第２の遅延回路４１、４
２の出力もＬレベル、ＡＮＤゲート４３ａの出力もＬレ
ベルにある。
【００３４】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルに立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd1だけ経過すると、Ｑ正転出力の立ち上がり
エッジが第１の遅延回路４１を経て、ＡＮＤゲート４３
ａの第１の入力へ入力される。この時点ではＡＮＤゲー
ト４３ａの第２の入力はＬレベルなので、ＡＮＤゲート
４３ａの出力はＬレベルのままである。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルに立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd1だけ経過すると、Ｑ正転出力の立ち上がり
エッジが第１の遅延回路４１を経て、ＡＮＤゲート４３
ａの第１の入力へ入力される。この時点ではＡＮＤゲー
ト４３ａの第２の入力はＬレベルなので、ＡＮＤゲート
４３ａの出力はＬレベルのままである。
【００３５】Ｑ出力が立ち上がった後ｔd2だけ経過する
と、Ｑ正転出力の立ち上がりエッジが第２の遅延回路４
２を経て、ＡＮＤゲート４３ａの第２の入力端へ入力さ
れる。ＡＮＤゲート４３ａの第２の入力が立ち上がる
と、第１の入力はＨレベルのままなので、ＡＮＤゲート
４３ａの出力、すなわちＤ−ＦＦ３のＲ入力が立ち上が
り、Ｄ−ＦＦ３にリセットがかかる。
と、Ｑ正転出力の立ち上がりエッジが第２の遅延回路４
２を経て、ＡＮＤゲート４３ａの第２の入力端へ入力さ
れる。ＡＮＤゲート４３ａの第２の入力が立ち上がる
と、第１の入力はＨレベルのままなので、ＡＮＤゲート
４３ａの出力、すなわちＤ−ＦＦ３のＲ入力が立ち上が
り、Ｄ−ＦＦ３にリセットがかかる。
【００３６】Ｒ入力が立ち上がってＤ−ＦＦ３の伝搬遅
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨからＬレベルに立ち下がり、出
力端子２にはパルス幅が（ｔd2＋ｔpdAND ＋ｔpd R→Q
）に等しいパルスが出力される。つまり、出力パルス
幅は第２の遅延回路４２の遅延時間ｔd2で設定すること
ができ、第１の遅延回路４１の遅延時間ｔd1とは独立な
ものとなる。
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨからＬレベルに立ち下がり、出
力端子２にはパルス幅が（ｔd2＋ｔpdAND ＋ｔpd R→Q
）に等しいパルスが出力される。つまり、出力パルス
幅は第２の遅延回路４２の遅延時間ｔd2で設定すること
ができ、第１の遅延回路４１の遅延時間ｔd1とは独立な
ものとなる。
【００３７】Ｑ正転出力が立ち下がった後、ｔd1だけ経
過すると、Ｑ正転出力の立ち下がりエッジは第１の遅延
回路４１を経て、ＡＮＤゲート４３ａの第１の入力端に
入力され、ＡＮＤゲート４３ａの出力、すなわちＤ−Ｆ
Ｆ３のＲ入力はＨレベルからＬレベルへ立ち下がる。し
たがって、リセットパルス幅は（ｔd1＋ｔpdAND ＋ｔpd
R→Q ）となる。このように、出力パルス幅は第１の遅
延回路４１の遅延時間ｔd1で設定することができ、第２
の遅延回路６の遅延時間ｔd2とは独立なものとなる。
過すると、Ｑ正転出力の立ち下がりエッジは第１の遅延
回路４１を経て、ＡＮＤゲート４３ａの第１の入力端に
入力され、ＡＮＤゲート４３ａの出力、すなわちＤ−Ｆ
Ｆ３のＲ入力はＨレベルからＬレベルへ立ち下がる。し
たがって、リセットパルス幅は（ｔd1＋ｔpdAND ＋ｔpd
R→Q ）となる。このように、出力パルス幅は第１の遅
延回路４１の遅延時間ｔd1で設定することができ、第２
の遅延回路６の遅延時間ｔd2とは独立なものとなる。
【００３８】Ｒ入力が立ち下がってからリリース時間ｔ
rel だけ経過すると、Ｄ−ＦＦ３はリセットを解除さ
れ、初期状態に戻って次の入力の待機状態になる。一
方、Ｑ正転出力が立ち下がってｔd2だけ経過すると、Ｑ
正転出力の立ち下がりは第２の遅延回路４２を経てＡＮ
Ｄゲート４３ａの第２の入力端へ入力される。この時点
ではＡＮＤゲート４３ａの第１の入力はＬレベルなの
で、ＡＮＤゲート４３ａの出力はＬレベルのままであ
る。
rel だけ経過すると、Ｄ−ＦＦ３はリセットを解除さ
れ、初期状態に戻って次の入力の待機状態になる。一
方、Ｑ正転出力が立ち下がってｔd2だけ経過すると、Ｑ
正転出力の立ち下がりは第２の遅延回路４２を経てＡＮ
Ｄゲート４３ａの第２の入力端へ入力される。この時点
ではＡＮＤゲート４３ａの第１の入力はＬレベルなの
で、ＡＮＤゲート４３ａの出力はＬレベルのままであ
る。
【００３９】したがって、上記構成によれば、入力パル
スの間隔は（ｔd1＋ｔd2＋ｔpdck→Q ＋２ｔpdAND ＋ｔ
pd R→Q ＋ｔrel ）まで高速にすることができ、しかも
リセットパルス幅を必要充分な広さにできるので、従来
の技術によるものより安定で高速な動作が可能になる。
スの間隔は（ｔd1＋ｔd2＋ｔpdck→Q ＋２ｔpdAND ＋ｔ
pd R→Q ＋ｔrel ）まで高速にすることができ、しかも
リセットパルス幅を必要充分な広さにできるので、従来
の技術によるものより安定で高速な動作が可能になる。
【００４０】図５はこの発明に係る第３の実施形態とし
て、図１に示した論理回路４のゲート回路４３にＯＲゲ
ート４３ｂを用いた場合の構成を示すものである。図５
において、Ｄ−ＦＦ３のＱ反転出力端は論理回路４の第
１及び第２の遅延回路４１、４２の各入力端に接続され
る。第１の遅延回路４１の出力端はＯＲゲート４３ｂの
第１の入力端に接続され、第２の遅延回路４２の出力端
はＯＲゲート４３ｂの第２の入力端に接続され、ＯＲゲ
ート４３ｂの出力端はＤ−ＦＦ３のＲ反転入力端に接続
される。その他の接続構成は図１と同じである。
て、図１に示した論理回路４のゲート回路４３にＯＲゲ
ート４３ｂを用いた場合の構成を示すものである。図５
において、Ｄ−ＦＦ３のＱ反転出力端は論理回路４の第
１及び第２の遅延回路４１、４２の各入力端に接続され
る。第１の遅延回路４１の出力端はＯＲゲート４３ｂの
第１の入力端に接続され、第２の遅延回路４２の出力端
はＯＲゲート４３ｂの第２の入力端に接続され、ＯＲゲ
ート４３ｂの出力端はＤ−ＦＦ３のＲ反転入力端に接続
される。その他の接続構成は図１と同じである。
【００４１】上記構成では、Ｄ−ＦＦ３は、電源投入時
あるいは所定の時点で、図には示されていない手段によ
ってあらかじめリセットされ、Ｑ正転出力がＬレベル、
Ｑ反転出力がＨレベルにあるものとする。したがって、
第１及び第２の遅延回路４１、４２の出力もＨレベル、
ＯＲゲート４３ｂの出力もＨレベルにある。
あるいは所定の時点で、図には示されていない手段によ
ってあらかじめリセットされ、Ｑ正転出力がＬレベル、
Ｑ反転出力がＨレベルにあるものとする。したがって、
第１及び第２の遅延回路４１、４２の出力もＨレベル、
ＯＲゲート４３ｂの出力もＨレベルにある。
【００４２】すなわち、Ｄ−ＦＦ３のＱ反転出力をＲ反
転入力へ帰還するものであって、基本的に図３に示した
構成の動作原理と同じである。よって、ここでは詳細な
説明は省略する。
転入力へ帰還するものであって、基本的に図３に示した
構成の動作原理と同じである。よって、ここでは詳細な
説明は省略する。
【００４３】図６はこの発明に係る第４の実施形態とし
て、図１に示した論理回路４のゲート回路４３にＮＡＮ
Ｄゲート４３ｃを用いた場合の構成を示すものである。
図６において、Ｄ−ＦＦ３のＱ正転出力端は論理回路４
の第１及び第２の遅延回路４１、４２の各入力端に接続
される。第１の遅延回路４１の出力端はＮＡＮＤゲート
４３ｃの第１の入力端に接続され、第２の遅延回路４２
の出力端はＮＡＮＤゲート４３ｃの第２の入力端に接続
され、ＮＡＮＤゲート４３ｃの出力端はＤ−ＦＦ３のＲ
反転入力端に接続される。その他の接続構成は図１と同
じである。
て、図１に示した論理回路４のゲート回路４３にＮＡＮ
Ｄゲート４３ｃを用いた場合の構成を示すものである。
図６において、Ｄ−ＦＦ３のＱ正転出力端は論理回路４
の第１及び第２の遅延回路４１、４２の各入力端に接続
される。第１の遅延回路４１の出力端はＮＡＮＤゲート
４３ｃの第１の入力端に接続され、第２の遅延回路４２
の出力端はＮＡＮＤゲート４３ｃの第２の入力端に接続
され、ＮＡＮＤゲート４３ｃの出力端はＤ−ＦＦ３のＲ
反転入力端に接続される。その他の接続構成は図１と同
じである。
【００４４】上記構成ではＤ−ＦＦ３のＱ正転出力をＲ
反転入力へ帰還するものであって、基本的に図３に示し
た構成の動作原理と同じである。よって、ここでは詳細
な説明は省略する。
反転入力へ帰還するものであって、基本的に図３に示し
た構成の動作原理と同じである。よって、ここでは詳細
な説明は省略する。
【００４５】
【発明の効果】この発明によれば、入力パルスの間隔を
高速にすることができ、しかもリセットパルス幅を必要
充分な広さにできるので、安定に高速動作が可能なモノ
ステーブルマルチバイブレータ回路を提供することがで
きる。
高速にすることができ、しかもリセットパルス幅を必要
充分な広さにできるので、安定に高速動作が可能なモノ
ステーブルマルチバイブレータ回路を提供することがで
きる。
【図１】この発明に係るモノステーブルマルチバイブレ
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
【図２】図１の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図３】この発明に係るモノステーブルマルチバイブレ
ータ回路の第２の実施形態の構成を示すブロック回路図
である。
ータ回路の第２の実施形態の構成を示すブロック回路図
である。
【図４】図３の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図５】この発明に係るモノステーブルマルチバイブレ
ータ回路の第３の実施形態の構成を示すブロック回路図
である。
ータ回路の第３の実施形態の構成を示すブロック回路図
である。
【図６】この発明に係るモノステーブルマルチバイブレ
ータ回路の第４の実施形態の構成を示すブロック図であ
る。
ータ回路の第４の実施形態の構成を示すブロック図であ
る。
【図７】従来技術によるモノステーブルマルチバイブレ
ータ回路の構成を示すブロック回路図である。
ータ回路の構成を示すブロック回路図である。
【図８】図７の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図９】改良された従来技術によるモノステーブルマル
チバイブレータ回路の構成を示すブロック回路図であ
る。
チバイブレータ回路の構成を示すブロック回路図であ
る。
【図１０】図９の回路動作を説明するために各部の立上
がり及び立ち下がりエッジタイミングを示すタイミング
チャートである。
がり及び立ち下がりエッジタイミングを示すタイミング
チャートである。
１ 入力端子 ２ 出力端子 ３ Ｄ型フリップフロップ（Ｄ−ＦＦ） ４ 論理回路 ４１ 第１の遅延回路 ４２ 第２の遅延回路 ４３ ゲート回路 ４３ａ ＡＮＤゲート ４３ｂ ＯＲゲート ４３ｃ ＮＡＮＤゲート ５ 遅延回路 ６ ＡＮＤゲート
Claims (3)
- 【請求項１】 クロック入力端に入力パルス信号が与え
られ、データ入力端がハイレベルに固定されたＤ型フリ
ップフロップ(3) と、 このＤ型フリップフロップ(3) のデータ正転出力端、反
転出力端のいずれか一方からの信号を入力とし、出力を
前記Ｄ型フリップフロップ(3) のリセット入力端へ帰還
する論理回路(4) を具備し、 前記論理回路(4) が、それぞれ前記Ｄフリップフロップ
(3) のデータ出力を入力して互いに異なる遅延時間ｔd1
・ｔd2を与える第１の遅延回路(41)及び第２の遅延回路
(42)と、これらの遅延回路(41,42) の出力を選択的に導
出するゲート回路(43)とからなり、 前記ゲート回路が、Ｄ型フリップフロップ(3) のクロッ
ク入力へのパルスエッジ入力によるデータ出力の立ち上
がりエッジを前記第２の遅延回路(42)を介して前記リセ
ット入力端に帰還させ、前記Ｄ型フリップフロップ(3)
のリセット入力端へのパルスエッジ入力によるデータ出
力の立ち下がりエッジを前記第１の遅延回路(41)を介し
てリセット入力端に帰還させることを特徴とするモノス
テーブルマルチバイブレータ回路。 - 【請求項２】 前記論理回路(4) は、前記Ｄ型フリップ
フロップ(3) のデータ正転出力を入力とする第１及び第
２の遅延回路(41,42) と、これらの遅延回路(41,42) の
出力を入力としてその論理積出力を前記Ｄ型フリップフ
ロップ(3) のリセット正転入力端に出力するＡＮＤゲー
ト(43a) とを備えることを特徴とする請求項１記載のモ
ノステーブルマルチバイブレータ回路。 - 【請求項３】 前記論理回路(4) は、前記Ｄ型フリップ
フロップ(3) のデータ反転出力を入力とする第１及び第
２の遅延回路(41,42) と、これらの遅延回路(41,42) の
出力を入力としてその論理和出力を前記Ｄ型フリップフ
ロップ(3) のリセット反転入力端に出力するＯＲゲート
(43b) とを備えることを特徴とする請求項１記載のモノ
ステーブルマルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331163A JPH09148892A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331163A JPH09148892A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148892A true JPH09148892A (ja) | 1997-06-06 |
Family
ID=18240590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7331163A Pending JPH09148892A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
-
1995
- 1995-11-27 JP JP7331163A patent/JPH09148892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198272A (ja) * | 2004-01-07 | 2005-07-21 | Samsung Electronics Co Ltd | 出力信号を安定して生成する同期化回路 |
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