JPH09148891A - モノステーブルマルチバイブレータ回路 - Google Patents
モノステーブルマルチバイブレータ回路Info
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- JPH09148891A JPH09148891A JP7331162A JP33116295A JPH09148891A JP H09148891 A JPH09148891 A JP H09148891A JP 7331162 A JP7331162 A JP 7331162A JP 33116295 A JP33116295 A JP 33116295A JP H09148891 A JPH09148891 A JP H09148891A
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- input
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Abstract
(57)【要約】
【課題】 安定に高速動作が可能なモノステーブルマル
チバイブレータ回路を提供する。 【解決手段】 クロック入力端に入力パルス信号が与え
られ、Ｄ入力端がＨレベルに固定されたＤ型フリップフ
ロップ３と、このＤ型フリップフロップ３のＱ正転出力
端からの信号を入力して遅延時間ｔd を与える遅延回路
４と、この遅延回路４の立ち上がり出力を検出して所定
幅のパルス信号に変換する微分回路５とを具備し、微分
回路５の出力をＤ型フリップフロップ３のＲ入力端に帰
還するように構成する。
チバイブレータ回路を提供する。 【解決手段】 クロック入力端に入力パルス信号が与え
られ、Ｄ入力端がＨレベルに固定されたＤ型フリップフ
ロップ３と、このＤ型フリップフロップ３のＱ正転出力
端からの信号を入力して遅延時間ｔd を与える遅延回路
４と、この遅延回路４の立ち上がり出力を検出して所定
幅のパルス信号に変換する微分回路５とを具備し、微分
回路５の出力をＤ型フリップフロップ３のＲ入力端に帰
還するように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、パルスエッジの
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
【０００２】
【従来の技術】従来より、モノステーブルマルチバイブ
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図８と図９により説明する。
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図８と図９により説明する。
【０００３】図８は従来技術によるモノステーブルマル
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、４は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路４の入力端に、
Ｒ（リセット）入力端は遅延回路４の出力端に、それぞ
れ接続されている。
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、４は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路４の入力端に、
Ｒ（リセット）入力端は遅延回路４の出力端に、それぞ
れ接続されている。
【０００４】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図９に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図９に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
【０００５】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルへ立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路４の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルへ立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路４の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
【０００６】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
【０００７】Ｑ正転出力の立ち下がりエッジは遅延回路
４を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経つと、Ｄ−ＦＦ３はリセ
ットが解除され、初期状態に戻って次の入力を待つ状態
になる。
４を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経つと、Ｄ−ＦＦ３はリセ
ットが解除され、初期状態に戻って次の入力を待つ状態
になる。
【０００８】
【発明が解決しようとする課題】従来技術によるモノス
テーブルマルチバイブレータ回路では、出力パルス幅と
リセットパルス幅が同じであるため、入力パルスの間隔
は（２ｔd ＋ｔpdck→Q＋ｔpd R→Q ＋ｔrel ）以上に
制限される。この制限は、出力パルス幅は広いが回路の
必要とするリセットパルス幅は狭くてもよい場合に顕著
な問題となり、回路の高速動作に限界を与えていた。
テーブルマルチバイブレータ回路では、出力パルス幅と
リセットパルス幅が同じであるため、入力パルスの間隔
は（２ｔd ＋ｔpdck→Q＋ｔpd R→Q ＋ｔrel ）以上に
制限される。この制限は、出力パルス幅は広いが回路の
必要とするリセットパルス幅は狭くてもよい場合に顕著
な問題となり、回路の高速動作に限界を与えていた。
【０００９】この限界を回避するための技術が特開昭６
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図１０と図１１を用いて説明する。
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図１０と図１１を用いて説明する。
【００１０】図１０は従来技術により高速動作限界を改
善したモノステーブルマルチバイブレータ回路のブロッ
ク図である。同図において、８はＡＮＤゲートであり、
その他の符号部分は図８と同じである。
善したモノステーブルマルチバイブレータ回路のブロッ
ク図である。同図において、８はＡＮＤゲートであり、
その他の符号部分は図８と同じである。
【００１１】この回路構成は、図８に示した従来のモノ
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート８の第１の入力端に接続し、他方を遅延回
路４の入力端に接続し、さらにこの遅延回路４の出力端
をＡＮＤゲート８の第２の入力端に接続し、ＡＮＤゲー
ト８の出力端をＤ−ＦＦ３のＲ入力端へ接続したもの
で、その他の接続は図８と同じである。
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート８の第１の入力端に接続し、他方を遅延回
路４の入力端に接続し、さらにこの遅延回路４の出力端
をＡＮＤゲート８の第２の入力端に接続し、ＡＮＤゲー
ト８の出力端をＤ−ＦＦ３のＲ入力端へ接続したもの
で、その他の接続は図８と同じである。
【００１２】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１１に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路４の出力端における論理信
号を表すものであり、他の符号は図９と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１１に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路４の出力端における論理信
号を表すものであり、他の符号は図９と同じである。
【００１３】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路４の遅延時間ｔd だけ経過すると、遅
延回路４の出力すなわちＡＮＤゲート８の第２の入力が
立ち上がる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路４の遅延時間ｔd だけ経過すると、遅
延回路４の出力すなわちＡＮＤゲート８の第２の入力が
立ち上がる。
【００１４】ＡＮＤゲート８の第１の入力にはＤ−ＦＦ
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート８の第２
の入力が立ち上がった後、ＡＮＤゲート８の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート８の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート８の第２
の入力が立ち上がった後、ＡＮＤゲート８の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート８の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
【００１５】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
【００１６】この時点では、ＡＮＤゲート８の第２の入
力は遅延回路４によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート８の第１の入力に与えられると、ＡＮＤゲー
ト８の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
力は遅延回路４によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート８の第１の入力に与えられると、ＡＮＤゲー
ト８の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
【００１７】以上のように改良された従来技術によるモ
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。
【００１８】この発明は、安定に高速動作が可能なモノ
ステーブルマルチバイブレータ回路を提供することを目
的とする。
ステーブルマルチバイブレータ回路を提供することを目
的とする。
【００１９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベル、ローレベルのいず
れか一方に固定されたＤ型フリップフロップ３と、この
Ｄ型フリップフロップ３のデータ出力端からの信号を入
力して所定の遅延時間ｔd を与える遅延回路４と、この
遅延回路４の立ち上がり出力を検出して所定幅のパルス
信号に変換する微分回路５とを具備し、前記データ入力
端がハイレベルに固定されている場合には前記微分回路
５の出力を前記Ｄ型フリップフロップ３のリセット入力
端に与え、前記データ入力端がローレベルに固定されて
いる場合には前記微分回路５の出力をセット入力端に与
えるようにした。
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベル、ローレベルのいず
れか一方に固定されたＤ型フリップフロップ３と、この
Ｄ型フリップフロップ３のデータ出力端からの信号を入
力して所定の遅延時間ｔd を与える遅延回路４と、この
遅延回路４の立ち上がり出力を検出して所定幅のパルス
信号に変換する微分回路５とを具備し、前記データ入力
端がハイレベルに固定されている場合には前記微分回路
５の出力を前記Ｄ型フリップフロップ３のリセット入力
端に与え、前記データ入力端がローレベルに固定されて
いる場合には前記微分回路５の出力をセット入力端に与
えるようにした。
【００２０】または、クロック入力端に入力パルス信号
が与えられ、データ入力端がハイレベル、ローレベルの
いずれか一方に固定されたＤ型フリップフロップ３と、
このＤ型フリップフロップ３のデータ正転出力からの信
号を入力して第１の遅延時間ｔd1を与える第１の遅延回
路４と、前記Ｄ型フリップフロップ３のデータ反転出力
からの信号を入力して前記第１の遅延時間ｔd1とは異な
る第２の遅延時間ｔd2を与える第２の遅延回路６と、前
記第１及び第２の遅延回路４・６の出力を入力して排他
的論理和を演算出力する排他的論理和回路７とを具備
し、前記データ入力端がハイレベルに固定されている場
合には前記排他的論理和回路７の出力を前記Ｄ型フリッ
プフロップ３のリセット反転入力端に与え、前記データ
入力端がローレベルに固定されている場合には前記排他
的論理和回路７の出力を前記Ｄ型フリップフロップ３の
セット反転入力端に与えるようにした。
が与えられ、データ入力端がハイレベル、ローレベルの
いずれか一方に固定されたＤ型フリップフロップ３と、
このＤ型フリップフロップ３のデータ正転出力からの信
号を入力して第１の遅延時間ｔd1を与える第１の遅延回
路４と、前記Ｄ型フリップフロップ３のデータ反転出力
からの信号を入力して前記第１の遅延時間ｔd1とは異な
る第２の遅延時間ｔd2を与える第２の遅延回路６と、前
記第１及び第２の遅延回路４・６の出力を入力して排他
的論理和を演算出力する排他的論理和回路７とを具備
し、前記データ入力端がハイレベルに固定されている場
合には前記排他的論理和回路７の出力を前記Ｄ型フリッ
プフロップ３のリセット反転入力端に与え、前記データ
入力端がローレベルに固定されている場合には前記排他
的論理和回路７の出力を前記Ｄ型フリップフロップ３の
セット反転入力端に与えるようにした。
【００２１】または、クロック入力端に入力パルス信号
が与えられ、データ入力端がハイレベル、ローレベルの
いずれか一方に固定されたＤ型フリップフロップ３と、
このＤ型フリップフロップ３のデータ反転出力端からの
信号を入力して第１の遅延時間ｔd1を与える第１の遅延
回路４と、前記Ｄ型フリップフロップ３のデータ正転出
力端からの信号と前記第１の遅延回路４の出力を入力し
て排他的論理和を演算出力する排他的論理和回路７と、
この排他的論理和回路７の出力を入力して第２の遅延時
間td2 を与える第２の遅延回路６とを具備し、前記デー
タ入力端がハイレベルに固定されている場合には前記第
２の遅延回路６の出力を前記Ｄ型フリップフロップ３の
リセット反転入力端に与え、前記データ入力端がローレ
ベルに固定されている場合には前記第２の遅延回路６の
出力を前記Ｄ型フリップフロップ３のセット反転入力端
に与えるようにした。
が与えられ、データ入力端がハイレベル、ローレベルの
いずれか一方に固定されたＤ型フリップフロップ３と、
このＤ型フリップフロップ３のデータ反転出力端からの
信号を入力して第１の遅延時間ｔd1を与える第１の遅延
回路４と、前記Ｄ型フリップフロップ３のデータ正転出
力端からの信号と前記第１の遅延回路４の出力を入力し
て排他的論理和を演算出力する排他的論理和回路７と、
この排他的論理和回路７の出力を入力して第２の遅延時
間td2 を与える第２の遅延回路６とを具備し、前記デー
タ入力端がハイレベルに固定されている場合には前記第
２の遅延回路６の出力を前記Ｄ型フリップフロップ３の
リセット反転入力端に与え、前記データ入力端がローレ
ベルに固定されている場合には前記第２の遅延回路６の
出力を前記Ｄ型フリップフロップ３のセット反転入力端
に与えるようにした。
【００２２】前記微分回路５は、第１の入力端に前記第
１の遅延回路４の出力が与えられ、第２の入力端がロー
レベルに固定される第１のＯＲ／ＮＯＲ回路５１と、こ
の第１のＯＲ／ＮＯＲ回路５１のＯＲ出力を入力とする
第２の遅延回路５２と、第１の入力端に前記第１のＯＲ
／ＮＯＲ回路５１のＮＯＲ出力が与えられ、第２の入力
端に前記第２の遅延回路５２の出力が与えられる第２の
ＯＲ／ＮＯＲ回路５３とを備え、前記第２のＯＲ／ＮＯ
Ｒ回路５３のＮＯＲ出力を前記Ｄ型フリップフロップ３
のリセット入力端またはセット入力端に与えるようにし
た。
１の遅延回路４の出力が与えられ、第２の入力端がロー
レベルに固定される第１のＯＲ／ＮＯＲ回路５１と、こ
の第１のＯＲ／ＮＯＲ回路５１のＯＲ出力を入力とする
第２の遅延回路５２と、第１の入力端に前記第１のＯＲ
／ＮＯＲ回路５１のＮＯＲ出力が与えられ、第２の入力
端に前記第２の遅延回路５２の出力が与えられる第２の
ＯＲ／ＮＯＲ回路５３とを備え、前記第２のＯＲ／ＮＯ
Ｒ回路５３のＮＯＲ出力を前記Ｄ型フリップフロップ３
のリセット入力端またはセット入力端に与えるようにし
た。
【００２３】
【発明の実施の形態】以下、図１〜図７を参照してこの
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、５は微
分回路であり、その他の構成は図８と同じであるので、
同一符号を付して重複する説明を省略する。
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、５は微
分回路であり、その他の構成は図８と同じであるので、
同一符号を付して重複する説明を省略する。
【００２４】図１に示す遅延回路４の出力端は微分回路
５の入力端に接続されている。遅延回路４の遅延時間は
ｔd であり、微分回路５はステップパルスの立ち上がり
を入力されるとパルス幅ｔpwのパルスを発生するものと
する。
５の入力端に接続されている。遅延回路４の遅延時間は
ｔd であり、微分回路５はステップパルスの立ち上がり
を入力されるとパルス幅ｔpwのパルスを発生するものと
する。
【００２５】Ｄ−ＦＦ３のＤ入力はＨレベルに固定され
ており、クロック入力端は入力端子１に、Ｑ正転出力端
は出力端子２及び遅延回路４の入力端に、Ｒ入力端は微
分回路５の出力端に、それぞれ接続されている。
ており、クロック入力端は入力端子１に、Ｑ正転出力端
は出力端子２及び遅延回路４の入力端に、Ｒ入力端は微
分回路５の出力端に、それぞれ接続されている。
【００２６】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図２に示すタイミングチャートを参照して説明する。同
図において、Ｘは遅延回路４の出力における論理信号を
表すものであり、他の符号は図１１と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図２に示すタイミングチャートを参照して説明する。同
図において、Ｘは遅延回路４の出力における論理信号を
表すものであり、他の符号は図１１と同じである。
【００２７】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd だけ経過すると、Ｑ正転出力の立ち上がり
エッジが遅延回路４を経て微分回路５へ入力される。微
分回路５により、立ち上がりエッジはパルス幅ｔpwのパ
ルスに変換され、微分回路５の伝搬遅延時間ｔpdDIFFだ
け経過すると、このパルスがＤ−ＦＦ３のＲ入力端へ与
えられるようになる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd だけ経過すると、Ｑ正転出力の立ち上がり
エッジが遅延回路４を経て微分回路５へ入力される。微
分回路５により、立ち上がりエッジはパルス幅ｔpwのパ
ルスに変換され、微分回路５の伝搬遅延時間ｔpdDIFFだ
け経過すると、このパルスがＤ−ＦＦ３のＲ入力端へ与
えられるようになる。
【００２８】Ｒ入力が立ち上がってＤ−ＦＦ３の伝搬遅
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdDIFF＋ｔpd
R→Q ）に等しいパルスが出力される。微分回路５の出
力すなわちＤ−ＦＦ３のＲ入力は立ち上がってからｔpw
だけ経過すると立ち下がり、さらにリリース時間ｔrel
だけ経過すると、Ｄ−ＦＦ３はリセットが解除され、初
期状態に戻って次の入力の待機状態になる。
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdDIFF＋ｔpd
R→Q ）に等しいパルスが出力される。微分回路５の出
力すなわちＤ−ＦＦ３のＲ入力は立ち上がってからｔpw
だけ経過すると立ち下がり、さらにリリース時間ｔrel
だけ経過すると、Ｄ−ＦＦ３はリセットが解除され、初
期状態に戻って次の入力の待機状態になる。
【００２９】なお、Ｑ正転出力の立ち下がりエッジは遅
延回路４を経て微分回路５に入力されるが、微分回路５
は立ち下がりエッジに対しては反応しない。
延回路４を経て微分回路５に入力されるが、微分回路５
は立ち下がりエッジに対しては反応しない。
【００３０】したがって、上記構成によれば、入力パル
スの間隔は（ｔd ＋ｔpw＋ｔpdck→Q ＋ｔpdDIFF＋ｔre
l ）となり、さらにリセットパルス幅を必要充分な広さ
にできるので、従来の技術によるものより安定で高速な
動作が可能になる。
スの間隔は（ｔd ＋ｔpw＋ｔpdck→Q ＋ｔpdDIFF＋ｔre
l ）となり、さらにリセットパルス幅を必要充分な広さ
にできるので、従来の技術によるものより安定で高速な
動作が可能になる。
【００３１】なお、この発明は、遅延回路４と微分回路
５の接続順序に依存するものではない。すなわち、図１
に示したような遅延回路４の出力を微分回路５の入力に
接続したもののほか、微分回路５の出力を遅延回路４の
入力に接続したものも同様の効果を得られる。
５の接続順序に依存するものではない。すなわち、図１
に示したような遅延回路４の出力を微分回路５の入力に
接続したもののほか、微分回路５の出力を遅延回路４の
入力に接続したものも同様の効果を得られる。
【００３２】図３はこの発明に係るモノステーブルマル
チバイブレータ回路の第２の実施形態の構成を示すもの
で、４は第１の遅延回路、６は第２の遅延回路、７はＥ
Ｘ−ＯＲ（排他的論理和）回路であり、その他の符号部
分は図１と同じである。Ｄ−ＦＦ３のＱ正転出力端は出
力端子２と第１の遅延回路４の入力端に接続され、Ｑ反
転出力端は第２の遅延回路６の入力端に接続されてい
る。
チバイブレータ回路の第２の実施形態の構成を示すもの
で、４は第１の遅延回路、６は第２の遅延回路、７はＥ
Ｘ−ＯＲ（排他的論理和）回路であり、その他の符号部
分は図１と同じである。Ｄ−ＦＦ３のＱ正転出力端は出
力端子２と第１の遅延回路４の入力端に接続され、Ｑ反
転出力端は第２の遅延回路６の入力端に接続されてい
る。
【００３３】第１及び第２の遅延回路４、６の出力は共
にＥＸ−ＯＲ回路７の入力端に接続され、ＥＸ−ＯＲ回
路７の出力端はＤ−ＦＦ３のＲ反転入力端に接続されて
いる。第１の遅延回路４の遅延時間はｔd1、第２の遅延
回路６の遅延時間はｔd2であり、ｔd1＜ｔd2とする。ｔ
d1とｔd2の大小関係は説明の都合による便宜的なもので
ある。
にＥＸ−ＯＲ回路７の入力端に接続され、ＥＸ−ＯＲ回
路７の出力端はＤ−ＦＦ３のＲ反転入力端に接続されて
いる。第１の遅延回路４の遅延時間はｔd1、第２の遅延
回路６の遅延時間はｔd2であり、ｔd1＜ｔd2とする。ｔ
d1とｔd2の大小関係は説明の都合による便宜的なもので
ある。
【００３４】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあり、ＥＸ−ＯＲ回路７の出力がＨレベ
ルであるものとする。この場合の回路動作を図４に示す
タイミングチャートを参照して説明する。同図におい
て、Ｘは第１の遅延回路４の出力端、Ｑ´（´は反転を
表すものとする。以下、同様）はＤ−ＦＦ３のＱ反転出
力端、Ｙは第２の遅延回路６の出力端における論理信
号、Ｒ´はＤ−ＦＦ３のＲ反転出力端を表すものであ
り、他の符号は図２と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあり、ＥＸ−ＯＲ回路７の出力がＨレベ
ルであるものとする。この場合の回路動作を図４に示す
タイミングチャートを参照して説明する。同図におい
て、Ｘは第１の遅延回路４の出力端、Ｑ´（´は反転を
表すものとする。以下、同様）はＤ−ＦＦ３のＱ反転出
力端、Ｙは第２の遅延回路６の出力端における論理信
号、Ｒ´はＤ−ＦＦ３のＲ反転出力端を表すものであ
り、他の符号は図２と同じである。
【００３５】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がり、Ｑ反転出力は伝搬遅延
時間ｔpdck→Q´の経過後に立ち下がる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がり、Ｑ反転出力は伝搬遅延
時間ｔpdck→Q´の経過後に立ち下がる。
【００３６】Ｑ正転出力が立ち上がった後、ｔd1だけ経
過すると、Ｑ正転出力の立ち上がりエッジが第１の遅延
回路４を経てＥＸ−ＯＲ回路７の第１の入力端に入力さ
れる。この時点で、ＥＸ−ＯＲ回路７の第２の入力はＨ
レベルなので、ＥＸ−ＯＲ回路７の出力すなわちＤ−Ｆ
Ｆ３のＲ反転入力は立ち下がり、Ｄ−ＦＦ３にはリセッ
トがかかる。
過すると、Ｑ正転出力の立ち上がりエッジが第１の遅延
回路４を経てＥＸ−ＯＲ回路７の第１の入力端に入力さ
れる。この時点で、ＥＸ−ＯＲ回路７の第２の入力はＨ
レベルなので、ＥＸ−ＯＲ回路７の出力すなわちＤ−Ｆ
Ｆ３のＲ反転入力は立ち下がり、Ｄ−ＦＦ３にはリセッ
トがかかる。
【００３７】Ｒ反転入力が立ち下がってＤ−ＦＦ３の伝
搬遅延時間ｔpdR´→Qだけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨレベルからＬレベルに立ち
下がり、出力端子２にはパルス幅が（ｔd1＋ｔpdEXOR＋
ｔpdR´→Q ） に等しいパルスが出力される。つまり、
出力パルス幅は第１の遅延回路４の遅延時間ｔd1で設定
することができ、第２の遅延回路６の遅延時間ｔd2とは
独立なものとなる。
搬遅延時間ｔpdR´→Qだけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨレベルからＬレベルに立ち
下がり、出力端子２にはパルス幅が（ｔd1＋ｔpdEXOR＋
ｔpdR´→Q ） に等しいパルスが出力される。つまり、
出力パルス幅は第１の遅延回路４の遅延時間ｔd1で設定
することができ、第２の遅延回路６の遅延時間ｔd2とは
独立なものとなる。
【００３８】一方、Ｑ反転出力の立ち下がった後、ｔd2
だけ経過すると、Ｑ反転出力の立ち下がりエッジが第２
の遅延回路６を経て、ＥＸ−ＯＲ回路７の第２の入力端
に入力される。ＥＸ−ＯＲ回路７の第１の入力はＨレベ
ルのままなので、ＥＸ−ＯＲ回路７の出力、すなわちＤ
−ＦＦ３のＲ反転入力は立ち上がる。したがって、リセ
ットパルス幅は（ｔd2＋ｔpdEXOR＋ｔpdck→Q´）−
（ｔd1＋ｔpdEXOR＋ｔpdck→Q ）となる。つまり、リセ
ットパルス幅は第２の遅延回路６の遅延時間ｔd2を、出
力パルス幅によって決まる第１の遅延回路４の遅延時間
ｔd1に応じて設定することにより、最適なものとするこ
とができる。
だけ経過すると、Ｑ反転出力の立ち下がりエッジが第２
の遅延回路６を経て、ＥＸ−ＯＲ回路７の第２の入力端
に入力される。ＥＸ−ＯＲ回路７の第１の入力はＨレベ
ルのままなので、ＥＸ−ＯＲ回路７の出力、すなわちＤ
−ＦＦ３のＲ反転入力は立ち上がる。したがって、リセ
ットパルス幅は（ｔd2＋ｔpdEXOR＋ｔpdck→Q´）−
（ｔd1＋ｔpdEXOR＋ｔpdck→Q ）となる。つまり、リセ
ットパルス幅は第２の遅延回路６の遅延時間ｔd2を、出
力パルス幅によって決まる第１の遅延回路４の遅延時間
ｔd1に応じて設定することにより、最適なものとするこ
とができる。
【００３９】Ｄ−ＦＦ３のＲ反転入力が立ち上がってか
らｔrel だけ経過すると、Ｄ−ＦＦ３はリセットが解除
され、初期状態に戻って次の入力の待機状態になる。こ
の実施形態は、第１の実施形態における遅延回路４と微
分回路５の機能を、第１及び第２の遅延回路４、６とＥ
Ｘ−ＯＲ回路７で構成したものといえる。
らｔrel だけ経過すると、Ｄ−ＦＦ３はリセットが解除
され、初期状態に戻って次の入力の待機状態になる。こ
の実施形態は、第１の実施形態における遅延回路４と微
分回路５の機能を、第１及び第２の遅延回路４、６とＥ
Ｘ−ＯＲ回路７で構成したものといえる。
【００４０】図５はこの発明に係るモノステーブルマル
チバイブレータ回路の第３の実施形態の構成を示すもの
である。同図において、１〜４、６、７の符号部分は図
３と同じであるが、接続関係が異なる。
チバイブレータ回路の第３の実施形態の構成を示すもの
である。同図において、１〜４、６、７の符号部分は図
３と同じであるが、接続関係が異なる。
【００４１】Ｄ−ＦＦ３のＱ正転出力端は出力端子２と
ＥＸ−ＯＲ回路７の第１の入力端に接続され、Ｑ反転出
力端は第１の遅延回路４の入力端に接続されている。第
１の遅延回路４の出力端はＥＸ−ＯＲ回路７の第２の入
力端に接続され、ＥＸ−ＯＲ回路７の出力端は第２の遅
延回路６の入力端に接続され、第２の遅延回路６の出力
端はＤ−ＦＦ３のＲ反転入力端に接続されている。第１
の遅延回路４の遅延時間はｔd1、第２の遅延回路６の遅
延時間はｔd2とする。
ＥＸ−ＯＲ回路７の第１の入力端に接続され、Ｑ反転出
力端は第１の遅延回路４の入力端に接続されている。第
１の遅延回路４の出力端はＥＸ−ＯＲ回路７の第２の入
力端に接続され、ＥＸ−ＯＲ回路７の出力端は第２の遅
延回路６の入力端に接続され、第２の遅延回路６の出力
端はＤ−ＦＦ３のＲ反転入力端に接続されている。第１
の遅延回路４の遅延時間はｔd1、第２の遅延回路６の遅
延時間はｔd2とする。
【００４２】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされており、Ｑ正転出力がＬレベル、Ｑ
反転出力がＨレベルにあり、ＥＸ−ＯＲ回路７の出力が
Ｈレベルであるものとする。この場合の回路動作を図６
に示すタイミングチャートを参照して説明する。図６に
おいて、Ｘは第１の遅延回路４の出力端、ＹはＥＸ−Ｏ
Ｒ回路７の出力端における論理信号を表すものであり、
他の符号は図２と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされており、Ｑ正転出力がＬレベル、Ｑ
反転出力がＨレベルにあり、ＥＸ−ＯＲ回路７の出力が
Ｈレベルであるものとする。この場合の回路動作を図６
に示すタイミングチャートを参照して説明する。図６に
おいて、Ｘは第１の遅延回路４の出力端、ＹはＥＸ−Ｏ
Ｒ回路７の出力端における論理信号を表すものであり、
他の符号は図２と同じである。
【００４３】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がり、Ｑ反転出力は伝搬遅延
時間ｔpdck→Q´ の経過後に立ち下がる。Ｑ正転出力か
らの立ち上がりエッジはＥＸ−ＯＲ回路７の第１の入力
端に入力される。この時点で、ＥＸ−ＯＲ回路７の第２
の入力はＨレベルなので、ＥＸ−ＯＲ回路７の出力は立
ち下がる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がり、Ｑ反転出力は伝搬遅延
時間ｔpdck→Q´ の経過後に立ち下がる。Ｑ正転出力か
らの立ち上がりエッジはＥＸ−ＯＲ回路７の第１の入力
端に入力される。この時点で、ＥＸ−ＯＲ回路７の第２
の入力はＨレベルなので、ＥＸ−ＯＲ回路７の出力は立
ち下がる。
【００４４】ＥＸ−ＯＲ回路７の出力の立ち下がりは、
第２の遅延回路６により遅延時間ｔd2を受け、Ｄ−ＦＦ
３のＲ反転入力端に入力され、Ｄ−ＦＦ３にはリセット
がかかる。Ｒ反転入力が立ち下がってＤ−ＦＦ３の伝搬
遅延時間ｔpdR´ →Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨレベルからＬレベルに立ち
下がり、出力端子２にはパルス幅が（ｔd2＋ｔpdEXOR＋
ｔpdR´ →Q ）に等しいパルスが出力される。つまり、
出力パルス幅は第２の遅延回路６の遅延時間ｔd2で設定
することができ、第１の遅延回路４の遅延時間ｔd1とは
独立なものとなる。
第２の遅延回路６により遅延時間ｔd2を受け、Ｄ−ＦＦ
３のＲ反転入力端に入力され、Ｄ−ＦＦ３にはリセット
がかかる。Ｒ反転入力が立ち下がってＤ−ＦＦ３の伝搬
遅延時間ｔpdR´ →Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨレベルからＬレベルに立ち
下がり、出力端子２にはパルス幅が（ｔd2＋ｔpdEXOR＋
ｔpdR´ →Q ）に等しいパルスが出力される。つまり、
出力パルス幅は第２の遅延回路６の遅延時間ｔd2で設定
することができ、第１の遅延回路４の遅延時間ｔd1とは
独立なものとなる。
【００４５】一方、Ｑ反転出力の立ち下がった後、ｔd1
だけ経過すると、Ｑ反転出力の立ち下がりエッジが第１
の遅延回路４を経て、ＥＸ−ＯＲ回路７の第２の入力端
に入力される。ＥＸ−ＯＲ回路７の第１の入力はＨのま
まなので、ＥＸ−ＯＲ回路７の出力は立ち上がり、第２
の遅延回路６により遅延時間ｔd2を受けたあと、Ｄ−Ｆ
Ｆ３のＲ反転入力の立ち上がりとなる。したがって、リ
セットパルス幅は（ｔd1＋ｔpdck→Q´ −ｔpdck→Q ）
となる。つまり、リセットパルス幅は第１の遅延回路４
の遅延時間ｔd1で設定することができ、第２の遅延回路
６の遅延時間ｔd2とは独立なものとなる。
だけ経過すると、Ｑ反転出力の立ち下がりエッジが第１
の遅延回路４を経て、ＥＸ−ＯＲ回路７の第２の入力端
に入力される。ＥＸ−ＯＲ回路７の第１の入力はＨのま
まなので、ＥＸ−ＯＲ回路７の出力は立ち上がり、第２
の遅延回路６により遅延時間ｔd2を受けたあと、Ｄ−Ｆ
Ｆ３のＲ反転入力の立ち上がりとなる。したがって、リ
セットパルス幅は（ｔd1＋ｔpdck→Q´ −ｔpdck→Q ）
となる。つまり、リセットパルス幅は第１の遅延回路４
の遅延時間ｔd1で設定することができ、第２の遅延回路
６の遅延時間ｔd2とは独立なものとなる。
【００４６】Ｄ−ＦＦ３のＲ反転入力が立ち上がってｔ
rel だけ経過すると、Ｄ−ＦＦ３はリセットが解除さ
れ、初期状態に戻って次の入力の待機状態になる。この
実施形態は、第１の実施形態における微分回路５の機能
を、第１の遅延回路４とＥＸ−ＯＲ回路７で構成したも
のといえる。
rel だけ経過すると、Ｄ−ＦＦ３はリセットが解除さ
れ、初期状態に戻って次の入力の待機状態になる。この
実施形態は、第１の実施形態における微分回路５の機能
を、第１の遅延回路４とＥＸ−ＯＲ回路７で構成したも
のといえる。
【００４７】なお、以上の説明では、Ｄ−ＦＦ３のＤ入
力をＨレベルに固定し、出力をＲ入力へ帰還するものと
したが、Ｄ入力をＬレベルに固定し、出力をＳ入力に帰
還することによっても同様な効果が得られることは言う
までもない。
力をＨレベルに固定し、出力をＲ入力へ帰還するものと
したが、Ｄ入力をＬレベルに固定し、出力をＳ入力に帰
還することによっても同様な効果が得られることは言う
までもない。
【００４８】図７は第１の実施形態によるモノステーブ
ルマルチバイブレータ回路の具体的な構成を示すもので
ある。図７で、５１、５３はそれぞれ第１及び第２のＯ
Ｒ／ＮＯＲ回路、５２は遅延時間がｔd2である第２の遅
延回路であり、５１〜５３が図１における微分回路５に
対応している。第１の遅延回路４の遅延時間はｔd1であ
り、その他の符号部分は図１と同じである。
ルマルチバイブレータ回路の具体的な構成を示すもので
ある。図７で、５１、５３はそれぞれ第１及び第２のＯ
Ｒ／ＮＯＲ回路、５２は遅延時間がｔd2である第２の遅
延回路であり、５１〜５３が図１における微分回路５に
対応している。第１の遅延回路４の遅延時間はｔd1であ
り、その他の符号部分は図１と同じである。
【００４９】第１の遅延回路４の出力端は微分回路５の
入力端に接続されており、微分回路５の内部で第１のＯ
Ｒ／ＮＯＲ回路５１の第１の入力端に接続される。第１
のＯＲ／ＮＯＲ回路５１の第２の入力はＬレベルに固定
されている。第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
端は第２のＯＲ／ＮＯＲ回路５３の第１の入力端に直接
接続され、ＯＲ出力端は遅延回路５２を介して第２のＯ
Ｒ／ＮＯＲ回路５３の第２の入力端に接続されている。
入力端に接続されており、微分回路５の内部で第１のＯ
Ｒ／ＮＯＲ回路５１の第１の入力端に接続される。第１
のＯＲ／ＮＯＲ回路５１の第２の入力はＬレベルに固定
されている。第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
端は第２のＯＲ／ＮＯＲ回路５３の第１の入力端に直接
接続され、ＯＲ出力端は遅延回路５２を介して第２のＯ
Ｒ／ＮＯＲ回路５３の第２の入力端に接続されている。
【００５０】第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力
端はＤ−ＦＦ３のＲ入力端に接続されている。Ｄ−ＦＦ
３のＤ入力はＨレベルに固定されており、クロック入力
端は入力端子１に、Ｑ正転出力端は出力端子２及び遅延
回路４の入力端子に、それぞれ接続されている。
端はＤ−ＦＦ３のＲ入力端に接続されている。Ｄ−ＦＦ
３のＤ入力はＨレベルに固定されており、クロック入力
端は入力端子１に、Ｑ正転出力端は出力端子２及び遅延
回路４の入力端子に、それぞれ接続されている。
【００５１】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。
【００５２】この場合、入力端子１に立ち上がりエッジ
が与えられると、Ｄ−ＦＦ３のＤ入力がＨレベルなの
で、Ｄ−ＦＦ３のＱ正転出力は伝搬遅延時間ｔpdck→Q
のあと、ＬレベルからＨレベルへ立ち上がる。Ｑ正転出
力が立ち上がった後、遅延回路４の伝搬遅延時間ｔd1だ
け経過すると、遅延回路４から微分回路５へ、すなわち
第１のＯＲ／ＮＯＲ回路５１の第１の入力端子へ立ち上
がりが伝わる。
が与えられると、Ｄ−ＦＦ３のＤ入力がＨレベルなの
で、Ｄ−ＦＦ３のＱ正転出力は伝搬遅延時間ｔpdck→Q
のあと、ＬレベルからＨレベルへ立ち上がる。Ｑ正転出
力が立ち上がった後、遅延回路４の伝搬遅延時間ｔd1だ
け経過すると、遅延回路４から微分回路５へ、すなわち
第１のＯＲ／ＮＯＲ回路５１の第１の入力端子へ立ち上
がりが伝わる。
【００５３】前述のように、第１のＯＲ／ＮＯＲ回路５
１の第２の入力端はＬレベルであるので、第１のＯＲ／
ＮＯＲ回路５１のＯＲ出力は伝搬遅延時間ｔpdOR経過後
に立ち上がり、ＮＯＲ出力は伝搬遅延時間ｔpdNOR 経過
後に立ち下がる。
１の第２の入力端はＬレベルであるので、第１のＯＲ／
ＮＯＲ回路５１のＯＲ出力は伝搬遅延時間ｔpdOR経過後
に立ち上がり、ＮＯＲ出力は伝搬遅延時間ｔpdNOR 経過
後に立ち下がる。
【００５４】第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
の立ち下がりは第２のＯＲ／ＮＯＲ回路５３の第１の入
力端に直接入力されるのに対し、第１のＯＲ／ＮＯＲ回
路５１のＯＲ出力の立ち上がりは遅延回路５２によりｔ
d2だけ遅延されるため、第２のＯＲ／ＮＯＲ回路５３の
ＮＯＲ出力すなわちＤ−ＦＦ３のＲ入力は伝搬遅延時間
ｔpdNOR 経過後に立ち上がる。
の立ち下がりは第２のＯＲ／ＮＯＲ回路５３の第１の入
力端に直接入力されるのに対し、第１のＯＲ／ＮＯＲ回
路５１のＯＲ出力の立ち上がりは遅延回路５２によりｔ
d2だけ遅延されるため、第２のＯＲ／ＮＯＲ回路５３の
ＮＯＲ出力すなわちＤ−ＦＦ３のＲ入力は伝搬遅延時間
ｔpdNOR 経過後に立ち上がる。
【００５５】Ｒ入力が立ち上がってＤ−ＦＦ３の伝搬遅
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
る。これにより、出力端子２にはパルス幅が（ｔd1＋２
ｔpdNOR ＋ｔpd R→Q ）であるパルスが出力される。
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
る。これにより、出力端子２にはパルス幅が（ｔd1＋２
ｔpdNOR ＋ｔpd R→Q ）であるパルスが出力される。
【００５６】一方、第１のＯＲ／ＮＯＲ回路５１のＯＲ
出力の立ち上がりが遅延回路５２の遅延時間ｔd2を経て
第２のＯＲ／ＮＯＲ回路５３の第２の入力に伝わると、
第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力すなわちＤ−
ＦＦ３のＲ入力は立ち下がり、リリース時間ｔrel だけ
経過すると、Ｄ−ＦＦ３はリセットが解除され、初期状
態に戻って次の入力の待機状態になる。
出力の立ち上がりが遅延回路５２の遅延時間ｔd2を経て
第２のＯＲ／ＮＯＲ回路５３の第２の入力に伝わると、
第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力すなわちＤ−
ＦＦ３のＲ入力は立ち下がり、リリース時間ｔrel だけ
経過すると、Ｄ−ＦＦ３はリセットが解除され、初期状
態に戻って次の入力の待機状態になる。
【００５７】Ｑ正転出力の立ち下がりエッジは、第１の
遅延回路４を経て微分回路５すなわち第１のＯＲ／ＮＯ
Ｒ回路５１に入力されるが、第２のＯＲ／ＮＯＲ回路５
３の二つの入力のいずれかがＨレベルであるので、第２
のＯＲ／ＮＯＲ回路５３のＮＯＲ出力はＬレベルに保た
れる。
遅延回路４を経て微分回路５すなわち第１のＯＲ／ＮＯ
Ｒ回路５１に入力されるが、第２のＯＲ／ＮＯＲ回路５
３の二つの入力のいずれかがＨレベルであるので、第２
のＯＲ／ＮＯＲ回路５３のＮＯＲ出力はＬレベルに保た
れる。
【００５８】このように、Ｒ入力にはＱ出力の立ち上が
りによりパルス幅（ｔd2＋ｔpdOR−ｔpdNOR ）のパルス
が加えられる。したがって、遅延回路５２の遅延時間ｔ
d2を適切に設定することにより、規格に合った最小充分
なリセットパルス幅とすることができる。
りによりパルス幅（ｔd2＋ｔpdOR−ｔpdNOR ）のパルス
が加えられる。したがって、遅延回路５２の遅延時間ｔ
d2を適切に設定することにより、規格に合った最小充分
なリセットパルス幅とすることができる。
【００５９】
【発明の効果】この発明によれば、安定に高速動作が可
能なモノステーブルマルチバイブレータ回路を提供する
ことができる。
能なモノステーブルマルチバイブレータ回路を提供する
ことができる。
【図１】この発明に係るモノステーブルマルチバイブレ
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
【図２】図１の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図３】この発明に係るモノステーブルマルチバイブレ
ータ回路の第２の実施形態の構成を示すブロック回路図
である。
ータ回路の第２の実施形態の構成を示すブロック回路図
である。
【図４】図３の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図５】この発明に係るモノステーブルマルチバイブレ
ータ回路の第３の実施形態の構成を示すブロック回路図
である。
ータ回路の第３の実施形態の構成を示すブロック回路図
である。
【図６】図５の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図７】第１の実施形態によるモノステーブルマルチバ
イブレータ回路の具体的な構成例を示すブロック回路図
である。
イブレータ回路の具体的な構成例を示すブロック回路図
である。
【図８】従来技術によるモノステーブルマルチバイブレ
ータ回路の構成を示すブロック回路図である。
ータ回路の構成を示すブロック回路図である。
【図９】図８の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図１０】改良された従来技術によるモノステーブルマ
ルチバイブレータ回路の構成を示すブロック回路図であ
る。
ルチバイブレータ回路の構成を示すブロック回路図であ
る。
【図１１】図１０の回路動作を説明するために各部の立
上がり及び立ち下がりエッジタイミングを示すタイミン
グチャートである。
上がり及び立ち下がりエッジタイミングを示すタイミン
グチャートである。
１ 入力端子 ２ 出力端子 ３ Ｄ型フリップフロップ ４ 第１の遅延回路 ５ 微分回路 ６ 第２の遅延回路 ７ ＥＸ−ＯＲ回路 ８ ＡＮＤ回路 ５１ 第１のＯＲ／ＮＯＲ回路 ５２ 遅延回路 ５３ 第２のＯＲ／ＮＯＲ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月３０日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 モノステーブルマルチバイブレータ回
路
路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、パルスエッジの
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
入力によって一定の幅を持つパルスを出力するモノステ
ーブルマルチバイブレータ回路についてのものである。
【０００２】
【従来の技術】従来より、モノステーブルマルチバイブ
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図８と図９により説明する。
レータ回路には、大別して、ゲート回路と遅延回路を組
み合わせるもの、ＳＲ型フリップフロップを用いるも
の、Ｄ型フリップフロップを用いるもの、の三種があ
る。このうち、前二種は入力パルス幅に対する制限が厳
しく使いにくいので、最後のＤ型フリップフロップを用
いるものが多く使われている。したがって、これを従来
技術として、図８と図９により説明する。
【０００３】図８は従来技術によるモノステーブルマル
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、４は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路４の入力端に、
Ｒ（リセット）入力端は遅延回路４の出力端に、それぞ
れ接続されている。
チバイブレータ回路のブロック図である。同図におい
て、１は入力端子、２は出力端子、３はＤ型フリップフ
ロップ（以下、Ｄ−ＦＦという。）、４は遅延時間がｔ
d である遅延回路である。Ｄ−ＦＦ３のＤ入力はＨレベ
ルに固定されており、クロック入力端は入力端子１に、
Ｑ正転出力端は出力端子２及び遅延回路４の入力端に、
Ｒ（リセット）入力端は遅延回路４の出力端に、それぞ
れ接続されている。
【０００４】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図９に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図９に示すタイミングチャートを参照して説明する。同
図において、ＩＮは入力端子１、ＱはＤ−ＦＦ３のＱ正
転出力端、ＲはＤ−ＦＦ３のＲ入力端における論理信号
を表している。
【０００５】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルへ立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路４の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
ると、Ｄ−ＦＦ３のＱ正転出力は、そのＤ入力がＨレベ
ルなので、伝搬遅延時間ｔpdck→Q のあとＬレベルから
Ｈレベルへ立ち上がる。Ｑ正転出力が立ち上がった後、
遅延回路４の遅延時間ｔd だけ経過してＲ入力が立ち上
がる。
【０００６】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpd R→Q ）に
等しいパルスが出力される。
【０００７】Ｑ正転出力の立ち下がりエッジは遅延回路
４を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経つと、Ｄ−ＦＦ３はリセ
ットが解除され、初期状態に戻って次の入力を待つ状態
になる。
４を経てＲ入力端に与えられる。Ｒ入力が立ち下がって
からリリース時間ｔrel だけ経つと、Ｄ−ＦＦ３はリセ
ットが解除され、初期状態に戻って次の入力を待つ状態
になる。
【０００８】
【発明が解決しようとする課題】従来技術によるモノス
テーブルマルチバイブレータ回路では、出力パルス幅と
リセットパルス幅が同じであるため、入力パルスの間隔
は（２ｔd ＋ｔpdck→Q＋ｔpd R→Q ＋ｔrel ）以上に
制限される。この制限は、出力パルス幅は広いが回路の
必要とするリセットパルス幅は狭くてもよい場合に顕著
な問題となり、回路の高速動作に限界を与えていた。
テーブルマルチバイブレータ回路では、出力パルス幅と
リセットパルス幅が同じであるため、入力パルスの間隔
は（２ｔd ＋ｔpdck→Q＋ｔpd R→Q ＋ｔrel ）以上に
制限される。この制限は、出力パルス幅は広いが回路の
必要とするリセットパルス幅は狭くてもよい場合に顕著
な問題となり、回路の高速動作に限界を与えていた。
【０００９】この限界を回避するための技術が特開昭６
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図１０と図１１を用いて説明する。
１−１７０１２０の第３図の一部に開示されている。こ
の技術は、リセットパルス幅を削減することにより入力
最小パルス間隔を短縮しようとするものである。この技
術を図１０と図１１を用いて説明する。
【００１０】図１０は従来技術により高速動作限界を改
善したモノステーブルマルチバイブレータ回路のブロッ
ク図である。同図において、８はＡＮＤゲートであり、
その他の符号部分は図８と同じである。
善したモノステーブルマルチバイブレータ回路のブロッ
ク図である。同図において、８はＡＮＤゲートであり、
その他の符号部分は図８と同じである。
【００１１】この回路構成は、図８に示した従来のモノ
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート８の第１の入力端に接続し、他方を遅延回
路４の入力端に接続し、さらにこの遅延回路４の出力端
をＡＮＤゲート８の第２の入力端に接続し、ＡＮＤゲー
ト８の出力端をＤ−ＦＦ３のＲ入力端へ接続したもの
で、その他の接続は図８と同じである。
ステーブルマルチバイブレータ回路とはＤ−ＦＦ３のＱ
正転出力端からＲ入力端への帰還路だけが異なってお
り、Ｄ−ＦＦ３のＱ正転出力経路を２分岐して、一方を
ＡＮＤゲート８の第１の入力端に接続し、他方を遅延回
路４の入力端に接続し、さらにこの遅延回路４の出力端
をＡＮＤゲート８の第２の入力端に接続し、ＡＮＤゲー
ト８の出力端をＤ−ＦＦ３のＲ入力端へ接続したもの
で、その他の接続は図８と同じである。
【００１２】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１１に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路４の出力端における論理信
号を表すものであり、他の符号は図９と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図１１に示すタイミングチャートを参照して説明する。
同図において、Ｘは遅延回路４の出力端における論理信
号を表すものであり、他の符号は図９と同じである。
【００１３】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路４の遅延時間ｔd だけ経過すると、遅
延回路４の出力すなわちＡＮＤゲート８の第２の入力が
立ち上がる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、遅延回路４の遅延時間ｔd だけ経過すると、遅
延回路４の出力すなわちＡＮＤゲート８の第２の入力が
立ち上がる。
【００１４】ＡＮＤゲート８の第１の入力にはＤ−ＦＦ
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート８の第２
の入力が立ち上がった後、ＡＮＤゲート８の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート８の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
３のＱ正転出力が直接加えられており、この時点ではす
でにＨレベルにある。このため、ＡＮＤゲート８の第２
の入力が立ち上がった後、ＡＮＤゲート８の伝搬遅延時
間ｔpdAND だけ経過すると、ＡＮＤゲート８の出力が立
ち上がってＤ−ＦＦ３のＲ入力端に送られる。
【００１５】Ｒ入力が立ち上がってからＤ−ＦＦ３の伝
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
搬遅延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリ
セットされ、Ｑ正転出力はＨからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdAND ＋ｔpd
R→Q ）に等しいパルスが出力される。
【００１６】この時点では、ＡＮＤゲート８の第２の入
力は遅延回路４によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート８の第１の入力に与えられると、ＡＮＤゲー
ト８の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
力は遅延回路４によってＨレベルに保たれている。この
ため、Ｄ−ＦＦ３のＱ正転出力の立ち下がりエッジがＡ
ＮＤゲート８の第１の入力に与えられると、ＡＮＤゲー
ト８の出力は伝搬遅延時間ｔpdAND だけ経過すると立ち
下がり、Ｄ−ＦＦ３のＲ入力端に与えられる。Ｒ入力が
立ち下がってからリリース時間ｔrel だけ経過すると、
Ｄ−ＦＦ３はリセットが解除され、初期状態に戻って次
の入力の待機状態になる。
【００１７】以上のように改良された従来技術によるモ
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。
ノステーブルマルチバイブレータ回路では、入力パルス
の間隔が（ｔd ＋ｔpdck→Q ＋ｔpd R→Q ＋２ｔpdAND
＋ｔrel ）に削減され、高速動作限界を改善できる。し
かしながら、Ｄ−ＦＦ３のＲ入力へのパルス幅が（ｔpd
R→Q ＋ｔpdAND ）と極めて狭く、Ｄ−ＦＦ３のＲ入力
パルス幅の規格を満たせず、不安定な動作を招くおそれ
があった。
【００１８】この発明は、安定に高速動作が可能なモノ
ステーブルマルチバイブレータ回路を提供することを目
的とする。
ステーブルマルチバイブレータ回路を提供することを目
的とする。
【００１９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベル、ローレベルのいず
れか一方に固定されたＤ型フリップフロップ３と、この
Ｄ型フリップフロップ３のデータ出力端からの信号を入
力して所定の遅延時間ｔd を与える遅延回路４と、この
遅延回路４の立ち上がり出力を検出して所定幅のパルス
信号に変換する微分回路５とを具備し、前記データ入力
端がハイレベルに固定されている場合には前記微分回路
５の出力を前記Ｄ型フリップフロップ３のリセット入力
端に与え、前記データ入力端がローレベルに固定されて
いる場合には前記微分回路５の出力をセット入力端に与
えるようにした。
め、この発明は、クロック入力端に入力パルス信号が与
えられ、データ入力端がハイレベル、ローレベルのいず
れか一方に固定されたＤ型フリップフロップ３と、この
Ｄ型フリップフロップ３のデータ出力端からの信号を入
力して所定の遅延時間ｔd を与える遅延回路４と、この
遅延回路４の立ち上がり出力を検出して所定幅のパルス
信号に変換する微分回路５とを具備し、前記データ入力
端がハイレベルに固定されている場合には前記微分回路
５の出力を前記Ｄ型フリップフロップ３のリセット入力
端に与え、前記データ入力端がローレベルに固定されて
いる場合には前記微分回路５の出力をセット入力端に与
えるようにした。
【００２０】前記微分回路５は、第１の入力端に前記第
１の遅延回路４の出力が与えられ、第２の入力端がロー
レベルに固定される第１のＯＲ／ＮＯＲ回路５１と、こ
の第１のＯＲ／ＮＯＲ回路５１のＯＲ出力を入力とする
第２の遅延回路５２と、第１の入力端に前記第１のＯＲ
／ＮＯＲ回路５１のＮＯＲ出力が与えられ、第２の入力
端に前記第２の遅延回路５２の出力が与えられる第２の
ＯＲ／ＮＯＲ回路５３とを備え、前記第２のＯＲ／ＮＯ
Ｒ回路５３のＮＯＲ出力を前記Ｄ型フリップフロップ３
のリセット入力端またはセット入力端に与えるようにし
た。
１の遅延回路４の出力が与えられ、第２の入力端がロー
レベルに固定される第１のＯＲ／ＮＯＲ回路５１と、こ
の第１のＯＲ／ＮＯＲ回路５１のＯＲ出力を入力とする
第２の遅延回路５２と、第１の入力端に前記第１のＯＲ
／ＮＯＲ回路５１のＮＯＲ出力が与えられ、第２の入力
端に前記第２の遅延回路５２の出力が与えられる第２の
ＯＲ／ＮＯＲ回路５３とを備え、前記第２のＯＲ／ＮＯ
Ｒ回路５３のＮＯＲ出力を前記Ｄ型フリップフロップ３
のリセット入力端またはセット入力端に与えるようにし
た。
【００２１】
【発明の実施の形態】以下、図１〜図７を参照してこの
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、５は微
分回路であり、その他の構成は図８と同じであるので、
同一符号を付して重複する説明を省略する。
発明の実施の形態を詳細に説明する。図１はこの発明に
係るモノステーブルマルチバイブレータ回路の第１の実
施形態の構成を示すものである。図１において、５は微
分回路であり、その他の構成は図８と同じであるので、
同一符号を付して重複する説明を省略する。
【００２２】図１に示す遅延回路４の出力端は微分回路
５の入力端に接続されている。遅延回路４の遅延時間は
ｔd であり、微分回路５はステップパルスの立ち上がり
を入力されるとパルス幅ｔpwのパルスを発生するものと
する。
５の入力端に接続されている。遅延回路４の遅延時間は
ｔd であり、微分回路５はステップパルスの立ち上がり
を入力されるとパルス幅ｔpwのパルスを発生するものと
する。
【００２３】Ｄ−ＦＦ３のＤ入力はＨレベルに固定され
ており、クロック入力端は入力端子１に、Ｑ正転出力端
は出力端子２及び遅延回路４の入力端に、Ｒ入力端は微
分回路５の出力端に、それぞれ接続されている。
ており、クロック入力端は入力端子１に、Ｑ正転出力端
は出力端子２及び遅延回路４の入力端に、Ｒ入力端は微
分回路５の出力端に、それぞれ接続されている。
【００２４】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図２に示すタイミングチャートを参照して説明する。同
図において、Ｘは遅延回路４の出力における論理信号を
表すものであり、他の符号は図１１と同じである。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。この場合の回路動作を
図２に示すタイミングチャートを参照して説明する。同
図において、Ｘは遅延回路４の出力における論理信号を
表すものであり、他の符号は図１１と同じである。
【００２５】入力端子１に立ち上がりエッジが与えられ
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd だけ経過すると、Ｑ正転出力の立ち上がり
エッジが遅延回路４を経て微分回路５へ入力される。微
分回路５により、立ち上がりエッジはパルス幅ｔpwのパ
ルスに変換され、微分回路５の伝搬遅延時間ｔpdDIFFだ
け経過すると、このパルスがＤ−ＦＦ３のＲ入力端へ与
えられるようになる。
ると、Ｄ−ＦＦ３のＤ入力がＨレベルなので、Ｄ−ＦＦ
３のＱ正転出力は伝搬遅延時間ｔpdck→Q のあと、Ｌレ
ベルからＨレベルへ立ち上がる。Ｑ正転出力が立ち上が
った後、ｔd だけ経過すると、Ｑ正転出力の立ち上がり
エッジが遅延回路４を経て微分回路５へ入力される。微
分回路５により、立ち上がりエッジはパルス幅ｔpwのパ
ルスに変換され、微分回路５の伝搬遅延時間ｔpdDIFFだ
け経過すると、このパルスがＤ−ＦＦ３のＲ入力端へ与
えられるようになる。
【００２６】Ｒ入力が立ち上がってＤ−ＦＦ３の伝搬遅
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdDIFF＋ｔpd
R→Q ）に等しいパルスが出力される。微分回路５の出
力すなわちＤ−ＦＦ３のＲ入力は立ち上がってからｔpw
だけ経過すると立ち下がり、さらにリリース時間ｔrel
だけ経過すると、Ｄ−ＦＦ３はリセットが解除され、初
期状態に戻って次の入力の待機状態になる。
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
り、出力端子２にはパルス幅が（ｔd ＋ｔpdDIFF＋ｔpd
R→Q ）に等しいパルスが出力される。微分回路５の出
力すなわちＤ−ＦＦ３のＲ入力は立ち上がってからｔpw
だけ経過すると立ち下がり、さらにリリース時間ｔrel
だけ経過すると、Ｄ−ＦＦ３はリセットが解除され、初
期状態に戻って次の入力の待機状態になる。
【００２７】なお、Ｑ正転出力の立ち下がりエッジは遅
延回路４を経て微分回路５に入力されるが、微分回路５
は立ち下がりエッジに対しては反応しない。
延回路４を経て微分回路５に入力されるが、微分回路５
は立ち下がりエッジに対しては反応しない。
【００２８】したがって、上記構成によれば、入力パル
スの間隔は（ｔd ＋ｔpw＋ｔpdck→Q ＋ｔpdDIFF＋ｔre
l ）となり、さらにリセットパルス幅を必要充分な広さ
にできるので、従来の技術によるものより安定で高速な
動作が可能になる。
スの間隔は（ｔd ＋ｔpw＋ｔpdck→Q ＋ｔpdDIFF＋ｔre
l ）となり、さらにリセットパルス幅を必要充分な広さ
にできるので、従来の技術によるものより安定で高速な
動作が可能になる。
【００２９】なお、この発明は、遅延回路４と微分回路
５の接続順序に依存するものではない。すなわち、図１
に示したような遅延回路４の出力を微分回路５の入力に
接続したもののほか、微分回路５の出力を遅延回路４の
入力に接続したものも同様の効果を得られる。
５の接続順序に依存するものではない。すなわち、図１
に示したような遅延回路４の出力を微分回路５の入力に
接続したもののほか、微分回路５の出力を遅延回路４の
入力に接続したものも同様の効果を得られる。
【００３０】なお、以上の説明では、Ｄ−ＦＦ３のＤ入
力をＨレベルに固定し、出力をＲ入力へ帰還するものと
したが、Ｄ入力をＬレベルに固定し、出力をＳ入力に帰
還することによっても同様な効果が得られることは言う
までもない。
力をＨレベルに固定し、出力をＲ入力へ帰還するものと
したが、Ｄ入力をＬレベルに固定し、出力をＳ入力に帰
還することによっても同様な効果が得られることは言う
までもない。
【００３１】なお、以上の説明では、Ｄ−ＦＦ３のＤ入
力をＨレベルに固定し、出力をＲ入力へ帰還させるもの
としたが、Ｄ入力をＬレベルに固定し、出力をＳ入力に
帰還することによっても同様な効果が得られることはい
うまでもない。
力をＨレベルに固定し、出力をＲ入力へ帰還させるもの
としたが、Ｄ入力をＬレベルに固定し、出力をＳ入力に
帰還することによっても同様な効果が得られることはい
うまでもない。
【００３２】図７は第１の実施形態によるモノステーブ
ルマルチバイブレータ回路の具体的な構成を示すもので
ある。図７で、５１、５３はそれぞれ第１及び第２のＯ
Ｒ／ＮＯＲ回路、５２は遅延時間がｔd2である第２の遅
延回路であり、５１〜５３が図１における微分回路５に
対応している。第１の遅延回路４の遅延時間はｔd1であ
り、その他の符号部分は図１と同じである。
ルマルチバイブレータ回路の具体的な構成を示すもので
ある。図７で、５１、５３はそれぞれ第１及び第２のＯ
Ｒ／ＮＯＲ回路、５２は遅延時間がｔd2である第２の遅
延回路であり、５１〜５３が図１における微分回路５に
対応している。第１の遅延回路４の遅延時間はｔd1であ
り、その他の符号部分は図１と同じである。
【００３３】第１の遅延回路４の出力端は微分回路５の
入力端に接続されており、微分回路５の内部で第１のＯ
Ｒ／ＮＯＲ回路５１の第１の入力端に接続される。第１
のＯＲ／ＮＯＲ回路５１の第２の入力はＬレベルに固定
されている。第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
端は第２のＯＲ／ＮＯＲ回路５３の第１の入力端に直接
接続され、ＯＲ出力端は遅延回路５２を介して第２のＯ
Ｒ／ＮＯＲ回路５３の第２の入力端に接続されている。
入力端に接続されており、微分回路５の内部で第１のＯ
Ｒ／ＮＯＲ回路５１の第１の入力端に接続される。第１
のＯＲ／ＮＯＲ回路５１の第２の入力はＬレベルに固定
されている。第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
端は第２のＯＲ／ＮＯＲ回路５３の第１の入力端に直接
接続され、ＯＲ出力端は遅延回路５２を介して第２のＯ
Ｒ／ＮＯＲ回路５３の第２の入力端に接続されている。
【００３４】第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力
端はＤ−ＦＦ３のＲ入力端に接続されている。Ｄ−ＦＦ
３のＤ入力はＨレベルに固定されており、クロック入力
端は入力端子１に、Ｑ正転出力端は出力端子２及び遅延
回路４の入力端子に、それぞれ接続されている。
端はＤ−ＦＦ３のＲ入力端に接続されている。Ｄ−ＦＦ
３のＤ入力はＨレベルに固定されており、クロック入力
端は入力端子１に、Ｑ正転出力端は出力端子２及び遅延
回路４の入力端子に、それぞれ接続されている。
【００３５】いま、Ｄ−ＦＦ３が、電源投入時あるいは
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。
所定の時点で、図には示されていない手段によってあら
かじめリセットされ、Ｑ正転出力がＬレベル、Ｑ反転出
力がＨレベルにあるものとする。
【００３６】この場合、入力端子１に立ち上がりエッジ
が与えられると、Ｄ−ＦＦ３のＤ入力がＨレベルなの
で、Ｄ−ＦＦ３のＱ正転出力は伝搬遅延時間ｔpdck→Q
のあと、ＬレベルからＨレベルへ立ち上がる。Ｑ正転出
力が立ち上がった後、遅延回路４の伝搬遅延時間ｔd1だ
け経過すると、遅延回路４から微分回路５へ、すなわち
第１のＯＲ／ＮＯＲ回路５１の第１の入力端子へ立ち上
がりが伝わる。
が与えられると、Ｄ−ＦＦ３のＤ入力がＨレベルなの
で、Ｄ−ＦＦ３のＱ正転出力は伝搬遅延時間ｔpdck→Q
のあと、ＬレベルからＨレベルへ立ち上がる。Ｑ正転出
力が立ち上がった後、遅延回路４の伝搬遅延時間ｔd1だ
け経過すると、遅延回路４から微分回路５へ、すなわち
第１のＯＲ／ＮＯＲ回路５１の第１の入力端子へ立ち上
がりが伝わる。
【００３７】前述のように、第１のＯＲ／ＮＯＲ回路５
１の第２の入力端はＬレベルであるので、第１のＯＲ／
ＮＯＲ回路５１のＯＲ出力は伝搬遅延時間ｔpdOR経過後
に立ち上がり、ＮＯＲ出力は伝搬遅延時間ｔpdNOR 経過
後に立ち下がる。
１の第２の入力端はＬレベルであるので、第１のＯＲ／
ＮＯＲ回路５１のＯＲ出力は伝搬遅延時間ｔpdOR経過後
に立ち上がり、ＮＯＲ出力は伝搬遅延時間ｔpdNOR 経過
後に立ち下がる。
【００３８】第１のＯＲ／ＮＯＲ回路５１のＮＯＲ出力
の立ち下がりは第２のＯＲ／ＮＯＲ回路５３の第１の入
力端に直接入力されるのに対し、第１のＯＲ／ＮＯＲ回
路５１のＯＲ出力の立ち上がりは遅延回路５２によりｔ
d2だけ遅延されるため、第２のＯＲ／ＮＯＲ回路５３の
ＮＯＲ出力すなわちＤ−ＦＦ３のＲ入力は伝搬遅延時間
ｔpdNOR 経過後に立ち上がる。
の立ち下がりは第２のＯＲ／ＮＯＲ回路５３の第１の入
力端に直接入力されるのに対し、第１のＯＲ／ＮＯＲ回
路５１のＯＲ出力の立ち上がりは遅延回路５２によりｔ
d2だけ遅延されるため、第２のＯＲ／ＮＯＲ回路５３の
ＮＯＲ出力すなわちＤ−ＦＦ３のＲ入力は伝搬遅延時間
ｔpdNOR 経過後に立ち上がる。
【００３９】Ｒ入力が立ち上がってＤ−ＦＦ３の伝搬遅
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
る。これにより、出力端子２にはパルス幅が（ｔd1＋２
ｔpdNOR ＋ｔpd R→Q ）であるパルスが出力される。
延時間ｔpd R→Q だけ経過すると、Ｄ−ＦＦ３はリセッ
トされ、Ｑ正転出力はＨレベルからＬレベルに立ち下が
る。これにより、出力端子２にはパルス幅が（ｔd1＋２
ｔpdNOR ＋ｔpd R→Q ）であるパルスが出力される。
【００４０】一方、第１のＯＲ／ＮＯＲ回路５１のＯＲ
出力の立ち上がりが遅延回路５２の遅延時間ｔd2を経て
第２のＯＲ／ＮＯＲ回路５３の第２の入力に伝わると、
第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力すなわちＤ−
ＦＦ３のＲ入力は立ち下がり、リリース時間ｔrel だけ
経過すると、Ｄ−ＦＦ３はリセットが解除され、初期状
態に戻って次の入力の待機状態になる。
出力の立ち上がりが遅延回路５２の遅延時間ｔd2を経て
第２のＯＲ／ＮＯＲ回路５３の第２の入力に伝わると、
第２のＯＲ／ＮＯＲ回路５３のＮＯＲ出力すなわちＤ−
ＦＦ３のＲ入力は立ち下がり、リリース時間ｔrel だけ
経過すると、Ｄ−ＦＦ３はリセットが解除され、初期状
態に戻って次の入力の待機状態になる。
【００４１】Ｑ正転出力の立ち下がりエッジは、第１の
遅延回路４を経て微分回路５すなわち第１のＯＲ／ＮＯ
Ｒ回路５１に入力されるが、第２のＯＲ／ＮＯＲ回路５
３の二つの入力のいずれかがＨレベルであるので、第２
のＯＲ／ＮＯＲ回路５３のＮＯＲ出力はＬレベルに保た
れる。
遅延回路４を経て微分回路５すなわち第１のＯＲ／ＮＯ
Ｒ回路５１に入力されるが、第２のＯＲ／ＮＯＲ回路５
３の二つの入力のいずれかがＨレベルであるので、第２
のＯＲ／ＮＯＲ回路５３のＮＯＲ出力はＬレベルに保た
れる。
【００４２】このように、Ｒ入力にはＱ出力の立ち上が
りによりパルス幅（ｔd2＋ｔpdOR−ｔpdNOR ）のパルス
が加えられる。したがって、遅延回路５２の遅延時間ｔ
d2を適切に設定することにより、規格に合った最小充分
なリセットパルス幅とすることができる。
りによりパルス幅（ｔd2＋ｔpdOR−ｔpdNOR ）のパルス
が加えられる。したがって、遅延回路５２の遅延時間ｔ
d2を適切に設定することにより、規格に合った最小充分
なリセットパルス幅とすることができる。
【００４３】
【発明の効果】この発明によれば、安定に高速動作が可
能なモノステーブルマルチバイブレータ回路を提供する
ことができる。
能なモノステーブルマルチバイブレータ回路を提供する
ことができる。
【図面の簡単な説明】
【図１】この発明に係るモノステーブルマルチバイブレ
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
ータ回路の第１の実施形態の構成を示すブロック回路図
である。
【図２】図１の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図３】第１の実施形態によるモノステーブルマルチバ
イブレータ回路の具体的な構成例を示すブロック回路図
である。
イブレータ回路の具体的な構成例を示すブロック回路図
である。
【図４】従来技術によるモノステーブルマルチバイブレ
ータ回路の構成を示すブロック回路図である。
ータ回路の構成を示すブロック回路図である。
【図５】図４の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【図６】改良された従来技術によるモノステーブルマル
チバイブレータ回路の構成を示すブロック回路図であ
る。
チバイブレータ回路の構成を示すブロック回路図であ
る。
【図７】図６の回路動作を説明するために各部の立上が
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
り及び立ち下がりエッジタイミングを示すタイミングチ
ャートである。
【符号の説明】 １ 入力端子 ２ 出力端子 ３ Ｄ型フリップフロップ ４ 第１の遅延回路 ５ 微分回路 ６ 第２の遅延回路 ８ ＡＮＤ回路 ５１ 第１のＯＲ／ＮＯＲ回路 ５２ 遅延回路 ５３ 第２のＯＲ／ＮＯＲ回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (4)
- 【請求項１】 クロック入力端に入力パルス信号が与え
られ、データ入力端がハイレベル、ローレベルのいずれ
か一方に固定されたＤ型フリップフロップ(3) と、 このＤ型フリップフロップ(3) のデータ出力端からの信
号を入力して所定の遅延時間ｔd を与える遅延回路(4)
と、 この遅延回路(4) の出力の変化を検出して所定幅のパル
ス信号に変換する微分回路(5) とを具備し、 前記データ入力端がハイレベルに固定されている場合に
は前記微分回路(5) の出力を前記Ｄ型フリップフロップ
(3) のリセット入力端に与え、前記データ入力端がロー
レベルに固定されている場合には前記微分回路(5) の出
力をセット入力端に与えることを特徴とするモノステー
ブルマルチバイブレータ回路。 - 【請求項２】 クロック入力端に入力パルス信号が与え
られ、データ入力端がハイレベル、ローレベルのいずれ
か一方に固定されたＤ型フリップフロップ(3) と、 このＤ型フリップフロップ(3) のデータ正転出力からの
信号を入力して第１の遅延時間ｔd1を与える第１の遅延
回路(4) と、 前記Ｄ型フリップフロップ(3) のデータ反転出力からの
信号を入力して前記第１の遅延時間ｔd1とは異なる第２
の遅延時間ｔd2を与える第２の遅延回路(6) と、 前記第１および第２の遅延回路(4,6) の出力を入力して
排他的論理和を演算出力する排他的論理和回路(7) とを
備え、 前記データ入力端がハイレベルに固定されている場合に
は前記排他的論理和回路(7) の出力を前記Ｄ型フリップ
フロップ(3) のリセット反転入力端に与え、前記データ
入力端がローレベルに固定されている場合には前記排他
的論理和回路(7) の出力を前記Ｄ型フリップフロップ
(3) のセット反転入力端に与えることを特徴とするモノ
ステーブルマルチバイブレータ回路。 - 【請求項３】 クロック入力端に入力パルス信号が与え
られ、データ入力端がハイレベル、ローレベルのいずれ
か一方に固定されたＤ型フリップフロップ(3) と、 このＤ型フリップフロップ(3) のデータ反転出力端から
の信号を入力して第１の遅延時間ｔd1を与える第１の遅
延回路(4) と、 前記Ｄ型フリップフロップ(3) のデータ正転出力端から
の信号と前記第１の遅延回路(4) の出力を入力して排他
的論理和を演算出力する排他的論理和回路(7)と、 この排他的論理和回路(7) の出力を入力して第２の遅延
時間ｔd2を与える第２の遅延回路(6) とを備え、 前記データ入力端がハイレベルに固定されている場合に
は前記第２の遅延回路(6) の出力を前記Ｄ型フリップフ
ロップ(3) のリセット反転入力端に与え、前記データ入
力端がローレベルに固定されている場合には前記第２の
遅延回路(6) の出力を前記Ｄ型フリップフロップ(3) の
セット反転に入力端に与えることを特徴とするモノステ
ーブルマルチバイブレータ回路。 - 【請求項４】 前記微分回路(5) は、 第１の入力端に前記第１の遅延回路(4) の出力が与えら
れ、第２の入力端がローレベルに固定される第１のＯＲ
／ＮＯＲ回路(51)と、 この第１のＯＲ／ＮＯＲ回路(51)のＯＲ出力を入力とす
る第２の遅延回路(52)と、 第１の入力端に前記第１のＯＲ／ＮＯＲ回路(51)のＮＯ
Ｒ出力が与えられ、第２の入力端に前記第２の遅延回路
(52)の出力が与えられる第２のＯＲ／ＮＯＲ回路(53)と
を備え、 前記第２のＯＲ／ＮＯＲ回路(53)のＮＯＲ出力を前記Ｄ
型フリップフロップ(3) のリセット正転入力端またはセ
ット正転入力端に与えることを特徴とする請求項１記載
のモノステーブルマルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331162A JPH09148891A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331162A JPH09148891A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148891A true JPH09148891A (ja) | 1997-06-06 |
Family
ID=18240577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7331162A Pending JPH09148891A (ja) | 1995-11-27 | 1995-11-27 | モノステーブルマルチバイブレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
-
1995
- 1995-11-27 JP JP7331162A patent/JPH09148891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
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