JP3647441B2 - 電流セル型デジタル/アナログ変換器 - Google Patents

電流セル型デジタル/アナログ変換器 Download PDF

Info

Publication number
JP3647441B2
JP3647441B2 JP2003116996A JP2003116996A JP3647441B2 JP 3647441 B2 JP3647441 B2 JP 3647441B2 JP 2003116996 A JP2003116996 A JP 2003116996A JP 2003116996 A JP2003116996 A JP 2003116996A JP 3647441 B2 JP3647441 B2 JP 3647441B2
Authority
JP
Japan
Prior art keywords
current
current cell
cell
cells
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003116996A
Other languages
English (en)
Other versions
JP2004328124A (ja
Inventor
勝 関口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003116996A priority Critical patent/JP3647441B2/ja
Priority to US10/692,940 priority patent/US7068978B2/en
Publication of JP2004328124A publication Critical patent/JP2004328124A/ja
Application granted granted Critical
Publication of JP3647441B2 publication Critical patent/JP3647441B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66Digital/analogue converters
    • H03M1/68Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H03M1/685Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66Digital/analogue converters
    • H03M1/74Simultaneous conversion
    • H03M1/742Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、複数の電流セルを用いてデジタル信号をアナログ電流に変換するタイプのデジタル/アナログ変換器に関する。
【0002】
【従来の技術】
従来より、電流セル型のデジタル/アナログ変換器が知られている。かかるデジタル/アナログ変換器は、複数の電流セルを用いて、デジタル信号をアナログ電流に変換することができる。電流セル型のデジタル/アナログ変換器は、例えば下記特許文献1に記載されている。
【0003】
例えば分解能が6ビットの電流セル型デジタル/アナログ変換器には、通常、0から26 −1までの64段階の電流値が設定される。このために、分解能が6ビットのデジタル/アナログ変換器は、63個の電流セルを有している。そして、デジタル値に応じた個数の電流セルをオンすることにより、このデジタル値に応じた値の電流を出力することができる。
【0004】
また、特許文献1の電流セル型デジタル/アナログ変換器は、重み4の電流セル63個、重み2の電流セル1個、重み1の電流セル1個、重み1/2の電流セル1個および重み1/4の電流セル1個を備えている(同文献の図1参照)。重み4の電流セルは、マトリクス状に配置されている。一方、他の電流セルは、1種類の重みについて1個ずつなので、マトリクス状に配置されていない。ここで、各電流セルは、電源ラインVCCに接続されている(同文献の図2参照)。各電流セルは、デコーダによって選択されたときに、電源ラインVCCから供給された電流を出力する。重み1の電流セルの出力電流値をIo とすると、重み4の電流セルの出力電流値は4Io 、重み2の電流セルの出力電流値は2Io 、重み1/2の電流セルの出力電流値はIo /2、重み1/4の電流セルの出力電流値はIo /4である。重みが異なる電流セルを併用することにより、少ない電流セル数で、デジタル/アナログ変換器の分解能を高めることができる。
【0005】
【特許文献1】
特開平11−17545号公報(第4頁、図1−図2)
【0006】
【発明が解決しようとする課題】
1個のデジタル/アナログ変換器に多数の電流セルを設ける場合、面積上の制約などのために、電源ラインの幅を十分に広くすることは困難である。このため、1本の電源ラインに多数個の電流セルが接続される場合には、この電源ラインの抵抗による電圧降下の影響が無視できなくなる。
【0007】
電流セル型デジタル/アナログ変換器では、デジタル値が‘1’大きくなるにつれて、出力電流がIo (重み1の電流値)ずつ増大することが望ましい。しかしながら、実際には、電流セルの出力電流のばらつきのために、電流増加量もばらついてしまう。すなわち、従来の電流セル型デジタル/アナログ変換器には、微分直線性誤差(Differential Nonlinearrity)が悪いという欠点があった。
【0008】
このため、簡単な構成で且つデジタル/アナログ変換特性が優れた電流セル型デジタル/アナログ変換器が嘱望されていた。
【0009】
【課題を解決するための手段】
この発明に係る電流セル型デジタル/アナログ変換器は、同一数だけ並列接続された同一サイズの定電流トランジスタをそれぞれ有する、複数の上位電流セルおよび1個以上の下位電流セルを、行方向および列方向に配置してなる電流セルマトリクスと、上位電流セルにそれぞれ設けられ、被選択時に該上位電流セル内のすべての定電流トランジスタの電流を出力させる上位制御回路と、下位電流セルにそれぞれ設けられ、被選択時に該下位電流セル内の所定の定電流トランジスタの電流のみを出力させる下位制御回路と、電流セルマトリクスの行ごとに設けられ、同じ側の端部が共通接続されており、同一行の上位電流セルおよび下位電流セルに設けられた定電流トランジスタに電流を供給する複数の電源ラインと、デジタル値の所定上位ビットに応じて上位制御回路を選択する上位デコーダと、デジタル値の所定下位ビットに応じて下位制御回路を選択する下位デコーダと、上位電流セルおよび下位電流セルの出力電流の和を出力するアナログ出力端子とを備えた電流セル型デジタル/アナログ変換器に関する。
そして、下位電流セルは当該下位電流セルに流入する電流を同じ列の上位電流セルに流入する電流と一致させるためのダミー定電流セルを備え、上位デコーダは同一行の上位電流セルを複数個同時に選択する場合に電源ラインの両端に近い上位電流セルから順に選択するように構成されたことを特徴とする。
【0010】
この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル/アナログ変換器において、下位電流セルが上述のようなダミー定電流セルを備えているので、微分直線性誤差を小さくすることができる。
加えて、この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル/アナログ変換器において、上述のような上位デコーダを備えているので、積分直線性誤差を小さくすることができる。
【0011】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【0012】
図1は、この実施の形態に係る電流セル型デジタル/アナログ変換器の構成を概略的に示すブロック図である。また、図2は、この実施の形態に係る電流セル型デジタル/アナログ変換器の電源配線を示す回路図である。図1、図2に示したように、この電流セル型デジタル/アナログ変換器100は、電流セルマトリクス110と、上位デコーダ120と、下位デコーダ130と、ラッチ140と、上位電流セル用の選択信号線A1〜A8,B1〜B8,BN1〜BN8と、下位電流セル用の選択信号線D0,D1と、デジタル入力端子Din0〜Din7と、アナログ出力端子Aout と、電源パターン210と、電源ライン220−1〜220−8とを備えている。
【0013】
電流セルマトリクス110は、63個の上位電流セルC1〜C63と、1個の下位電流セルC0(第8行第5列)とを備えている。このように、この実施の形態に係る電流セル型デジタル/アナログ変換器100では、上位電流セルC1〜C63のみをマトリクス状に配置するのではなく、下位電流セルC0も電流セルマトリクス110内に配置した。
【0014】
上位デコーダ120は、デジタル入力端子Din2〜Din7から、デジタル信号の上位6ビットを入力する。そして、これらのビットの値に応じて、上位電流セル用の選択信号を生成・出力する。
【0015】
下位デコーダ130は、デジタル入力端子Din0,Din1から、デジタル信号の下位2ビットを入力する。そして、これらのビットの値に応じて、下位電流セル用の選択信号を生成・出力する。この実施の形態では、デジタル信号の下位2ビットをインバータ131,132に反転させることによって、下位電流セル用の選択信号を生成している。
【0016】
ラッチ140は、デコーダ120,130から入力された選択信号をラッチし、選択信号線A1〜A8,B1〜B8,BN1〜BN8,D0,D1に出力する。
【0017】
選択信号線A1〜A8は、上位電流セルの列を選択するための信号線である。選択信号線B1〜B8,BN1〜BN8は、上位電流セルの行を選択するために使用される。また、選択信号線D0,D1は下位電流セルを選択するための信号線である。
【0018】
デジタル入力端子Din0〜Din7には、例えば外部回路から、デジタル信号が入力される。
【0019】
アナログ出力端子Aout は、すべての電流セルの電流出力端子(図1、図2では示さず)に接続されている。このため、アナログ出力端子Aout からは、選択された電流セルの合成出力電流が、出力される。
【0020】
電源パターン210は、チップ内の各集積回路に電源電流を供給するための配線である。この電源パターン210は幅広に形成されるので、抵抗が十分に低く、したがって、電圧降下の影響は無視できる。
【0021】
電源ライン220−1〜220−8は、電流セルマトリクスの行ごとに設けられる。そして、電源ライン220−1〜220−8は、電源パターン210の電流を、対応する行の各電流セルC0〜C63に供給する。電源ライン220−1〜220−8は、電流セルマトリクスの面積的な理由から十分に幅広に形成することができず、したがって、電気抵抗が無視できない。この実施の形態では、電源パターン210と第1列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれRとする。なお、図2には、第1行の抵抗値のみ示したが、だの行についても同じである。
【0022】
図3は、各上位電流セルC1〜C63の内部構成を示す回路図である。図3に示したように、各上位電流セルC1〜C63は、定電流pMOSトランジスタ301〜304と、ゲート用のpMOSトランジスタ305と、ダイオード接続のnMOSトランジスタ306と、ORゲート307と、ANDゲート308と、インバータ309とを備えている。
【0023】
定電流pMOSトランジスタ301〜304は、同一サイズに形成されており、互いに並列に接続されている。各pMOSトランジスタ301〜304のソースは、対応する電源ライン(図2の電源ライン220−1〜220−8のいずれか)に接続されている。また、pMOSトランジスタ301〜304のゲートには、第1基準電位Vref1(固定電位)が印加される。
【0024】
ゲート用のpMOSトランジスタ305のソースは、pMOSトランジスタ301〜304のドレインに接続されている。pMOSトランジスタ305のゲートには、第2基準電位Vref2(固定電位)が印加される。また、pMOSトランジスタ305のドレインは、アナログ出力端子Aout に接続されている。
【0025】
ダイオード接続のnMOSトランジスタ306のドレインおよびゲートは、pMOSトランジスタ301〜304の各ドレインに接続されている。また、このトランジスタ306のソースは、インバータ309の出力ノードに接続されている。
【0026】
ORゲート307は、対応する列選択用信号線Ax (図1のA1〜A8のいずれか)と、行選択用信号線BNx (図1のBN1〜BN8のいずれか)との論理和を出力する。
【0027】
ANDゲート308は、対応する行選択用信号線Bx (図1のB1〜B8のいずれか)と、ORゲート307の出力との論理積を出力する。
【0028】
インバータ309は、ANDゲート308の出力を反転して、nMOSトランジスタ306のソースに供給する。このインバータ309は、pMOSトランジスタ309aとnMOSトランジスタ309bとからなるCMOS(Complementary MOS) 構造を備えている。
【0029】
図4は、下位電流セルC0の内部構成を示す回路図である。図4に示したように、下位電流セルC0は、定電流pMOSトランジスタ401〜404と、ゲート用のpMOSトランジスタ405〜407と、ダイオード接続のnMOSトランジスタ408,409と、インバータ410,411とを備えている。
【0030】
定電流pMOSトランジスタ401〜404は、上位電流セルの定電流pMOSトランジスタ301〜304(図3参照)と同一のサイズに形成されている。各pMOSトランジスタ401〜404のソースは、対応する電源ライン(図2の電源ライン220−1〜220−8のいずれか)に接続されている。また、pMOSトランジスタ401〜404のゲートには、第1基準電位Vref1が印加される。
【0031】
ゲート用のpMOSトランジスタ405のソースは、pMOSトランジスタ401,402のドレインに接続されている。pMOSトランジスタ405のゲートには、第2基準電位Vref2が印加されている。また、pMOSトランジスタ405のドレインは、アナログ出力端子Aout に接続されている。
【0032】
ゲート用のpMOSトランジスタ406のソースは、pMOSトランジスタ403のドレインに接続されている。pMOSトランジスタ406のゲートには、第2基準電位Vref2が印加される。また、pMOSトランジスタ406のドレインは、アナログ出力端子Aout に接続されている。
【0033】
ゲート用のpMOSトランジスタ407のソースは、pMOSトランジスタ404のドレインに接続されている。pMOSトランジスタ407のゲートには、第2基準電位Vref2が印加される。また、pMOSトランジスタ407のドレインは、グランドラインに接続されており、アナログ出力端子Aout には接続されていない。
【0034】
ダイオード接続のnMOSトランジスタ408のドレインおよびゲートは、pMOSトランジスタ401,402のドレインに接続されている。また、このトランジスタ408のソースは、インバータ410の出力ノードに接続されている。
【0035】
ダイオード接続のnMOSトランジスタ409のドレインおよびゲートは、pMOSトランジスタ403の各ドレインに接続されている。また、このトランジスタ409のソースは、インバータ411の出力ノードに接続されている。
【0036】
インバータ410は、最下位ビットの選択信号線D0(図1参照)から入力された信号を反転して、nMOSトランジスタ408のソースに供給する。このインバータ410は、pMOSトランジスタ410aとnMOSトランジスタ410bとからなるCMOS構造を備えている。
【0037】
インバータ411は、第2ビットの選択信号線D1(図1参照)から入力された信号を反転して、nMOSトランジスタ409のソースに供給する。このインバータ411は、pMOSトランジスタ411aとnMOSトランジスタ411bとからなるCMOS構造を備えている。
【0038】
次に、この実施の形態に係る電流セル型デジタル/アナログ変換器100の動作を説明する。
【0039】
まず、上位電流セルC1〜C63の動作原理を説明する。
【0040】
図3に示したように、定電流pMOSトランジスタ301〜304のゲートには、固定の基準電位Vref1が常に印加されている。したがって、これらのpMOSトランジスタ301〜304は、常にオンしている。また、ゲート用のpMOSトランジスタ305は、固定の基準電位Vref2が常に印加されている。これにより、pMOSトランジスタ305は、常に弱くオンしている。
【0041】
インバータ309には、ゲート307,308からなる論理回路の出力電位が供給される。ここで、行選択用信号線Bx がローレベルのとき、ANDゲート308の出力は、行選択用信号線BNx および列選択用信号線Ax の値に拘わらず、ローレベルになる。したがって、インバータ309はハイレベルを出力する。このとき、ダイオード用のトランジスタ306は、カソード電位がハイレベルになるので、電流を流さない。このため、pMOSトランジスタ301〜304のドレイン電流は、トランジスタ305を介して、アナログ出力端子Aout に供給される。このとき、アナログ出力端子Aout に対する電流の供給に寄与する出力電流供給用トランジスタは、4個(pMOSトランジスタ301〜304)である。上述のように、pMOSトランジスタ301〜304は、同じサイズに形成されており、したがって、ドレイン電流は同じである。このため、アナログ出力端子Aout に供給される電流は、各pMOSトランジスタ301〜304のドレイン電流をそれぞれIo とすると、4Io (理想値)である。
【0042】
行選択用信号線Bx がハイレベル且つ行選択用信号線BNx がローレベルのとき、ANDゲート308の出力レベルは、列選択用信号線Ax の出力レベルと同じになる。列選択用信号線Ax がハイレベルの場合、インバータ309の出力は、ローレベルになる。このため、pMOSトランジスタ301〜304のドレイン電流は、トランジスタ306,309bを介して、グランドに流出する。すなわち、pMOSトランジスタ301〜304のドレイン電流は、アナログ出力端子Aout に供給されない。一方、列選択用信号線Ax がローレベルの場合、インバータ309の出力は、ハイレベルになる。このため、トランジスタ305を介して、pMOSトランジスタ301〜304からアナログ出力端子Aout に電流4Io が供給される。
【0043】
行選択用信号Bx ,BNx が両方ともハイレベルのとき、インバータ309の出力は、列選択用信号線Ax の値に拘わらず、ローレベルになる。このため、pMOSトランジスタ301〜304のドレイン電流は、トランジスタ306,309bを介して、グランドに流出する。すなわち、pMOSトランジスタ301〜304のドレイン電流は、アナログ出力端子Aout に供給されない。
【0044】
次に、下位電流セルC0の動作原理を説明する。
【0045】
図4に示したように、定電流pMOSトランジスタ401〜404のゲートには、固定の基準電位Vref1が常に印加されている。したがって、これらのpMOSトランジスタ401〜404は、常にオンしている。また、ゲート用のpMOSトランジスタ405〜407は、固定の基準電位Vref2が常に印加されている。これにより、pMOSトランジスタ405は、常に弱くオンしている。
【0046】
選択信号D0がハイレベルのとき、インバータ410の出力はローレベルになる。このため、pMOSトランジスタ401,402のドレイン電流は、トランジスタ408,410bを介して、グランドに流出する。すなわち、pMOSトランジスタ401,402のドレイン電流は、アナログ出力端子Aout に供給されない。一方、選択信号D0がローレベルのとき、インバータ410の出力はハイレベルになる。このとき、ダイオード用のトランジスタ408は、カソード電位がハイレベルになるので、電流を流さない。このため、pMOSトランジスタ401,402のドレイン電流は、トランジスタ405を介して、アナログ出力端子Aout に供給される。この場合、アナログ出力端子Aout に対する電流の供給に寄与するのは、2個のpMOSトランジスタ401,402のみである。したがって、アナログ出力端子Aout に供給される電流は、上位電流セルC1〜C63の場合の半分すなわち2Io (理想値)になる。
【0047】
選択信号D1がハイレベルのとき、インバータ411の出力はローレベルになる。このため、pMOSトランジスタ403のドレイン電流は、トランジスタ409,411bを介して、グランドに流出する。すなわち、pMOSトランジスタ403のドレイン電流は、アナログ出力端子Aout に供給されない。一方、選択信号D1がローレベルのとき、インバータ411の出力はハイレベルになる。このとき、ダイオード用のトランジスタ409は、カソード電位がハイレベルになるので、電流を流さない。このため、pMOSトランジスタ403のドレイン電流は、トランジスタ406を介して、アナログ出力端子Aout に供給される。この場合、アナログ出力端子Aout に対する電流の供給に寄与するのは、1個のpMOSトランジスタ403のみである。したがって、アナログ出力端子Aout に供給される電流は、上位電流セルC1〜C63の場合の4分の1すなわちIo (理想値)になる。
【0048】
pMOSトランジスタ404のドレイン電流Io は、常に、ゲート用のトランジスタ407を介して、グランドに放出される。このpMOSトランジスタ404は、電源ライン220−8から下位電流セルC0に流入する電流を、上位電流セルC1〜C63と同じ電流4Io に設定するために設けられた、ダミートランジスタである。このようなダミートランジスタを設けることにより、この実施の形態に係るデジタル/アナログ変換器100の微分直線性誤差を向上させることができる(後述)。
【0049】
次に、デジタル/アナログ変換器100の全体動作を説明する。
【0050】
上述のように、デジタル入力端子Din0〜Din7には、デジタル信号が入力される。上位デコーダ120は、デジタル信号の上位6ビットを用いて、上位電流セル用の選択信号を生成する。この選択信号は、ラッチ140から、選択信号線A1〜A8,B1〜B8,BN1〜BN8に出力される。
【0051】
この実施の形態では、上位電流セルを選択するときの優先順位は、C1,C2,・・・,C63の順に高い。例えば、上位電流セルを1個のみ活性化する場合は常に上位電流セルC1が選択され、上位電流セルを2個のみ活性化する場合は常に上位電流セルC1,C2が選択され、また、上位電流セルを8個のみ選択する場合は第1行のすべての上位電流セルC1〜C8が常に選択される。図1、図2に示したように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していく。例えば第1行(電源ライン220−1に接続された行)の上位電流セルを複数個選択するときの優先順位は、第1列のセルC1、第8列のセルC2、第2列のセルC3、第7列のセルC4、・・・というようになる。また、この実施の形態では、選択数が9〜16個のときは、常に、第1行および第2行の上位電流セルが選択される。同様に、選択数が17〜24個の場合は、常に第1行〜第3行の上位電流セルが選択される。選択数が25個以上の場合も、同様にして、上位の行に属する上位電流セルが、優先的に選択される。
【0052】
上述の理由により、同じ行に属する上位電流セルがすべて選択される場合、その行に対応する行選択用信号線Bx が、ローレベルに設定される。また、同じ行に属する上位電流セルがすべて非選択になる場合、その行に対応する行選択用信号線Bx ,BNx は、ハイレベルに設定される。一方、選択される上位電流セルと非選択の上位電流セルとが混在する行は、行選択用信号線Bx がハイレベルに設定され且つ行選択用信号線BNx がローレベルに設定される。上述のように、行選択用信号線Bx がハイレベル且つ行選択用信号線BNx がローレベルのとき、上位電流セルの選択/非選択は、列選択用信号線Ax の信号レベルによって決定される。
【0053】
例えば、30個の上位電流セルが選択される場合、行選択用信号線B1〜B3はローレベルに設定され、且つ、行選択用信号線B4〜B8はハイレベルに設定される。また、行選択用信号線BN1〜BN3のレベルは任意であり、行選択用信号線BN4はローレベルに設定され、且つ、行選択用信号線BN5〜8はハイレベルに設定される。加えて、列選択用信号線A1〜A6はハイレベルに設定され、他の列選択用信号線A7,A8はローレベルに設定される。これにより、上位電流セルC1〜C30は選択され、且つ、上位電流セルC31〜C63は選択されない。
【0054】
下位デコーダ130は、デジタル信号の下位2ビットを用いて、下位電流セル用の選択信号を生成する。この選択信号は、ラッチ140から、選択信号線D0,D1に出力される。下位電流セルC0の出力電流は、D0,D1がともにローレベルのとき3Io 、D0がローレベル且つD1がハイレベルのとき2Io (理想値)、D0がハイレベル且つD1がローレベルのときIo (理想値)、D0,D1がともにハイレベルのとき零になる。
【0055】
すべての電流セルC0〜C63が選択されていないとき、アナログ出力端子Aout の出力電流は零である。一方、すべての電流セルC0〜C63が選択されているとき、アナログ出力端子Aout の出力電流は255Io (理想値)である(下位電流セルC0の出力電流が3Io 且つ上位電流セルC31〜C63の出力電流が63×4Io )。以上のようにして、この実施の形態に係るデジタル/アナログ変換器100によれば、アナログ出力端子Aout の出力電流値を、256段階変化させることができる。
【0056】
上述のように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していくこととした。また、この実施の形態では、最終行の電源ライン220−8の第5列に、下位電流セルを配置した。以下、この理由を説明する。
【0057】
上述したように、 電源パターン210は、幅広に形成されるので抵抗が十分に低く、したがって電圧降下の影響は無視できる。これに対して、電源ライン220−1〜220−8は、電気抵抗が大きいので、電圧降下の影響を無視できない。上述のように、この実施の形態では、電源パターン210と第1列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれRとする(図2参照)。
【0058】
電源ライン220−1のうち、電源パターン210と上位電流セルC1との間の部分に流れる電流は、8×4Io すなわち32Io である。したがって、この部分における電圧降下は、32Io ・Rである。このため、電源パターン210の電位をVDDとすると、一列目の上位電流セルC1の入力電位(すなわち、図3に示されたpMOSトランジスタ301〜304のソース電位)は、VDD−32Io ・Rとなる。また、電源ライン220−1の上位電流セルC1,C2間に流れる電流は、7×4Io すなわち28Io である。したがって、この部分における電圧降下は、28Io ・Rである。このため、2列目の上位電流セルC3の入力電位は、(VDD−32Io ・R)−28Io ・R、すなわちVDD−60Io ・Rとなる。同様にして、3列目の上位電流セルC5の入力電位はVDD−84Io ・R、4列目の上位電流セルC7の入力電位はVDD−104Io ・R、5列目の上位電流セルC8の入力電位はVDD−120Io ・R、6列目の上位電流セルC6の入力電位はVDD−134Io ・R、7列目の上位電流セルC4の入力電位はVDD−142Io ・R、8列目の上位電流セルC2の入力電位はVDD−146Io ・Rとなる。このように、第1行に配置された電流セルC1〜C8の入力電位は、1列目の上位電流セルC1で最も高く、8列目の上位電流セルC2で最も低い。したがって、電源ライン220−1から上位電流セルC1〜C8に供給される電流(理想的にはそれぞれ4Io )は、1列目の上位電流セルC1で最も大きくなり、8列目の上位電流セルC2で最も小さくなる。この特性は、他の列(電源ライン220−2〜220−8に対応する列)の場合も、同じである。したがって、上位電流セルの選択数とアナログ出力端子Aout の出力電流との関係を直線に近づけるためには、すなわち積分直線性誤差(Integral Linearity Error)を小さくするためには、同一行の上位電流セルを複数個同時に選択する場合に、1列目、2列目、・・・の順に選択していくのではなく、電源ラインの両端から交互に選択していくことが望ましい。
【0059】
上述のように、この実施の形態では、重みが小さい電流セルを1個にまとめて下位電流セルC0を構成し、且つ、この下位電流セルC0を電流セルマトリクス110内の第8行第5列に配置した。さらに、下位電流セルC0にダミー定電流トランジスタ404を設けることにより、セル内の定電流トランジスタの個数を上位電流セルC1〜C63と同数にした。これにより、下位電流セルC0の入力電位は、他の行の5列目の上位電流セルC8,C16,・・・,C56と同様、VDD−120Io ・Rである。このため、下位電流セルC0に設けられた各定電流トランジスタ401〜404のドレイン電流は、上位電流セルC1〜C63における各定電流トランジスタ301〜304のドレイン電流の平均値に近い値になる。したがって、下位電流セルC0が選択される場合の積分直線性誤差も、小さくすることができる。また、下位電流セルC0の入力電位がVDD−120Io ・Rであるため、下位電流セルC0よりも下位列の上位電流セルC62,C60,C58の入力電位は他の行の同じ列に配置された上位電流セル(例えばC6,C4,C2)と同一である。このため、下位電流セルC0を設けることによって下位列の上位電流セルC62,C60,C58の電流特性に影響が及ぶこともない。加えて、この実施の形態では、下位電流セルC0を、電流セルマトリクスの5列目、すなわち他の行では最後に選択される上位電流セルが配置される位置に、配置されている。このため、8行目の上位電流セルC57〜C63を選択する方法は、1〜7行目と同じでよい。
【0060】
なお、インバータ309,410,411(図3、図4参照)がオンするときにも、ダイオード接続のトランジスタ306,408,409のソース電位を上昇させるための電流が電流セルC0〜C63に供給されるが、電流値が非常に小さいので無視することができる。
【0061】
このように、この実施の形態に係るデジタル/アナログ変換器100によれば、回路構成や制御方法を複雑化させることなく、微分直線性誤差や積分直線性誤差を小さくすることができる。
【0062】
【発明の効果】
以上詳細に説明したように、本発明によれば、簡単な構成で且つデジタル/アナログ変換特性が優れた電流セル型デジタル/アナログ変換器を提供することができる。
【図面の簡単な説明】
【図1】実施の形態に係る電流セル型デジタル/アナログ変換器の構成を概略的に示すブロック図である。
【図2】実施の形態に係る電流セル型デジタル/アナログ変換器の電源配線を示す回路図である。
【図3】実施の形態に係る上位電流セルの内部構成を示す回路図である。
【図4】実施の形態に係る下位電流セルの内部構成を示す回路図である。
【符号の説明】
100 電流セル型デジタル/アナログ変換器
110 電流セルマトリクス
120 上位デコーダ
130 下位デコーダ
131,132 インバータ
140 ラッチ
210 電源パターン
220−1〜220−8 電源ライン

Claims (2)

  1. 同一数だけ並列接続された同一サイズの定電流トランジスタをそれぞれ有する、複数の上位電流セルおよび1個以上の下位電流セルを、行方向および列方向に配置してなる電流セルマトリクスと、
    前記上位電流セルにそれぞれ設けられ、被選択時に該上位電流セル内のすべての前記定電流トランジスタの電流を出力させる上位制御回路と、
    前記下位電流セルにそれぞれ設けられ、被選択時に該下位電流セル内の所定の前記定電流トランジスタの電流のみを出力させる下位制御回路と、
    前記電流セルマトリクスの行ごとに設けられ、同じ側の端部が共通接続されており、同一行の前記上位電流セルおよび前記下位電流セルに設けられた前記定電流トランジスタに電流を供給する複数の電源ラインと、
    デジタル値の所定上位ビットに応じて前記上位制御回路を選択する上位デコーダと、
    デジタル値の所定下位ビットに応じて前記下位制御回路を選択する下位デコーダと、
    前記上位電流セルおよび前記下位電流セルの出力電流の和を出力するアナログ出力端子とを備えた電流セル型デジタル/アナログ変換器であって、
    前記下位電流セルは、当該下位電流セルに流入する電流を同じ列の前記上位電流セルに流入する電流と一致させるためのダミー定電流セルを備え、
    前記上位デコーダは、同一行の前記上位電流セルを複数個同時に選択する場合に、前記電源ラインの両端に近い当該上位電流セルから順に選択するように構成された、
    ことを特徴とする電流セル型デジタル/アナログ変換器。
  2. 最終行の、他の行では最後に選択される前記上位電流セルが配置される位置に、前記下位電流セルを配置したことを特徴とする請求項1に記載の電流セル型デジタル/アナログ変換器。
JP2003116996A 2003-04-22 2003-04-22 電流セル型デジタル/アナログ変換器 Expired - Fee Related JP3647441B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003116996A JP3647441B2 (ja) 2003-04-22 2003-04-22 電流セル型デジタル/アナログ変換器
US10/692,940 US7068978B2 (en) 2003-04-22 2003-10-27 Current cell type digital-to-analog converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003116996A JP3647441B2 (ja) 2003-04-22 2003-04-22 電流セル型デジタル/アナログ変換器

Publications (2)

Publication Number Publication Date
JP2004328124A JP2004328124A (ja) 2004-11-18
JP3647441B2 true JP3647441B2 (ja) 2005-05-11

Family

ID=33296280

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003116996A Expired - Fee Related JP3647441B2 (ja) 2003-04-22 2003-04-22 電流セル型デジタル/アナログ変換器

Country Status (2)

Country Link
US (1) US7068978B2 (ja)
JP (1) JP3647441B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589653B2 (en) * 2007-02-23 2009-09-15 Stmicroelectronics Asia Pacific Pte. Ltd. Output architecture for LCD panel column driver
US8558727B2 (en) * 2011-05-18 2013-10-15 Qualcomm Incorporated Compensated current cell to scale switching glitches in digital to analog convertors
US10965308B1 (en) * 2020-06-26 2021-03-30 Intel Corporation Digital-to-analog converter, data processing system, base station, mobile device and method for generating an analog signal

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2543370B2 (ja) 1987-07-15 1996-10-16 ファナック株式会社 視覚センサを使用したシ―ラント検査方法
JPH01268316A (ja) 1988-04-20 1989-10-26 Matsushita Electric Ind Co Ltd ディジタル・アナログ変換回路
JP3039791B2 (ja) 1990-06-08 2000-05-08 富士通株式会社 Daコンバータ
JPH04162830A (ja) * 1990-10-26 1992-06-08 Nec Corp D/aコンバータ
JPH05191290A (ja) 1991-10-07 1993-07-30 Mitsubishi Electric Corp D/a変換器
JPH07212234A (ja) * 1994-01-25 1995-08-11 Hitachi Ltd Da変換器およびそれを用いた周波数シンセサイザ
JPH1117545A (ja) 1997-06-26 1999-01-22 Hitachi Ltd D/a変換器
JP4001421B2 (ja) * 1998-07-23 2007-10-31 沖電気工業株式会社 Da変換器
JP3199115B2 (ja) * 1998-12-24 2001-08-13 モトローラ株式会社 デジタル・アナログ変換回路
JP3958042B2 (ja) * 2001-12-20 2007-08-15 沖電気工業株式会社 ディジタル・アナログ・コンバータ、電流源及び差動アンプ

Also Published As

Publication number Publication date
JP2004328124A (ja) 2004-11-18
US20040212523A1 (en) 2004-10-28
US7068978B2 (en) 2006-06-27

Similar Documents

Publication Publication Date Title
JP3154927B2 (ja) デジタル・アナログ変換回路
US7825843B2 (en) D/A converter and semiconductor integrated circuit including the same
US20140002289A1 (en) Multi-stage string dac
US7375670B1 (en) Digital-to-analog converter
US8063808B2 (en) Multi-input operational amplifier circuit, digital/analog converter using same, and driver for display device using same
JP5166375B2 (ja) スイッチ損失を改善するための回路アーキテクチャを有するデジタル/アナログ変換器
US7129877B2 (en) Digital-to-analog converter with switched capacitor network
US9800259B1 (en) Digital to analog converter for performing digital to analog conversion with current source arrays
JP2001016107A (ja) デジタル/アナログコンバータ
US6344815B2 (en) Digital-to-analog converter
JP3647441B2 (ja) 電流セル型デジタル/アナログ変換器
KR20050056630A (ko) 차동 스위칭 회로 및 디지털 아날로그 변환기
JP2598138B2 (ja) D/a変換器
JP2007227990A (ja) タイミング生成回路及びそれを用いたデジタル/アナログ変換器
KR100727885B1 (ko) 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기
US7256722B2 (en) D/A converter
JPH08125536A (ja) 抵抗ラダー、d−a変換器、及びa−d変換器
JP2005252663A (ja) 電流セルマトリクス型ディジタル・アナログ変換器
US6346906B1 (en) Thermometric-binary code conversion method, conversion circuit therefor and encoder element circuits used therefor
KR101096088B1 (ko) 저항열을 이용한 디지털-아날로그 변환기
JPH1117545A (ja) D/a変換器
Surender et al. 6-bit, 180nm Digital to Analog Converter (DAC) Using Tanner EDA Tool for Low Power Applications
US20070216561A1 (en) Voltage random access memory (VRAM)
KR100349581B1 (ko) 디지털 아날로그 변환기
JP3628820B2 (ja) 相補型電流源

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050208

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3647441

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090218

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090218

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100218

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100218

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110218

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110218

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120218

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120218

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130218

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130218

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees