JP3647441B2 - 電流セル型デジタル／アナログ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数の電流セルを用いてデジタル信号をアナログ電流に変換するタイプのデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】
従来より、電流セル型のデジタル／アナログ変換器が知られている。かかるデジタル／アナログ変換器は、複数の電流セルを用いて、デジタル信号をアナログ電流に変換することができる。電流セル型のデジタル／アナログ変換器は、例えば下記特許文献１に記載されている。
【０００３】
例えば分解能が６ビットの電流セル型デジタル／アナログ変換器には、通常、０から２6 −１までの６４段階の電流値が設定される。このために、分解能が６ビットのデジタル／アナログ変換器は、６３個の電流セルを有している。そして、デジタル値に応じた個数の電流セルをオンすることにより、このデジタル値に応じた値の電流を出力することができる。
【０００４】
また、特許文献１の電流セル型デジタル／アナログ変換器は、重み４の電流セル６３個、重み２の電流セル１個、重み１の電流セル１個、重み１／２の電流セル１個および重み１／４の電流セル１個を備えている（同文献の図１参照）。重み４の電流セルは、マトリクス状に配置されている。一方、他の電流セルは、１種類の重みについて１個ずつなので、マトリクス状に配置されていない。ここで、各電流セルは、電源ラインＶＣＣに接続されている（同文献の図２参照）。各電流セルは、デコーダによって選択されたときに、電源ラインＶＣＣから供給された電流を出力する。重み１の電流セルの出力電流値をＩo とすると、重み４の電流セルの出力電流値は４Ｉo 、重み２の電流セルの出力電流値は２Ｉo 、重み１／２の電流セルの出力電流値はＩo ／２、重み１／４の電流セルの出力電流値はＩo ／４である。重みが異なる電流セルを併用することにより、少ない電流セル数で、デジタル／アナログ変換器の分解能を高めることができる。
【０００５】
【特許文献１】
特開平１１−１７５４５号公報（第４頁、図１−図２）
【０００６】
【発明が解決しようとする課題】
１個のデジタル／アナログ変換器に多数の電流セルを設ける場合、面積上の制約などのために、電源ラインの幅を十分に広くすることは困難である。このため、１本の電源ラインに多数個の電流セルが接続される場合には、この電源ラインの抵抗による電圧降下の影響が無視できなくなる。
【０００７】
電流セル型デジタル／アナログ変換器では、デジタル値が‘１’大きくなるにつれて、出力電流がＩo （重み１の電流値）ずつ増大することが望ましい。しかしながら、実際には、電流セルの出力電流のばらつきのために、電流増加量もばらついてしまう。すなわち、従来の電流セル型デジタル／アナログ変換器には、微分直線性誤差(Differential Nonlinearrity)が悪いという欠点があった。
【０００８】
このため、簡単な構成で且つデジタル／アナログ変換特性が優れた電流セル型デジタル／アナログ変換器が嘱望されていた。
【０００９】
【課題を解決するための手段】
この発明に係る電流セル型デジタル／アナログ変換器は、同一数だけ並列接続された同一サイズの定電流トランジスタをそれぞれ有する、複数の上位電流セルおよび１個以上の下位電流セルを、行方向および列方向に配置してなる電流セルマトリクスと、上位電流セルにそれぞれ設けられ、被選択時に該上位電流セル内のすべての定電流トランジスタの電流を出力させる上位制御回路と、下位電流セルにそれぞれ設けられ、被選択時に該下位電流セル内の所定の定電流トランジスタの電流のみを出力させる下位制御回路と、電流セルマトリクスの行ごとに設けられ、同じ側の端部が共通接続されており、同一行の上位電流セルおよび下位電流セルに設けられた定電流トランジスタに電流を供給する複数の電源ラインと、デジタル値の所定上位ビットに応じて上位制御回路を選択する上位デコーダと、デジタル値の所定下位ビットに応じて下位制御回路を選択する下位デコーダと、上位電流セルおよび下位電流セルの出力電流の和を出力するアナログ出力端子とを備えた電流セル型デジタル／アナログ変換器に関する。
そして、下位電流セルは当該下位電流セルに流入する電流を同じ列の上位電流セルに流入する電流と一致させるためのダミー定電流セルを備え、上位デコーダは同一行の上位電流セルを複数個同時に選択する場合に電源ラインの両端に近い上位電流セルから順に選択するように構成されたことを特徴とする。
【００１０】
この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル／アナログ変換器において、下位電流セルが上述のようなダミー定電流セルを備えているので、微分直線性誤差を小さくすることができる。
加えて、この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル／アナログ変換器において、上述のような上位デコーダを備えているので、積分直線性誤差を小さくすることができる。
【００１１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１２】
図１は、この実施の形態に係る電流セル型デジタル／アナログ変換器の構成を概略的に示すブロック図である。また、図２は、この実施の形態に係る電流セル型デジタル／アナログ変換器の電源配線を示す回路図である。図１、図２に示したように、この電流セル型デジタル／アナログ変換器１００は、電流セルマトリクス１１０と、上位デコーダ１２０と、下位デコーダ１３０と、ラッチ１４０と、上位電流セル用の選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８と、下位電流セル用の選択信号線Ｄ０，Ｄ１と、デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７と、アナログ出力端子Ａout と、電源パターン２１０と、電源ライン２２０−１〜２２０−８とを備えている。
【００１３】
電流セルマトリクス１１０は、６３個の上位電流セルＣ１〜Ｃ６３と、１個の下位電流セルＣ０（第８行第５列）とを備えている。このように、この実施の形態に係る電流セル型デジタル／アナログ変換器１００では、上位電流セルＣ１〜Ｃ６３のみをマトリクス状に配置するのではなく、下位電流セルＣ０も電流セルマトリクス１１０内に配置した。
【００１４】
上位デコーダ１２０は、デジタル入力端子Ｄｉｎ２〜Ｄｉｎ７から、デジタル信号の上位６ビットを入力する。そして、これらのビットの値に応じて、上位電流セル用の選択信号を生成・出力する。
【００１５】
下位デコーダ１３０は、デジタル入力端子Ｄｉｎ０，Ｄｉｎ１から、デジタル信号の下位２ビットを入力する。そして、これらのビットの値に応じて、下位電流セル用の選択信号を生成・出力する。この実施の形態では、デジタル信号の下位２ビットをインバータ１３１，１３２に反転させることによって、下位電流セル用の選択信号を生成している。
【００１６】
ラッチ１４０は、デコーダ１２０，１３０から入力された選択信号をラッチし、選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８，Ｄ０，Ｄ１に出力する。
【００１７】
選択信号線Ａ１〜Ａ８は、上位電流セルの列を選択するための信号線である。選択信号線Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８は、上位電流セルの行を選択するために使用される。また、選択信号線Ｄ０，Ｄ１は下位電流セルを選択するための信号線である。
【００１８】
デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７には、例えば外部回路から、デジタル信号が入力される。
【００１９】
アナログ出力端子Ａout は、すべての電流セルの電流出力端子（図１、図２では示さず）に接続されている。このため、アナログ出力端子Ａout からは、選択された電流セルの合成出力電流が、出力される。
【００２０】
電源パターン２１０は、チップ内の各集積回路に電源電流を供給するための配線である。この電源パターン２１０は幅広に形成されるので、抵抗が十分に低く、したがって、電圧降下の影響は無視できる。
【００２１】
電源ライン２２０−１〜２２０−８は、電流セルマトリクスの行ごとに設けられる。そして、電源ライン２２０−１〜２２０−８は、電源パターン２１０の電流を、対応する行の各電流セルＣ０〜Ｃ６３に供給する。電源ライン２２０−１〜２２０−８は、電流セルマトリクスの面積的な理由から十分に幅広に形成することができず、したがって、電気抵抗が無視できない。この実施の形態では、電源パターン２１０と第１列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれＲとする。なお、図２には、第１行の抵抗値のみ示したが、だの行についても同じである。
【００２２】
図３は、各上位電流セルＣ１〜Ｃ６３の内部構成を示す回路図である。図３に示したように、各上位電流セルＣ１〜Ｃ６３は、定電流ｐＭＯＳトランジスタ３０１〜３０４と、ゲート用のｐＭＯＳトランジスタ３０５と、ダイオード接続のｎＭＯＳトランジスタ３０６と、ＯＲゲート３０７と、ＡＮＤゲート３０８と、インバータ３０９とを備えている。
【００２３】
定電流ｐＭＯＳトランジスタ３０１〜３０４は、同一サイズに形成されており、互いに並列に接続されている。各ｐＭＯＳトランジスタ３０１〜３０４のソースは、対応する電源ライン（図２の電源ライン２２０−１〜２２０−８のいずれか）に接続されている。また、ｐＭＯＳトランジスタ３０１〜３０４のゲートには、第１基準電位Ｖref1（固定電位）が印加される。
【００２４】
ゲート用のｐＭＯＳトランジスタ３０５のソースは、ｐＭＯＳトランジスタ３０１〜３０４のドレインに接続されている。ｐＭＯＳトランジスタ３０５のゲートには、第２基準電位Ｖref2（固定電位）が印加される。また、ｐＭＯＳトランジスタ３０５のドレインは、アナログ出力端子Ａout に接続されている。
【００２５】
ダイオード接続のｎＭＯＳトランジスタ３０６のドレインおよびゲートは、ｐＭＯＳトランジスタ３０１〜３０４の各ドレインに接続されている。また、このトランジスタ３０６のソースは、インバータ３０９の出力ノードに接続されている。
【００２６】
ＯＲゲート３０７は、対応する列選択用信号線Ａx （図１のＡ１〜Ａ８のいずれか）と、行選択用信号線ＢＮx （図１のＢＮ１〜ＢＮ８のいずれか）との論理和を出力する。
【００２７】
ＡＮＤゲート３０８は、対応する行選択用信号線Ｂx （図１のＢ１〜Ｂ８のいずれか）と、ＯＲゲート３０７の出力との論理積を出力する。
【００２８】
インバータ３０９は、ＡＮＤゲート３０８の出力を反転して、ｎＭＯＳトランジスタ３０６のソースに供給する。このインバータ３０９は、ｐＭＯＳトランジスタ３０９ａとｎＭＯＳトランジスタ３０９ｂとからなるＣＭＯＳ(Complementary MOS) 構造を備えている。
【００２９】
図４は、下位電流セルＣ０の内部構成を示す回路図である。図４に示したように、下位電流セルＣ０は、定電流ｐＭＯＳトランジスタ４０１〜４０４と、ゲート用のｐＭＯＳトランジスタ４０５〜４０７と、ダイオード接続のｎＭＯＳトランジスタ４０８，４０９と、インバータ４１０，４１１とを備えている。
【００３０】
定電流ｐＭＯＳトランジスタ４０１〜４０４は、上位電流セルの定電流ｐＭＯＳトランジスタ３０１〜３０４（図３参照）と同一のサイズに形成されている。各ｐＭＯＳトランジスタ４０１〜４０４のソースは、対応する電源ライン（図２の電源ライン２２０−１〜２２０−８のいずれか）に接続されている。また、ｐＭＯＳトランジスタ４０１〜４０４のゲートには、第１基準電位Ｖref1が印加される。
【００３１】
ゲート用のｐＭＯＳトランジスタ４０５のソースは、ｐＭＯＳトランジスタ４０１，４０２のドレインに接続されている。ｐＭＯＳトランジスタ４０５のゲートには、第２基準電位Ｖref2が印加されている。また、ｐＭＯＳトランジスタ４０５のドレインは、アナログ出力端子Ａout に接続されている。
【００３２】
ゲート用のｐＭＯＳトランジスタ４０６のソースは、ｐＭＯＳトランジスタ４０３のドレインに接続されている。ｐＭＯＳトランジスタ４０６のゲートには、第２基準電位Ｖref2が印加される。また、ｐＭＯＳトランジスタ４０６のドレインは、アナログ出力端子Ａout に接続されている。
【００３３】
ゲート用のｐＭＯＳトランジスタ４０７のソースは、ｐＭＯＳトランジスタ４０４のドレインに接続されている。ｐＭＯＳトランジスタ４０７のゲートには、第２基準電位Ｖref2が印加される。また、ｐＭＯＳトランジスタ４０７のドレインは、グランドラインに接続されており、アナログ出力端子Ａout には接続されていない。
【００３４】
ダイオード接続のｎＭＯＳトランジスタ４０８のドレインおよびゲートは、ｐＭＯＳトランジスタ４０１，４０２のドレインに接続されている。また、このトランジスタ４０８のソースは、インバータ４１０の出力ノードに接続されている。
【００３５】
ダイオード接続のｎＭＯＳトランジスタ４０９のドレインおよびゲートは、ｐＭＯＳトランジスタ４０３の各ドレインに接続されている。また、このトランジスタ４０９のソースは、インバータ４１１の出力ノードに接続されている。
【００３６】
インバータ４１０は、最下位ビットの選択信号線Ｄ０（図１参照）から入力された信号を反転して、ｎＭＯＳトランジスタ４０８のソースに供給する。このインバータ４１０は、ｐＭＯＳトランジスタ４１０ａとｎＭＯＳトランジスタ４１０ｂとからなるＣＭＯＳ構造を備えている。
【００３７】
インバータ４１１は、第２ビットの選択信号線Ｄ１（図１参照）から入力された信号を反転して、ｎＭＯＳトランジスタ４０９のソースに供給する。このインバータ４１１は、ｐＭＯＳトランジスタ４１１ａとｎＭＯＳトランジスタ４１１ｂとからなるＣＭＯＳ構造を備えている。
【００３８】
次に、この実施の形態に係る電流セル型デジタル／アナログ変換器１００の動作を説明する。
【００３９】
まず、上位電流セルＣ１〜Ｃ６３の動作原理を説明する。
【００４０】
図３に示したように、定電流ｐＭＯＳトランジスタ３０１〜３０４のゲートには、固定の基準電位Ｖref1が常に印加されている。したがって、これらのｐＭＯＳトランジスタ３０１〜３０４は、常にオンしている。また、ゲート用のｐＭＯＳトランジスタ３０５は、固定の基準電位Ｖref2が常に印加されている。これにより、ｐＭＯＳトランジスタ３０５は、常に弱くオンしている。
【００４１】
インバータ３０９には、ゲート３０７，３０８からなる論理回路の出力電位が供給される。ここで、行選択用信号線Ｂx がローレベルのとき、ＡＮＤゲート３０８の出力は、行選択用信号線ＢＮx および列選択用信号線Ａx の値に拘わらず、ローレベルになる。したがって、インバータ３０９はハイレベルを出力する。このとき、ダイオード用のトランジスタ３０６は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０５を介して、アナログ出力端子Ａout に供給される。このとき、アナログ出力端子Ａout に対する電流の供給に寄与する出力電流供給用トランジスタは、４個（ｐＭＯＳトランジスタ３０１〜３０４）である。上述のように、ｐＭＯＳトランジスタ３０１〜３０４は、同じサイズに形成されており、したがって、ドレイン電流は同じである。このため、アナログ出力端子Ａout に供給される電流は、各ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流をそれぞれＩo とすると、４Ｉo （理想値）である。
【００４２】
行選択用信号線Ｂx がハイレベル且つ行選択用信号線ＢＮx がローレベルのとき、ＡＮＤゲート３０８の出力レベルは、列選択用信号線Ａx の出力レベルと同じになる。列選択用信号線Ａx がハイレベルの場合、インバータ３０９の出力は、ローレベルになる。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０６，３０９ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、列選択用信号線Ａx がローレベルの場合、インバータ３０９の出力は、ハイレベルになる。このため、トランジスタ３０５を介して、ｐＭＯＳトランジスタ３０１〜３０４からアナログ出力端子Ａout に電流４Ｉo が供給される。
【００４３】
行選択用信号Ｂx ，ＢＮx が両方ともハイレベルのとき、インバータ３０９の出力は、列選択用信号線Ａx の値に拘わらず、ローレベルになる。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０６，３０９ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、アナログ出力端子Ａout に供給されない。
【００４４】
次に、下位電流セルＣ０の動作原理を説明する。
【００４５】
図４に示したように、定電流ｐＭＯＳトランジスタ４０１〜４０４のゲートには、固定の基準電位Ｖref1が常に印加されている。したがって、これらのｐＭＯＳトランジスタ４０１〜４０４は、常にオンしている。また、ゲート用のｐＭＯＳトランジスタ４０５〜４０７は、固定の基準電位Ｖref2が常に印加されている。これにより、ｐＭＯＳトランジスタ４０５は、常に弱くオンしている。
【００４６】
選択信号Ｄ０がハイレベルのとき、インバータ４１０の出力はローレベルになる。このため、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、トランジスタ４０８，４１０ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、選択信号Ｄ０がローレベルのとき、インバータ４１０の出力はハイレベルになる。このとき、ダイオード用のトランジスタ４０８は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、トランジスタ４０５を介して、アナログ出力端子Ａout に供給される。この場合、アナログ出力端子Ａout に対する電流の供給に寄与するのは、２個のｐＭＯＳトランジスタ４０１，４０２のみである。したがって、アナログ出力端子Ａout に供給される電流は、上位電流セルＣ１〜Ｃ６３の場合の半分すなわち２Ｉo （理想値）になる。
【００４７】
選択信号Ｄ１がハイレベルのとき、インバータ４１１の出力はローレベルになる。このため、ｐＭＯＳトランジスタ４０３のドレイン電流は、トランジスタ４０９，４１１ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ４０３のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、選択信号Ｄ１がローレベルのとき、インバータ４１１の出力はハイレベルになる。このとき、ダイオード用のトランジスタ４０９は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ４０３のドレイン電流は、トランジスタ４０６を介して、アナログ出力端子Ａout に供給される。この場合、アナログ出力端子Ａout に対する電流の供給に寄与するのは、１個のｐＭＯＳトランジスタ４０３のみである。したがって、アナログ出力端子Ａout に供給される電流は、上位電流セルＣ１〜Ｃ６３の場合の４分の１すなわちＩo （理想値）になる。
【００４８】
ｐＭＯＳトランジスタ４０４のドレイン電流Ｉo は、常に、ゲート用のトランジスタ４０７を介して、グランドに放出される。このｐＭＯＳトランジスタ４０４は、電源ライン２２０−８から下位電流セルＣ０に流入する電流を、上位電流セルＣ１〜Ｃ６３と同じ電流４Ｉo に設定するために設けられた、ダミートランジスタである。このようなダミートランジスタを設けることにより、この実施の形態に係るデジタル／アナログ変換器１００の微分直線性誤差を向上させることができる（後述）。
【００４９】
次に、デジタル／アナログ変換器１００の全体動作を説明する。
【００５０】
上述のように、デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７には、デジタル信号が入力される。上位デコーダ１２０は、デジタル信号の上位６ビットを用いて、上位電流セル用の選択信号を生成する。この選択信号は、ラッチ１４０から、選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８に出力される。
【００５１】
この実施の形態では、上位電流セルを選択するときの優先順位は、Ｃ１，Ｃ２，・・・，Ｃ６３の順に高い。例えば、上位電流セルを１個のみ活性化する場合は常に上位電流セルＣ１が選択され、上位電流セルを２個のみ活性化する場合は常に上位電流セルＣ１，Ｃ２が選択され、また、上位電流セルを８個のみ選択する場合は第１行のすべての上位電流セルＣ１〜Ｃ８が常に選択される。図１、図２に示したように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していく。例えば第１行（電源ライン２２０−１に接続された行）の上位電流セルを複数個選択するときの優先順位は、第１列のセルＣ１、第８列のセルＣ２、第２列のセルＣ３、第７列のセルＣ４、・・・というようになる。また、この実施の形態では、選択数が９〜１６個のときは、常に、第１行および第２行の上位電流セルが選択される。同様に、選択数が１７〜２４個の場合は、常に第１行〜第３行の上位電流セルが選択される。選択数が２５個以上の場合も、同様にして、上位の行に属する上位電流セルが、優先的に選択される。
【００５２】
上述の理由により、同じ行に属する上位電流セルがすべて選択される場合、その行に対応する行選択用信号線Ｂx が、ローレベルに設定される。また、同じ行に属する上位電流セルがすべて非選択になる場合、その行に対応する行選択用信号線Ｂx ，ＢＮx は、ハイレベルに設定される。一方、選択される上位電流セルと非選択の上位電流セルとが混在する行は、行選択用信号線Ｂx がハイレベルに設定され且つ行選択用信号線ＢＮx がローレベルに設定される。上述のように、行選択用信号線Ｂx がハイレベル且つ行選択用信号線ＢＮx がローレベルのとき、上位電流セルの選択／非選択は、列選択用信号線Ａx の信号レベルによって決定される。
【００５３】
例えば、３０個の上位電流セルが選択される場合、行選択用信号線Ｂ１〜Ｂ３はローレベルに設定され、且つ、行選択用信号線Ｂ４〜Ｂ８はハイレベルに設定される。また、行選択用信号線ＢＮ１〜ＢＮ３のレベルは任意であり、行選択用信号線ＢＮ４はローレベルに設定され、且つ、行選択用信号線ＢＮ５〜８はハイレベルに設定される。加えて、列選択用信号線Ａ１〜Ａ６はハイレベルに設定され、他の列選択用信号線Ａ７，Ａ８はローレベルに設定される。これにより、上位電流セルＣ１〜Ｃ３０は選択され、且つ、上位電流セルＣ３１〜Ｃ６３は選択されない。
【００５４】
下位デコーダ１３０は、デジタル信号の下位２ビットを用いて、下位電流セル用の選択信号を生成する。この選択信号は、ラッチ１４０から、選択信号線Ｄ０，Ｄ１に出力される。下位電流セルＣ０の出力電流は、Ｄ０，Ｄ１がともにローレベルのとき３Ｉo 、Ｄ０がローレベル且つＤ１がハイレベルのとき２Ｉo （理想値）、Ｄ０がハイレベル且つＤ１がローレベルのときＩo （理想値）、Ｄ０，Ｄ１がともにハイレベルのとき零になる。
【００５５】
すべての電流セルＣ０〜Ｃ６３が選択されていないとき、アナログ出力端子Ａout の出力電流は零である。一方、すべての電流セルＣ０〜Ｃ６３が選択されているとき、アナログ出力端子Ａout の出力電流は２５５Ｉo （理想値）である（下位電流セルＣ０の出力電流が３Ｉo 且つ上位電流セルＣ３１〜Ｃ６３の出力電流が６３×４Ｉo ）。以上のようにして、この実施の形態に係るデジタル／アナログ変換器１００によれば、アナログ出力端子Ａout の出力電流値を、２５６段階変化させることができる。
【００５６】
上述のように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していくこととした。また、この実施の形態では、最終行の電源ライン２２０−８の第５列に、下位電流セルを配置した。以下、この理由を説明する。
【００５７】
上述したように、 電源パターン２１０は、幅広に形成されるので抵抗が十分に低く、したがって電圧降下の影響は無視できる。これに対して、電源ライン２２０−１〜２２０−８は、電気抵抗が大きいので、電圧降下の影響を無視できない。上述のように、この実施の形態では、電源パターン２１０と第１列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれＲとする（図２参照）。
【００５８】
電源ライン２２０−１のうち、電源パターン２１０と上位電流セルＣ１との間の部分に流れる電流は、８×４Ｉo すなわち３２Ｉo である。したがって、この部分における電圧降下は、３２Ｉo ・Ｒである。このため、電源パターン２１０の電位をＶＤＤとすると、一列目の上位電流セルＣ１の入力電位（すなわち、図３に示されたｐＭＯＳトランジスタ３０１〜３０４のソース電位）は、ＶＤＤ−３２Ｉo ・Ｒとなる。また、電源ライン２２０−１の上位電流セルＣ１，Ｃ２間に流れる電流は、７×４Ｉo すなわち２８Ｉo である。したがって、この部分における電圧降下は、２８Ｉo ・Ｒである。このため、２列目の上位電流セルＣ３の入力電位は、（ＶＤＤ−３２Ｉo ・Ｒ）−２８Ｉo ・Ｒ、すなわちＶＤＤ−６０Ｉo ・Ｒとなる。同様にして、３列目の上位電流セルＣ５の入力電位はＶＤＤ−８４Ｉo ・Ｒ、４列目の上位電流セルＣ７の入力電位はＶＤＤ−１０４Ｉo ・Ｒ、５列目の上位電流セルＣ８の入力電位はＶＤＤ−１２０Ｉo ・Ｒ、６列目の上位電流セルＣ６の入力電位はＶＤＤ−１３４Ｉo ・Ｒ、７列目の上位電流セルＣ４の入力電位はＶＤＤ−１４２Ｉo ・Ｒ、８列目の上位電流セルＣ２の入力電位はＶＤＤ−１４６Ｉo ・Ｒとなる。このように、第１行に配置された電流セルＣ１〜Ｃ８の入力電位は、１列目の上位電流セルＣ１で最も高く、８列目の上位電流セルＣ２で最も低い。したがって、電源ライン２２０−１から上位電流セルＣ１〜Ｃ８に供給される電流（理想的にはそれぞれ４Ｉo ）は、１列目の上位電流セルＣ１で最も大きくなり、８列目の上位電流セルＣ２で最も小さくなる。この特性は、他の列（電源ライン２２０−２〜２２０−８に対応する列）の場合も、同じである。したがって、上位電流セルの選択数とアナログ出力端子Ａout の出力電流との関係を直線に近づけるためには、すなわち積分直線性誤差(Integral Linearity Error)を小さくするためには、同一行の上位電流セルを複数個同時に選択する場合に、１列目、２列目、・・・の順に選択していくのではなく、電源ラインの両端から交互に選択していくことが望ましい。
【００５９】
上述のように、この実施の形態では、重みが小さい電流セルを１個にまとめて下位電流セルＣ０を構成し、且つ、この下位電流セルＣ０を電流セルマトリクス１１０内の第８行第５列に配置した。さらに、下位電流セルＣ０にダミー定電流トランジスタ４０４を設けることにより、セル内の定電流トランジスタの個数を上位電流セルＣ１〜Ｃ６３と同数にした。これにより、下位電流セルＣ０の入力電位は、他の行の５列目の上位電流セルＣ８，Ｃ１６，・・・，Ｃ５６と同様、ＶＤＤ−１２０Ｉo ・Ｒである。このため、下位電流セルＣ０に設けられた各定電流トランジスタ４０１〜４０４のドレイン電流は、上位電流セルＣ１〜Ｃ６３における各定電流トランジスタ３０１〜３０４のドレイン電流の平均値に近い値になる。したがって、下位電流セルＣ０が選択される場合の積分直線性誤差も、小さくすることができる。また、下位電流セルＣ０の入力電位がＶＤＤ−１２０Ｉo ・Ｒであるため、下位電流セルＣ０よりも下位列の上位電流セルＣ６２，Ｃ６０，Ｃ５８の入力電位は他の行の同じ列に配置された上位電流セル（例えばＣ６，Ｃ４，Ｃ２）と同一である。このため、下位電流セルＣ０を設けることによって下位列の上位電流セルＣ６２，Ｃ６０，Ｃ５８の電流特性に影響が及ぶこともない。加えて、この実施の形態では、下位電流セルＣ０を、電流セルマトリクスの５列目、すなわち他の行では最後に選択される上位電流セルが配置される位置に、配置されている。このため、８行目の上位電流セルＣ５７〜Ｃ６３を選択する方法は、１〜７行目と同じでよい。
【００６０】
なお、インバータ３０９，４１０，４１１（図３、図４参照）がオンするときにも、ダイオード接続のトランジスタ３０６，４０８，４０９のソース電位を上昇させるための電流が電流セルＣ０〜Ｃ６３に供給されるが、電流値が非常に小さいので無視することができる。
【００６１】
このように、この実施の形態に係るデジタル／アナログ変換器１００によれば、回路構成や制御方法を複雑化させることなく、微分直線性誤差や積分直線性誤差を小さくすることができる。
【００６２】
【発明の効果】
以上詳細に説明したように、本発明によれば、簡単な構成で且つデジタル／アナログ変換特性が優れた電流セル型デジタル／アナログ変換器を提供することができる。
【図面の簡単な説明】
【図１】実施の形態に係る電流セル型デジタル／アナログ変換器の構成を概略的に示すブロック図である。
【図２】実施の形態に係る電流セル型デジタル／アナログ変換器の電源配線を示す回路図である。
【図３】実施の形態に係る上位電流セルの内部構成を示す回路図である。
【図４】実施の形態に係る下位電流セルの内部構成を示す回路図である。
【符号の説明】
１００ 電流セル型デジタル／アナログ変換器
１１０ 電流セルマトリクス
１２０ 上位デコーダ
１３０ 下位デコーダ
１３１，１３２ インバータ
１４０ ラッチ
２１０ 電源パターン
２２０−１〜２２０−８ 電源ライン
【発明の属する技術分野】
この発明は、複数の電流セルを用いてデジタル信号をアナログ電流に変換するタイプのデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】
従来より、電流セル型のデジタル／アナログ変換器が知られている。かかるデジタル／アナログ変換器は、複数の電流セルを用いて、デジタル信号をアナログ電流に変換することができる。電流セル型のデジタル／アナログ変換器は、例えば下記特許文献１に記載されている。
【０００３】
例えば分解能が６ビットの電流セル型デジタル／アナログ変換器には、通常、０から２6 −１までの６４段階の電流値が設定される。このために、分解能が６ビットのデジタル／アナログ変換器は、６３個の電流セルを有している。そして、デジタル値に応じた個数の電流セルをオンすることにより、このデジタル値に応じた値の電流を出力することができる。
【０００４】
また、特許文献１の電流セル型デジタル／アナログ変換器は、重み４の電流セル６３個、重み２の電流セル１個、重み１の電流セル１個、重み１／２の電流セル１個および重み１／４の電流セル１個を備えている（同文献の図１参照）。重み４の電流セルは、マトリクス状に配置されている。一方、他の電流セルは、１種類の重みについて１個ずつなので、マトリクス状に配置されていない。ここで、各電流セルは、電源ラインＶＣＣに接続されている（同文献の図２参照）。各電流セルは、デコーダによって選択されたときに、電源ラインＶＣＣから供給された電流を出力する。重み１の電流セルの出力電流値をＩo とすると、重み４の電流セルの出力電流値は４Ｉo 、重み２の電流セルの出力電流値は２Ｉo 、重み１／２の電流セルの出力電流値はＩo ／２、重み１／４の電流セルの出力電流値はＩo ／４である。重みが異なる電流セルを併用することにより、少ない電流セル数で、デジタル／アナログ変換器の分解能を高めることができる。
【０００５】
【特許文献１】
特開平１１−１７５４５号公報（第４頁、図１−図２）
【０００６】
【発明が解決しようとする課題】
１個のデジタル／アナログ変換器に多数の電流セルを設ける場合、面積上の制約などのために、電源ラインの幅を十分に広くすることは困難である。このため、１本の電源ラインに多数個の電流セルが接続される場合には、この電源ラインの抵抗による電圧降下の影響が無視できなくなる。
【０００７】
電流セル型デジタル／アナログ変換器では、デジタル値が‘１’大きくなるにつれて、出力電流がＩo （重み１の電流値）ずつ増大することが望ましい。しかしながら、実際には、電流セルの出力電流のばらつきのために、電流増加量もばらついてしまう。すなわち、従来の電流セル型デジタル／アナログ変換器には、微分直線性誤差(Differential Nonlinearrity)が悪いという欠点があった。
【０００８】
このため、簡単な構成で且つデジタル／アナログ変換特性が優れた電流セル型デジタル／アナログ変換器が嘱望されていた。
【０００９】
【課題を解決するための手段】
この発明に係る電流セル型デジタル／アナログ変換器は、同一数だけ並列接続された同一サイズの定電流トランジスタをそれぞれ有する、複数の上位電流セルおよび１個以上の下位電流セルを、行方向および列方向に配置してなる電流セルマトリクスと、上位電流セルにそれぞれ設けられ、被選択時に該上位電流セル内のすべての定電流トランジスタの電流を出力させる上位制御回路と、下位電流セルにそれぞれ設けられ、被選択時に該下位電流セル内の所定の定電流トランジスタの電流のみを出力させる下位制御回路と、電流セルマトリクスの行ごとに設けられ、同じ側の端部が共通接続されており、同一行の上位電流セルおよび下位電流セルに設けられた定電流トランジスタに電流を供給する複数の電源ラインと、デジタル値の所定上位ビットに応じて上位制御回路を選択する上位デコーダと、デジタル値の所定下位ビットに応じて下位制御回路を選択する下位デコーダと、上位電流セルおよび下位電流セルの出力電流の和を出力するアナログ出力端子とを備えた電流セル型デジタル／アナログ変換器に関する。
そして、下位電流セルは当該下位電流セルに流入する電流を同じ列の上位電流セルに流入する電流と一致させるためのダミー定電流セルを備え、上位デコーダは同一行の上位電流セルを複数個同時に選択する場合に電源ラインの両端に近い上位電流セルから順に選択するように構成されたことを特徴とする。
【００１０】
この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル／アナログ変換器において、下位電流セルが上述のようなダミー定電流セルを備えているので、微分直線性誤差を小さくすることができる。
加えて、この発明によれば、複数の電源ラインの同じ側の端部が共通接続された電流セル型デジタル／アナログ変換器において、上述のような上位デコーダを備えているので、積分直線性誤差を小さくすることができる。
【００１１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１２】
図１は、この実施の形態に係る電流セル型デジタル／アナログ変換器の構成を概略的に示すブロック図である。また、図２は、この実施の形態に係る電流セル型デジタル／アナログ変換器の電源配線を示す回路図である。図１、図２に示したように、この電流セル型デジタル／アナログ変換器１００は、電流セルマトリクス１１０と、上位デコーダ１２０と、下位デコーダ１３０と、ラッチ１４０と、上位電流セル用の選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８と、下位電流セル用の選択信号線Ｄ０，Ｄ１と、デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７と、アナログ出力端子Ａout と、電源パターン２１０と、電源ライン２２０−１〜２２０−８とを備えている。
【００１３】
電流セルマトリクス１１０は、６３個の上位電流セルＣ１〜Ｃ６３と、１個の下位電流セルＣ０（第８行第５列）とを備えている。このように、この実施の形態に係る電流セル型デジタル／アナログ変換器１００では、上位電流セルＣ１〜Ｃ６３のみをマトリクス状に配置するのではなく、下位電流セルＣ０も電流セルマトリクス１１０内に配置した。
【００１４】
上位デコーダ１２０は、デジタル入力端子Ｄｉｎ２〜Ｄｉｎ７から、デジタル信号の上位６ビットを入力する。そして、これらのビットの値に応じて、上位電流セル用の選択信号を生成・出力する。
【００１５】
下位デコーダ１３０は、デジタル入力端子Ｄｉｎ０，Ｄｉｎ１から、デジタル信号の下位２ビットを入力する。そして、これらのビットの値に応じて、下位電流セル用の選択信号を生成・出力する。この実施の形態では、デジタル信号の下位２ビットをインバータ１３１，１３２に反転させることによって、下位電流セル用の選択信号を生成している。
【００１６】
ラッチ１４０は、デコーダ１２０，１３０から入力された選択信号をラッチし、選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８，Ｄ０，Ｄ１に出力する。
【００１７】
選択信号線Ａ１〜Ａ８は、上位電流セルの列を選択するための信号線である。選択信号線Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８は、上位電流セルの行を選択するために使用される。また、選択信号線Ｄ０，Ｄ１は下位電流セルを選択するための信号線である。
【００１８】
デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７には、例えば外部回路から、デジタル信号が入力される。
【００１９】
アナログ出力端子Ａout は、すべての電流セルの電流出力端子（図１、図２では示さず）に接続されている。このため、アナログ出力端子Ａout からは、選択された電流セルの合成出力電流が、出力される。
【００２０】
電源パターン２１０は、チップ内の各集積回路に電源電流を供給するための配線である。この電源パターン２１０は幅広に形成されるので、抵抗が十分に低く、したがって、電圧降下の影響は無視できる。
【００２１】
電源ライン２２０−１〜２２０−８は、電流セルマトリクスの行ごとに設けられる。そして、電源ライン２２０−１〜２２０−８は、電源パターン２１０の電流を、対応する行の各電流セルＣ０〜Ｃ６３に供給する。電源ライン２２０−１〜２２０−８は、電流セルマトリクスの面積的な理由から十分に幅広に形成することができず、したがって、電気抵抗が無視できない。この実施の形態では、電源パターン２１０と第１列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれＲとする。なお、図２には、第１行の抵抗値のみ示したが、だの行についても同じである。
【００２２】
図３は、各上位電流セルＣ１〜Ｃ６３の内部構成を示す回路図である。図３に示したように、各上位電流セルＣ１〜Ｃ６３は、定電流ｐＭＯＳトランジスタ３０１〜３０４と、ゲート用のｐＭＯＳトランジスタ３０５と、ダイオード接続のｎＭＯＳトランジスタ３０６と、ＯＲゲート３０７と、ＡＮＤゲート３０８と、インバータ３０９とを備えている。
【００２３】
定電流ｐＭＯＳトランジスタ３０１〜３０４は、同一サイズに形成されており、互いに並列に接続されている。各ｐＭＯＳトランジスタ３０１〜３０４のソースは、対応する電源ライン（図２の電源ライン２２０−１〜２２０−８のいずれか）に接続されている。また、ｐＭＯＳトランジスタ３０１〜３０４のゲートには、第１基準電位Ｖref1（固定電位）が印加される。
【００２４】
ゲート用のｐＭＯＳトランジスタ３０５のソースは、ｐＭＯＳトランジスタ３０１〜３０４のドレインに接続されている。ｐＭＯＳトランジスタ３０５のゲートには、第２基準電位Ｖref2（固定電位）が印加される。また、ｐＭＯＳトランジスタ３０５のドレインは、アナログ出力端子Ａout に接続されている。
【００２５】
ダイオード接続のｎＭＯＳトランジスタ３０６のドレインおよびゲートは、ｐＭＯＳトランジスタ３０１〜３０４の各ドレインに接続されている。また、このトランジスタ３０６のソースは、インバータ３０９の出力ノードに接続されている。
【００２６】
ＯＲゲート３０７は、対応する列選択用信号線Ａx （図１のＡ１〜Ａ８のいずれか）と、行選択用信号線ＢＮx （図１のＢＮ１〜ＢＮ８のいずれか）との論理和を出力する。
【００２７】
ＡＮＤゲート３０８は、対応する行選択用信号線Ｂx （図１のＢ１〜Ｂ８のいずれか）と、ＯＲゲート３０７の出力との論理積を出力する。
【００２８】
インバータ３０９は、ＡＮＤゲート３０８の出力を反転して、ｎＭＯＳトランジスタ３０６のソースに供給する。このインバータ３０９は、ｐＭＯＳトランジスタ３０９ａとｎＭＯＳトランジスタ３０９ｂとからなるＣＭＯＳ(Complementary MOS) 構造を備えている。
【００２９】
図４は、下位電流セルＣ０の内部構成を示す回路図である。図４に示したように、下位電流セルＣ０は、定電流ｐＭＯＳトランジスタ４０１〜４０４と、ゲート用のｐＭＯＳトランジスタ４０５〜４０７と、ダイオード接続のｎＭＯＳトランジスタ４０８，４０９と、インバータ４１０，４１１とを備えている。
【００３０】
定電流ｐＭＯＳトランジスタ４０１〜４０４は、上位電流セルの定電流ｐＭＯＳトランジスタ３０１〜３０４（図３参照）と同一のサイズに形成されている。各ｐＭＯＳトランジスタ４０１〜４０４のソースは、対応する電源ライン（図２の電源ライン２２０−１〜２２０−８のいずれか）に接続されている。また、ｐＭＯＳトランジスタ４０１〜４０４のゲートには、第１基準電位Ｖref1が印加される。
【００３１】
ゲート用のｐＭＯＳトランジスタ４０５のソースは、ｐＭＯＳトランジスタ４０１，４０２のドレインに接続されている。ｐＭＯＳトランジスタ４０５のゲートには、第２基準電位Ｖref2が印加されている。また、ｐＭＯＳトランジスタ４０５のドレインは、アナログ出力端子Ａout に接続されている。
【００３２】
ゲート用のｐＭＯＳトランジスタ４０６のソースは、ｐＭＯＳトランジスタ４０３のドレインに接続されている。ｐＭＯＳトランジスタ４０６のゲートには、第２基準電位Ｖref2が印加される。また、ｐＭＯＳトランジスタ４０６のドレインは、アナログ出力端子Ａout に接続されている。
【００３３】
ゲート用のｐＭＯＳトランジスタ４０７のソースは、ｐＭＯＳトランジスタ４０４のドレインに接続されている。ｐＭＯＳトランジスタ４０７のゲートには、第２基準電位Ｖref2が印加される。また、ｐＭＯＳトランジスタ４０７のドレインは、グランドラインに接続されており、アナログ出力端子Ａout には接続されていない。
【００３４】
ダイオード接続のｎＭＯＳトランジスタ４０８のドレインおよびゲートは、ｐＭＯＳトランジスタ４０１，４０２のドレインに接続されている。また、このトランジスタ４０８のソースは、インバータ４１０の出力ノードに接続されている。
【００３５】
ダイオード接続のｎＭＯＳトランジスタ４０９のドレインおよびゲートは、ｐＭＯＳトランジスタ４０３の各ドレインに接続されている。また、このトランジスタ４０９のソースは、インバータ４１１の出力ノードに接続されている。
【００３６】
インバータ４１０は、最下位ビットの選択信号線Ｄ０（図１参照）から入力された信号を反転して、ｎＭＯＳトランジスタ４０８のソースに供給する。このインバータ４１０は、ｐＭＯＳトランジスタ４１０ａとｎＭＯＳトランジスタ４１０ｂとからなるＣＭＯＳ構造を備えている。
【００３７】
インバータ４１１は、第２ビットの選択信号線Ｄ１（図１参照）から入力された信号を反転して、ｎＭＯＳトランジスタ４０９のソースに供給する。このインバータ４１１は、ｐＭＯＳトランジスタ４１１ａとｎＭＯＳトランジスタ４１１ｂとからなるＣＭＯＳ構造を備えている。
【００３８】
次に、この実施の形態に係る電流セル型デジタル／アナログ変換器１００の動作を説明する。
【００３９】
まず、上位電流セルＣ１〜Ｃ６３の動作原理を説明する。
【００４０】
図３に示したように、定電流ｐＭＯＳトランジスタ３０１〜３０４のゲートには、固定の基準電位Ｖref1が常に印加されている。したがって、これらのｐＭＯＳトランジスタ３０１〜３０４は、常にオンしている。また、ゲート用のｐＭＯＳトランジスタ３０５は、固定の基準電位Ｖref2が常に印加されている。これにより、ｐＭＯＳトランジスタ３０５は、常に弱くオンしている。
【００４１】
インバータ３０９には、ゲート３０７，３０８からなる論理回路の出力電位が供給される。ここで、行選択用信号線Ｂx がローレベルのとき、ＡＮＤゲート３０８の出力は、行選択用信号線ＢＮx および列選択用信号線Ａx の値に拘わらず、ローレベルになる。したがって、インバータ３０９はハイレベルを出力する。このとき、ダイオード用のトランジスタ３０６は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０５を介して、アナログ出力端子Ａout に供給される。このとき、アナログ出力端子Ａout に対する電流の供給に寄与する出力電流供給用トランジスタは、４個（ｐＭＯＳトランジスタ３０１〜３０４）である。上述のように、ｐＭＯＳトランジスタ３０１〜３０４は、同じサイズに形成されており、したがって、ドレイン電流は同じである。このため、アナログ出力端子Ａout に供給される電流は、各ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流をそれぞれＩo とすると、４Ｉo （理想値）である。
【００４２】
行選択用信号線Ｂx がハイレベル且つ行選択用信号線ＢＮx がローレベルのとき、ＡＮＤゲート３０８の出力レベルは、列選択用信号線Ａx の出力レベルと同じになる。列選択用信号線Ａx がハイレベルの場合、インバータ３０９の出力は、ローレベルになる。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０６，３０９ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、列選択用信号線Ａx がローレベルの場合、インバータ３０９の出力は、ハイレベルになる。このため、トランジスタ３０５を介して、ｐＭＯＳトランジスタ３０１〜３０４からアナログ出力端子Ａout に電流４Ｉo が供給される。
【００４３】
行選択用信号Ｂx ，ＢＮx が両方ともハイレベルのとき、インバータ３０９の出力は、列選択用信号線Ａx の値に拘わらず、ローレベルになる。このため、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、トランジスタ３０６，３０９ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ３０１〜３０４のドレイン電流は、アナログ出力端子Ａout に供給されない。
【００４４】
次に、下位電流セルＣ０の動作原理を説明する。
【００４５】
図４に示したように、定電流ｐＭＯＳトランジスタ４０１〜４０４のゲートには、固定の基準電位Ｖref1が常に印加されている。したがって、これらのｐＭＯＳトランジスタ４０１〜４０４は、常にオンしている。また、ゲート用のｐＭＯＳトランジスタ４０５〜４０７は、固定の基準電位Ｖref2が常に印加されている。これにより、ｐＭＯＳトランジスタ４０５は、常に弱くオンしている。
【００４６】
選択信号Ｄ０がハイレベルのとき、インバータ４１０の出力はローレベルになる。このため、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、トランジスタ４０８，４１０ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、選択信号Ｄ０がローレベルのとき、インバータ４１０の出力はハイレベルになる。このとき、ダイオード用のトランジスタ４０８は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ４０１，４０２のドレイン電流は、トランジスタ４０５を介して、アナログ出力端子Ａout に供給される。この場合、アナログ出力端子Ａout に対する電流の供給に寄与するのは、２個のｐＭＯＳトランジスタ４０１，４０２のみである。したがって、アナログ出力端子Ａout に供給される電流は、上位電流セルＣ１〜Ｃ６３の場合の半分すなわち２Ｉo （理想値）になる。
【００４７】
選択信号Ｄ１がハイレベルのとき、インバータ４１１の出力はローレベルになる。このため、ｐＭＯＳトランジスタ４０３のドレイン電流は、トランジスタ４０９，４１１ｂを介して、グランドに流出する。すなわち、ｐＭＯＳトランジスタ４０３のドレイン電流は、アナログ出力端子Ａout に供給されない。一方、選択信号Ｄ１がローレベルのとき、インバータ４１１の出力はハイレベルになる。このとき、ダイオード用のトランジスタ４０９は、カソード電位がハイレベルになるので、電流を流さない。このため、ｐＭＯＳトランジスタ４０３のドレイン電流は、トランジスタ４０６を介して、アナログ出力端子Ａout に供給される。この場合、アナログ出力端子Ａout に対する電流の供給に寄与するのは、１個のｐＭＯＳトランジスタ４０３のみである。したがって、アナログ出力端子Ａout に供給される電流は、上位電流セルＣ１〜Ｃ６３の場合の４分の１すなわちＩo （理想値）になる。
【００４８】
ｐＭＯＳトランジスタ４０４のドレイン電流Ｉo は、常に、ゲート用のトランジスタ４０７を介して、グランドに放出される。このｐＭＯＳトランジスタ４０４は、電源ライン２２０−８から下位電流セルＣ０に流入する電流を、上位電流セルＣ１〜Ｃ６３と同じ電流４Ｉo に設定するために設けられた、ダミートランジスタである。このようなダミートランジスタを設けることにより、この実施の形態に係るデジタル／アナログ変換器１００の微分直線性誤差を向上させることができる（後述）。
【００４９】
次に、デジタル／アナログ変換器１００の全体動作を説明する。
【００５０】
上述のように、デジタル入力端子Ｄｉｎ０〜Ｄｉｎ７には、デジタル信号が入力される。上位デコーダ１２０は、デジタル信号の上位６ビットを用いて、上位電流セル用の選択信号を生成する。この選択信号は、ラッチ１４０から、選択信号線Ａ１〜Ａ８，Ｂ１〜Ｂ８，ＢＮ１〜ＢＮ８に出力される。
【００５１】
この実施の形態では、上位電流セルを選択するときの優先順位は、Ｃ１，Ｃ２，・・・，Ｃ６３の順に高い。例えば、上位電流セルを１個のみ活性化する場合は常に上位電流セルＣ１が選択され、上位電流セルを２個のみ活性化する場合は常に上位電流セルＣ１，Ｃ２が選択され、また、上位電流セルを８個のみ選択する場合は第１行のすべての上位電流セルＣ１〜Ｃ８が常に選択される。図１、図２に示したように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していく。例えば第１行（電源ライン２２０−１に接続された行）の上位電流セルを複数個選択するときの優先順位は、第１列のセルＣ１、第８列のセルＣ２、第２列のセルＣ３、第７列のセルＣ４、・・・というようになる。また、この実施の形態では、選択数が９〜１６個のときは、常に、第１行および第２行の上位電流セルが選択される。同様に、選択数が１７〜２４個の場合は、常に第１行〜第３行の上位電流セルが選択される。選択数が２５個以上の場合も、同様にして、上位の行に属する上位電流セルが、優先的に選択される。
【００５２】
上述の理由により、同じ行に属する上位電流セルがすべて選択される場合、その行に対応する行選択用信号線Ｂx が、ローレベルに設定される。また、同じ行に属する上位電流セルがすべて非選択になる場合、その行に対応する行選択用信号線Ｂx ，ＢＮx は、ハイレベルに設定される。一方、選択される上位電流セルと非選択の上位電流セルとが混在する行は、行選択用信号線Ｂx がハイレベルに設定され且つ行選択用信号線ＢＮx がローレベルに設定される。上述のように、行選択用信号線Ｂx がハイレベル且つ行選択用信号線ＢＮx がローレベルのとき、上位電流セルの選択／非選択は、列選択用信号線Ａx の信号レベルによって決定される。
【００５３】
例えば、３０個の上位電流セルが選択される場合、行選択用信号線Ｂ１〜Ｂ３はローレベルに設定され、且つ、行選択用信号線Ｂ４〜Ｂ８はハイレベルに設定される。また、行選択用信号線ＢＮ１〜ＢＮ３のレベルは任意であり、行選択用信号線ＢＮ４はローレベルに設定され、且つ、行選択用信号線ＢＮ５〜８はハイレベルに設定される。加えて、列選択用信号線Ａ１〜Ａ６はハイレベルに設定され、他の列選択用信号線Ａ７，Ａ８はローレベルに設定される。これにより、上位電流セルＣ１〜Ｃ３０は選択され、且つ、上位電流セルＣ３１〜Ｃ６３は選択されない。
【００５４】
下位デコーダ１３０は、デジタル信号の下位２ビットを用いて、下位電流セル用の選択信号を生成する。この選択信号は、ラッチ１４０から、選択信号線Ｄ０，Ｄ１に出力される。下位電流セルＣ０の出力電流は、Ｄ０，Ｄ１がともにローレベルのとき３Ｉo 、Ｄ０がローレベル且つＤ１がハイレベルのとき２Ｉo （理想値）、Ｄ０がハイレベル且つＤ１がローレベルのときＩo （理想値）、Ｄ０，Ｄ１がともにハイレベルのとき零になる。
【００５５】
すべての電流セルＣ０〜Ｃ６３が選択されていないとき、アナログ出力端子Ａout の出力電流は零である。一方、すべての電流セルＣ０〜Ｃ６３が選択されているとき、アナログ出力端子Ａout の出力電流は２５５Ｉo （理想値）である（下位電流セルＣ０の出力電流が３Ｉo 且つ上位電流セルＣ３１〜Ｃ６３の出力電流が６３×４Ｉo ）。以上のようにして、この実施の形態に係るデジタル／アナログ変換器１００によれば、アナログ出力端子Ａout の出力電流値を、２５６段階変化させることができる。
【００５６】
上述のように、この実施の形態では、同一行の上位電流セルを複数個同時に選択する場合には、電源ラインの両端から交互に選択していくこととした。また、この実施の形態では、最終行の電源ライン２２０−８の第５列に、下位電流セルを配置した。以下、この理由を説明する。
【００５７】
上述したように、 電源パターン２１０は、幅広に形成されるので抵抗が十分に低く、したがって電圧降下の影響は無視できる。これに対して、電源ライン２２０−１〜２２０−８は、電気抵抗が大きいので、電圧降下の影響を無視できない。上述のように、この実施の形態では、電源パターン２１０と第１列の上位電流セルとの間の抵抗および上位電流セル間の抵抗を、それぞれＲとする（図２参照）。
【００５８】
電源ライン２２０−１のうち、電源パターン２１０と上位電流セルＣ１との間の部分に流れる電流は、８×４Ｉo すなわち３２Ｉo である。したがって、この部分における電圧降下は、３２Ｉo ・Ｒである。このため、電源パターン２１０の電位をＶＤＤとすると、一列目の上位電流セルＣ１の入力電位（すなわち、図３に示されたｐＭＯＳトランジスタ３０１〜３０４のソース電位）は、ＶＤＤ−３２Ｉo ・Ｒとなる。また、電源ライン２２０−１の上位電流セルＣ１，Ｃ２間に流れる電流は、７×４Ｉo すなわち２８Ｉo である。したがって、この部分における電圧降下は、２８Ｉo ・Ｒである。このため、２列目の上位電流セルＣ３の入力電位は、（ＶＤＤ−３２Ｉo ・Ｒ）−２８Ｉo ・Ｒ、すなわちＶＤＤ−６０Ｉo ・Ｒとなる。同様にして、３列目の上位電流セルＣ５の入力電位はＶＤＤ−８４Ｉo ・Ｒ、４列目の上位電流セルＣ７の入力電位はＶＤＤ−１０４Ｉo ・Ｒ、５列目の上位電流セルＣ８の入力電位はＶＤＤ−１２０Ｉo ・Ｒ、６列目の上位電流セルＣ６の入力電位はＶＤＤ−１３４Ｉo ・Ｒ、７列目の上位電流セルＣ４の入力電位はＶＤＤ−１４２Ｉo ・Ｒ、８列目の上位電流セルＣ２の入力電位はＶＤＤ−１４６Ｉo ・Ｒとなる。このように、第１行に配置された電流セルＣ１〜Ｃ８の入力電位は、１列目の上位電流セルＣ１で最も高く、８列目の上位電流セルＣ２で最も低い。したがって、電源ライン２２０−１から上位電流セルＣ１〜Ｃ８に供給される電流（理想的にはそれぞれ４Ｉo ）は、１列目の上位電流セルＣ１で最も大きくなり、８列目の上位電流セルＣ２で最も小さくなる。この特性は、他の列（電源ライン２２０−２〜２２０−８に対応する列）の場合も、同じである。したがって、上位電流セルの選択数とアナログ出力端子Ａout の出力電流との関係を直線に近づけるためには、すなわち積分直線性誤差(Integral Linearity Error)を小さくするためには、同一行の上位電流セルを複数個同時に選択する場合に、１列目、２列目、・・・の順に選択していくのではなく、電源ラインの両端から交互に選択していくことが望ましい。
【００５９】
上述のように、この実施の形態では、重みが小さい電流セルを１個にまとめて下位電流セルＣ０を構成し、且つ、この下位電流セルＣ０を電流セルマトリクス１１０内の第８行第５列に配置した。さらに、下位電流セルＣ０にダミー定電流トランジスタ４０４を設けることにより、セル内の定電流トランジスタの個数を上位電流セルＣ１〜Ｃ６３と同数にした。これにより、下位電流セルＣ０の入力電位は、他の行の５列目の上位電流セルＣ８，Ｃ１６，・・・，Ｃ５６と同様、ＶＤＤ−１２０Ｉo ・Ｒである。このため、下位電流セルＣ０に設けられた各定電流トランジスタ４０１〜４０４のドレイン電流は、上位電流セルＣ１〜Ｃ６３における各定電流トランジスタ３０１〜３０４のドレイン電流の平均値に近い値になる。したがって、下位電流セルＣ０が選択される場合の積分直線性誤差も、小さくすることができる。また、下位電流セルＣ０の入力電位がＶＤＤ−１２０Ｉo ・Ｒであるため、下位電流セルＣ０よりも下位列の上位電流セルＣ６２，Ｃ６０，Ｃ５８の入力電位は他の行の同じ列に配置された上位電流セル（例えばＣ６，Ｃ４，Ｃ２）と同一である。このため、下位電流セルＣ０を設けることによって下位列の上位電流セルＣ６２，Ｃ６０，Ｃ５８の電流特性に影響が及ぶこともない。加えて、この実施の形態では、下位電流セルＣ０を、電流セルマトリクスの５列目、すなわち他の行では最後に選択される上位電流セルが配置される位置に、配置されている。このため、８行目の上位電流セルＣ５７〜Ｃ６３を選択する方法は、１〜７行目と同じでよい。
【００６０】
なお、インバータ３０９，４１０，４１１（図３、図４参照）がオンするときにも、ダイオード接続のトランジスタ３０６，４０８，４０９のソース電位を上昇させるための電流が電流セルＣ０〜Ｃ６３に供給されるが、電流値が非常に小さいので無視することができる。
【００６１】
このように、この実施の形態に係るデジタル／アナログ変換器１００によれば、回路構成や制御方法を複雑化させることなく、微分直線性誤差や積分直線性誤差を小さくすることができる。
【００６２】
【発明の効果】
以上詳細に説明したように、本発明によれば、簡単な構成で且つデジタル／アナログ変換特性が優れた電流セル型デジタル／アナログ変換器を提供することができる。
【図面の簡単な説明】
【図１】実施の形態に係る電流セル型デジタル／アナログ変換器の構成を概略的に示すブロック図である。
【図２】実施の形態に係る電流セル型デジタル／アナログ変換器の電源配線を示す回路図である。
【図３】実施の形態に係る上位電流セルの内部構成を示す回路図である。
【図４】実施の形態に係る下位電流セルの内部構成を示す回路図である。
【符号の説明】
１００ 電流セル型デジタル／アナログ変換器
１１０ 電流セルマトリクス
１２０ 上位デコーダ
１３０ 下位デコーダ
１３１，１３２ インバータ
１４０ ラッチ
２１０ 電源パターン
２２０−１〜２２０−８ 電源ライン
Claims (2)
- 同一数だけ並列接続された同一サイズの定電流トランジスタをそれぞれ有する、複数の上位電流セルおよび１個以上の下位電流セルを、行方向および列方向に配置してなる電流セルマトリクスと、
前記上位電流セルにそれぞれ設けられ、被選択時に該上位電流セル内のすべての前記定電流トランジスタの電流を出力させる上位制御回路と、
前記下位電流セルにそれぞれ設けられ、被選択時に該下位電流セル内の所定の前記定電流トランジスタの電流のみを出力させる下位制御回路と、
前記電流セルマトリクスの行ごとに設けられ、同じ側の端部が共通接続されており、同一行の前記上位電流セルおよび前記下位電流セルに設けられた前記定電流トランジスタに電流を供給する複数の電源ラインと、
デジタル値の所定上位ビットに応じて前記上位制御回路を選択する上位デコーダと、
デジタル値の所定下位ビットに応じて前記下位制御回路を選択する下位デコーダと、
前記上位電流セルおよび前記下位電流セルの出力電流の和を出力するアナログ出力端子とを備えた電流セル型デジタル／アナログ変換器であって、
前記下位電流セルは、当該下位電流セルに流入する電流を同じ列の前記上位電流セルに流入する電流と一致させるためのダミー定電流セルを備え、
前記上位デコーダは、同一行の前記上位電流セルを複数個同時に選択する場合に、前記電源ラインの両端に近い当該上位電流セルから順に選択するように構成された、
ことを特徴とする電流セル型デジタル／アナログ変換器。 - 最終行の、他の行では最後に選択される前記上位電流セルが配置される位置に、前記下位電流セルを配置したことを特徴とする請求項１に記載の電流セル型デジタル／アナログ変換器。
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