KR20040065290A - 디지털-아날로그 변환 방법, 신호 변환 회로 및 시그마델타 아날로그-디지털 변환기 - Google Patents

디지털-아날로그 변환 방법, 신호 변환 회로 및 시그마델타 아날로그-디지털 변환기 Download PDF

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Abstract

적어도 2n개의 매칭된 전류원(40-1, 40-2,..., 40-n)을 포함하는 아날로그-디지털 혹은 디지털-아날로그 변환용 회로가 개시되며, 여기서 n은 변환에 필요한 분해능이다. 바람직하게는, 2n개를 넘는 전류원(40-1, 40-2,..., 40-n)이 사용된다. 전류원(40-1, 40-2,..., 40-n)이 사용되는 순서는 각각의 샘플에 따라 달라진다. 전류원(40-1, 40-2,..., 40-n)은 1비트 스위칭된 캐패시터 변환기 혹은 저항 세트의 일반에 접속된 인버터로 대치될 수 있으며, 이 저항 세트의 타단은 연산 증폭기의 가상 접지에 접속되거나 다른 방안으로, 서로 접속되어서 출력 전압을 직접 생성한다. 본 발명의 일 실시예에 따라서, 본 발명의 제 1 특성을 포함한 시그마 델타 아날로그-디지털 변환기가 제공된다. 또한 M/2n의 듀티 사이클을 사용해서 각각의 전류원을 제어하고, 타임 시프트를 사용해서 각각의 전류원을 제어함으로써 수행될 수 있는 방법이 개시되며, 여기서 n은 필요한 변환기의 분해능이며, M은 입력 워드이다. 이로써, 한 샘플 기간에 스위칭이 감소되고, 타임 지터에 대해 둔감하게, 모든 소자로부터의 기여도가 동일하게 할 수 있다.

Description

디지털-아날로그 변환 방법, 신호 변환 회로 및 시그마 델타 아날로그-디지털 변환기{DIGITAL TO ANALOGUE CONVERTER}
디지털-아날로그 변환기의 성능은 사용되는 회로 소자 간의 차이에 따라 달라지며, 이는 모든 소자가 전체 신호 흐름에 공통된 것이 아니기 때문이다. 특히, 원리적으로 전류원은 허용 공차(tolerance)에서 차이가 있고, 저항은 모두 동일한 것이 아니다.
성능을 개선하는 한가지 종래의 기술은 DEM(dynamic element matching)이다.
일부 디지털-아날로그 변환기에 사용되는 DEM 기술의 한가지 형태가 데이터 가중 평균화(Data Weighted Averaging)라고 알려져 있다. 많은 수의 거의 동일한 소자가 상호 교환되어서 평균 편차가 0이다. 실제 편차는, 예컨대 1차 또는 2차 노이즈 세이핑과 같이, 신호 대역에 대한 기여도(contribution)가 낮도록 세이핑된 노이즈 성분으로 나타난다. 이러한 애플리케이션에서의 문제는 특정 경계 조건 하에 있는 노이즈가 신호 대역에 다시 혼입될 수 있다는 점이다. 모든 소자가 어떤샘플 기간에 상호 교환되면 개선될 수 있겠지만, 이는 매우 높은 스위칭 주파수 및 타임 지터(time jitter)에 민감한 많은 스위칭 에지를 초래할 수 있다.
예컨대, n 비트 분해능(resolution) 및 입력 워드 M에 대해서, 종래의 m개의 전류 스위치가 스위칭 온되고, 32-m개의 전류원이 오프된다. 모든 전류원에는 동일한 시간에 대한 가중치(weighting over time)가 제공된다.
본 발명은 디지털-아날로그 변환기에 관한 것이다.
본 발명을 더 이해하기 위해서, 그리고 본 발명이 수행되는 방법을 나타내기 위해서 예로서 첨부된 도면을 참조할 것이다.
도 1은 본 발명에 따른, 한 회로 내의 2개의 샘플 기간의 타이밍도,
도 2는 본 발명에 따른 회로의 일부의 일 실시예의 회로도.
본 발명은 한 샘플 기간에 스위칭이 감소되고, 타임 지터에 대해 둔감한 모든 소자로부터의 기여도가 동일한 것을 목적으로 한다.
본 발명의 제 2 측면에 따라서, 적어도 2n개의 매칭된 전류원을 포함하는 신호 변환용 회로가 제공되며, 여기서 n은 요구되는 변환의 분해능이다.
바람직하게는, 2n개를 넘는 전류원이 사용된다(대응하는 클록 구간이 채택된다). 전류원이 사용되는 순서는 2차 에러를 감소시키기 위해서 각각의 샘플별로 달라진다.
변환기는 시그마 델타 아날로그-디지털 변환기에서 사용될 수 있는 디지털-아날로그 변환기이다. 전류원은 1비트 스위칭 캐패시터 변환기 혹은 저항 세트의 일단에 접속된 인버터로 대치될 수 있으며, 이 저항의 타단은 연산 증폭기의 가상 접지에 접속되거나 또는 서로 접속되며, 출력 전압을 직접 생성하도록 배열된다.
본 발명의 일 실시예에 따라서, 제 1 측면의 회로를 포함하는 시그마 델타아날로그-디지털 변환기 루프가 제공된다.
본 발명의 일 측면에 따라서, 디지털-아날로그 변환 방법이 제공되며, 이 방법은 2n개의 전류원 혹은 1비트 스위칭 캐패시터 변환기를 사용하는 단계와, 각각의 샘플링 기간 중에 모든 전류원 혹은 변환기를 스위칭 온하는 단계를 포함한다. 이는 M/2n의 듀티 사이클을 가지고, 각각의 소스 혹은 변환기를 제어하고, 각각의 전류원을 타임 시프트해서 제어함으로써 이루어질 수 있으며, 여기서 n은 필요한 변환기의 분해능이고, M은 입력 워드이다. 타임 시프트는 전형적으로 1/32 샘플링 주기이다.
바람직하게는 모든 클록 펄스가 서로 다른 클록 구간을 갖도록 만들어져서, 펄스와 노이즈의 타이밍 지터 사이의 상관 관계는 없다.
더욱이, 전류원 혹은 변환기가 사용되는 순서는 샘플별로 달라질 수 있다.
본 발명의 제 2 측면에 따라서, 적어도 2n개의 매칭된 정류원을 포함하는 신호 변환용 회로가 제공되며, 여기서 n은 변환에 필요한 분해능이다.
바람직하게는 2n개를 넘는 전류원이 사용된다(대응하는 클록 구간이 채택된다). 전류원이 사용되는 순서는 2차 에러를 감소시키기 위해서 각각의 샘플별로 달라진다.
변환기는 시그마 델타 아날로그-디지털 변환기에서 사용될 수 있는 디지털-아날로그 변환기이다. 전류원은 1비트 스위칭 캐패시터 변환기 혹은 저항 세트의일단에 접속된 인버터로 대치될 수 있으며, 이 저항의 타단은 연산 증폭기의 가상 접지에 접속되거나 또는 서로 접속되며, 출력 전압을 직접 생성하도록 배열된다.
본 발명의 일 실시예에 따라서, 제 1 측면의 회로를 포함하는 시그마 델타 아날로그-디지털 변환기 루프가 제공된다.
도 1은 각각 32개의 클록 구간으로 나누어진 2개의 샘플 기간을 도시하고 있다. 따라서 각각의 클록 구간은 샘플 기간의 1/32인 시간에 대응한다. 도 1에 도시되어 있는 것은 7/32의 듀티 사이클로, 즉 각각의 전류원은 전체 샘플 기간의 7/32 동안 스위칭 온된다. 각각의 새로운 클록 구간 동안, 즉 샘플 기간의 각각의 1/32동안, 하나의 전류원이 스위칭 온되고, 다른 전류원은 스위칭 스위치 오프된다. 따라서 7개의 전류원은 항상 온되어 있고, 동일한 전체 시간 동안 모든 전류원이 온되어 있으며, 이는 모두 동일한 듀티 사이클을 갖기 때문이다. 샘플 기간의 끝에 개시하는 듀티 사이클은 다음 샘플 기간에 계속된다. 일정한 출력 신호에대해서, 이는 샘플 기간의 시작에서의 기호와 동일하며, 이는 듀티 사이클 생성의 순환 특성 때문이다.
전류원이 5개인 경우, 즉, n=5이여서, 2n=32인 경우를 생각한다. 입력 워드(5비트씩 나누어진)가 m이라 하면, 이 m개의 전류원은 "온"이고, 32-m개의 전류원이 "오프"일 것이며, 이 배열은 모든 전류원에 대해서 시간에 대해 동일한 확률을 제공한다. 새로운 발명은 m/32의 듀티 사이클을 제공하도록 각각의 전류원을 제어해서, 모든 전류원이 각각의 샘플링 기간 동안 "온"으로 온다("오프"로 나감). 서로 다른 전류원이 타임 시프트를 사용해서 제어된다.
에지의 효과를 최소화하기 위해서 전류원이 추가되는 것이 바람직하다. 0% 및 100%의 듀티 사이클은 에지를 갖고 있지 않으며, 따라서 추가 전류원이 사용되어서 0%와 100% 사이의 듀티 사이클과 같은 에지를 도입한다. 추가 전류원이 도입되면, 동일한 수의 추가 구간이 들어와야 한다.
바람직하게는, 모든 펄스가 서로 다른 클록 구간을 사용해서 만들어져서, 서로 다른 펄스의 타이밍 지터간의 상호 연관성을 없다. 따라서, 타이밍 지터에 의해 야기되는 노이즈는 전류원의 수의 제곱근만큼만 추가된다.
서로 다른 펄스 타이밍의 규칙적인 차이로 인해서 시간이 정확하게 동일하지 않으면, 2차 에러가 발생한다. 이러한 에러는 감소될 수 있다.
전류원은 대신에 1비트 스위칭 캐패시터 변환기가 될 수도 있다(이 경우 추가 전류원은 모든 듀티 사이클의 선형성을 보장하는 데 도움을 주지 못한다).
전류원은 저항을 구동하는 인버터로 대치될 수도 있으며, 이 저항의 일단은 연산 증폭기의 가상 접지에 접속되거나 서로 접속되어서 출력 전압을 직접 생성한다.
예로서, 샘플링 레이트 fs=44.1kHz인 오디오 아날로그-디지털 변환기(ADC)를 가정하며, 인터폴레이션(interpolation) 및 로우 패스 필터링을 위해서 64배의 오버 샘플링을 가정하며, 따라서 샘플링 레이트는 64*fs=2.8224MHz이다.
높은 차수의 노이즈 샘플링이 사용되는 경우, 1비트 기호는 신호 대역에 충분한 분해능을 제공할 수 있지만, 대역외 양자화 노이즈의 레벨(outband quantisation noise)이 매우 높다. 따라서, 1비트 DAC는 특히 스위칭 전류 타입의 인버터인 경우 에지에서의 타임 지터로 인해서 노이즈에 매우 민감하다. 따라서, 에지의 스텝 사이즈를 감소시키면서 분해능을 더 높이는 것을 목적으로 하지만, 더 높은 분해능은 동적인 신호 대역의 범위와 같은 크기 정도 내에 정확성이 있는 경우에만 유용할 수 있다. 이는 ADC에도 적용된다.
성능을 개선하기 위해서, n비트 분해능에 대해서 적어도 2의 n제곱개의 매칭된 전류원이 사용된다.
따라서 5비트 분해능에 대해서, 적어도 32개의 매칭된 전류원이 사용된다. 이러한 DAC의 종래의 동작은 m개의 전류원이 온되고, 32-m개의 전류원이 오프된다. 모든 전류원에는 시간에 대한 동일한 확률(equal probability over time)이 주어질 것이다.
본 발명에 따라서, m/32의 듀티 사이클로 각각의 전류원을 제어하고, 타임시프트를 도입함으로써 각각의 샘플링 기간 내에 모든 전류원은 스위칭 온 상태가 된다.
본 발명에 따른 회로는 새로운 회로에 새로운 부정확성이 도입되지 않으며, 타이밍 정확성은 중요하지 않고, 심볼간 인터페이스(ISI)가 0이기 때문에, R-2R 네트워크에서 개선된다.
새로운 회로는 R-2R 네트워크로 이루어진 2진 가중 DAC와는 다른 이른바 "서모미터"(DAC)로서 동작한다.
도 2는 본 발명의 교시를 포함하는 회로의 일부를 나타낸다. 이 회로는 5비트 분해능에 적합하며, 따라서 32개의 DAC 전류원을 가지고 있고, 그 중 3개가 도면에서, 40-1, 40-2, 40-29로 도시되어 있다. 전류원은 시프트 레지스터 스테이지(50-1, 50-2, 50-29) 각각의 출력단으로부터 공급된다.
시프트 레지스터 입력은 게이팅 로직(60)을 통해서 공급되며, 클로킹된 플립 플롭(70)은 80으로 표시된 5비트 입력 데이터에 의해서 입력된다. 각각의 데이터 비트는 2진 카운터(95)의 반전된 출력들(An(가장 큰 비트), Bn, Cn, Dn, En(가장 작은 비트))과 결합되고, 후속해서 AND 게이트(90)에서 결합된다. 최종 신호는 플립 플롭(70)의 리셋 입력(R)을 공급한다.
플립 플롭(70)의 셋 입력(S)은 워드 클록(86)으로부터 공급된다. 클록(86)은 또한 위상 검출기(87)를 통해서 2진 카운터(95)를 루프 필터(88) 및 카운터(95)의 가장 작은 비트(E)를 공급하는 VCO(89)에 공급한다. 다시 루프를 따라서 카운터(95)의 가장 큰 비트 A가 위상 검출기(87)에 공급된다.

Claims (13)

  1. 2n개의 전류원(40-1, 40-2,..., 40-n)을 사용하는 단계와,
    각각의 샘플링 기간 내에 모든 전류원을 스위칭 온 및 스위칭 오프시키는 단계를 포함하는
    디지털-아날로그 변환 방법.
  2. 제 1 항에 있어서,
    상기 각각의 전류원(40-1, 40-2,..., 40-n)을 M/2n의 듀티 사이클로 제어하는 단계와 - 상기 n은 요구되는 변환기의 분해능(resolution)이고, M은 입력 워드임 - ,
    타임 시프트를 사용해서 서로 다른 전류원(40-1, 40-2,..., 40-n)을 제어하는 단계를 포함하는
    디지털-아날로그 변환 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    모든 클록 펄스는 상이한 시간 등간격 클록 구간(different timeequidistant clock phases)으로 이루어지는
    디지털-아날로그 변환 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전류원(40-1, 40-2,..., 40-n)이 만들어지는 순서는 각각의 샘플에 따라 달라지는
    디지털-아날로그 변환 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전류원(40-1, 40-2,..., 40-n)이 사용되는 순서는 각각의 샘플링 주기에 따라 달라지는
    디지털-아날로그 변환 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전류원(40-1, 40-2,..., 40-n) 각각은 1비트 스위칭된 캐패시터 변환기를 포함하는
    디지털-아날로그 변환 방법.
  7. 적어도 2n개의 매칭된 전류원(40-1, 40-2,..., 40-n)을 포함하며,
    상기 n은 요구되는 변환의 분해능인
    신호 변환 회로.
  8. 제 7 항에 있어서,
    2n개를 넘는 전류원(40-1, 40-2,..., 40-n)을 포함하는
    신호 변환 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    디지털-아날로그 변환기를 포함하는
    신호 변환 회로.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    아날로그-디지털 변환기를 포함하는
    신호 변환 회로.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전류원은 1비트 스위칭된 캐패시터 변환기를 포함하는
    신호 변환 회로.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 전류원(40-1, 40-2,..., 40-n)은 저항 세트의 일단에 접속된 인버터를 포함하며,
    상기 저항 세트의 타단은 연산 증폭기용 가상 접지에 접속되거나 서로 접속되어서 출력 전압을 직접 생성하는
    신호 변환 회로.
  13. 제 7 항 내지 제 12 항 중 어느 한 항의 회로를 포함하는 시그마 델타 아날로그-디지털 변환기.
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